CN101110432A - 薄膜晶体管阵列基板、其制造方法和显示装置 - Google Patents

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Abstract

本发明提供性能稳定的薄膜晶体管阵列基板、其制造方法及显示装置。本发明的一种形态的薄膜晶体管阵列基板是一种具备半导体层(22)和栅电极(24)的薄膜晶体管阵列基板，该半导体层(22)具有形成在绝缘基板(21)上的第1导电型的源极区域(221)、第1导电型的漏极区域(222)以及配置在源极区域(221)和漏极区域(222)之间的沟道区域(223)，该栅电极(24)则隔着栅极绝缘膜(23)配置在沟道区域(223)的对面；沟道区域(223)含有在膜厚方向上以预定分布导入的第2导电型杂质；在沟道区域(223)与绝缘基板(21)的界面附近或绝缘基板(21)一侧具有第2导电型杂质的最大浓度点。

Description

薄膜晶体管阵列基板、其制造方法和显示装置
技术领域
本发明涉及薄膜晶体管阵列基板、其制造方法和显示装置。
背景技术
在玻璃(glass)基板等绝缘基板上形成的有机EL显示装置或液晶显示装置中开始使用低温多晶硅(poly silicon)薄膜晶体管。通过这种低温多晶硅薄膜晶体管(Thin Film Transistors：以下表示为TFT)的灵活运用，显示装置的高性能化发生了飞跃式进展。另外，伴随着这些显示装置的高画质趋向，进一步对高性能化提出了更高的要求。尤其是在有机EL显示装置中，TFT的阈值电压(Vth)的参差不齐或TFT的饱和区域中的漏极电流(Id)-漏极电压(Vds)特性的变化会导致模拟(analog)信号输出发生变动。这将导致图像不均匀(non-uniformity)。
图12是表示现有的低温多晶硅TFT的结构的剖面图。图12(a)是沿着源极·漏极区域形成方向切断后的剖面图，图12(b)是沿着与图12(a)垂直的方向切断后的剖面图。如图12(a)所示，现有的TFT30中，在绝缘基板31上形成有具备源极区域321、漏极区域322和沟道区域323的半导体层32。进而，在半导体层32上形成有栅极绝缘膜33，在栅极绝缘膜33上的覆盖着沟道区域323的部分形成有栅电极34。
在图12(b)中，半导体层32的剖面呈现出自下而上宽度逐渐变窄的梯形，而侧壁面则呈锥形(taper)状(锥形部325)。这样做是为了解决与栅电极34的蚀刻(etching)残渣或断线相关的问题。但是，与此同时，这种锥形部325会带来其他问题。即，在沟道区域323的两端形成了薄膜厚度薄的锥形部325。因此，薄膜厚度薄的锥形部325的TFT特性会与通常膜厚部326的TFT特性重叠而表现出来。
非专利文献1中展示了多晶硅薄膜厚度与TFT特性之间的关系。这里，TFT的阈值电压Vth表示为算式(1)。
Vth＝VFB+2φB+qNAtSi/Cox
＝VO+qNAtSi/Cox…(1)
VFB：平带(flat band)电压
φB：以本征费米(fermi)能级(level)为基准的费米势(Fermipotential)
q：电荷
NA：受主(acceptor)作用(behavior)陷阱(trap)密度
tSi：多晶硅膜厚
Cox：栅极绝缘膜电容
由算式(1)可知，TFT的阈值电压Vth随着多晶硅膜厚tSi不同而变化。
根据算式(1)可知，在由多晶硅构成的沟道区域323，锥形部325中TFT的Vth降低。因此，在比主要(main)的通常膜厚部326更低的栅电压下，锥形部325先行变为导通(on)状态。因此，在图13所示的漏极电流(对数)-栅电压特性(Id(对数)-Vg特性：以下表示为亚阈值(subthreshold)特性)中，即使在低Vg的区域中Id也会因锥形部325的影响而上升。但是，锥形部325的沟道宽度窄，因此在饱和区域中流经锥形部325的Id与通常膜厚部326相比变得更小。因此，在饱和区域中通常膜厚部326的TFT特性处于支配地位。这样，亚阈值特性中在漏极电流(对数)上升部出现肩形。但是，多晶硅膜厚所导致的Vth的变化随着多晶硅的结晶性不同而不同(非专利文献1)。因此，在多晶硅TFT中，半导体层32的锥形部325的形状以及半导体层32与绝缘基板31的界面上的结晶性的不稳定性导致Vth发生变化。亦即，亚阈值特性的肩形发生变动，TFT的阈值电压Vth中出现参差不齐。
接着，在图14中展示表示饱和区域中的漏极电流(Id)和漏极电压(源极·漏极电压：Vds)的关系的图表(graph)。该图表展示了相对于源极区域321和漏极区域322上施加的电压Vds而流过的电流大小Id。另外，图14展示了TFT的源极区域321和栅电极34之间的电压Vgs值不同的多个图表。这里，饱和区域中的Id与Vds的关系表示为算式(2)。
Id＝β/2(Vgs-Vth)2(1+λVds)…(2)
Vgs：源极·栅极电压
Vth：阈值电压
β：常数
如果是理想状态下的TFT，则算式(2)中λ＝0。因此，如图14的点线所示，与Vds的变动无关，Id根据Vgs而唯一地确定。通过控制Vgs就可以获得稳定的Id输出。但是，在原本的TFT中，如图14的粗实线所示，不仅λ＝0，而且在饱和区域中Id输出也变得不固定。亦即，即使在饱和区域中，Id也会随着Vds的变动而变化。因此，饱和区域中Id-Vds特性也有倾斜。沿着算式(2)所示的倾斜度引申出来的实线和Id＝0处的截距电压为1/λ。该1/λ值相当于双极性(bipolar)晶体管中的厄尔利电压(early voltage：欧拉电压)。
在双极性晶体管中，集电极(collector)·发射极(emitter)电压(Vce：TFT中的Vds)增大后，集电极接合区(TFT中的漏极周围区域)中的耗尽区扩大。因此，有效基极(base)宽度(TFT中的有效沟道长度)减小，进而，集电极电流(Ic：TFT中的Id)增加。这种现象被称为厄尔利效应，在Ic-Vce直线中Ic＝0处外插的点的Vce值则称为厄尔利电压。适用于模拟电路的TFT的电压电流特性中，要求加大这种表观的厄尔利电压(1/λ)。亦即，要求λ接近0从而使饱和区域趋于稳定。
使用图12(a)具体说明λ增大而饱和区域变动的机制(mechanism)。这里，假定TFT是例如n沟道TFT。刚开始，在栅电压34上施加大于阈值电压Vth的电压Vgs。其结果是，在沟道区域323的栅电极34附近的反转层中产生载流子(carrier)。如果是n沟道TFT，这种载流子就是电子，其受到源极区域321和漏极区域322之间的电场作用而在沟道内加速移动。该加速电子与沟道区域323内的原子发生冲撞，产生空穴电子对。在所产生的空穴电子对之中，电子沿着电场被漏极区域322吸收。不能超越源极区域321的能量(energy)障壁的一部分空穴积聚在相对沟道区域323的栅电极34而远离的部分。亦即，积聚在绝缘基板31一侧。积聚起来的空穴产生背栅(backgate)电位，Vth下降。其结果是出现了Id进一步增加、λ增大的现象。
如上所述，现有的TFT30中锥形部325的形状和结晶性的不稳定性会导致亚阈值特性中出现肩形、TFT的阈值电压Vth产生参差不齐。这会导致Vth难以控制，使TFT设备(device)特性不稳定。另外，在Id-Vds特性中，λ值变大、饱和区域中的TFT的稳定性丧失。在模拟驱动电路中，每一个TFT的稳定性丧失都会引起显示装置出现画质不均匀。
专利文献1中公开了一种用于解决这种问题的技术。在该文献中，半导体层由下部层以及位于下部层和栅极绝缘膜之间的上部层这样独立的两层构成。下部层与源极·漏极区域的导电型相反，上部层具有可以驱动沟道的浓度。这些层是在利用CVD(Chemical VaporDeposition：化学汽相沉积法)层叠两层非晶硅(amorphous silicon)层之后通过激光退火(laser annealing)进行多晶硅化而形成。但是，一般的结晶性硅层的膜厚大约在50nm以下。因此，在制造上很难将该结晶性硅层实现为独立的两层结构。在利用CVD形成的两层硅薄膜经激光退火而晶化的情况下，在激光退火时硅熔化，导电性杂质会在熔化的硅内大肆扩散。因此，所存在的问题是，相反导电型的杂质会分布到达硅层表面，TFT特性变得参差不齐。
【专利文献1】
特开2005-51172号公报
【非专利文献1】
Effects of Semiconductor Thickness on Poly-Crystalline SiliconThin Film Transistors、Jpn.J.Appl.Phys.Vol.35(1996)pp.923-929、M.Miyasaka，T.Komatsu，W.Itoh，A.Yamaguchi and H.Ohshima
发明内容
本发明是为了解决这种问题点而提出，目的是提供性能稳定的薄膜晶体管阵列基板、其制造方法及显示装置。
本发明的薄膜晶体管(transistor)阵列(array)基板是一种具备结晶性硅(silicon)层和栅电极的薄膜晶体管阵列基板，该结晶性硅层具有形成在基板上的第1导电型的源极(source)区域、第1导电型的漏极(drain)区域以及配置在上述源极区域和上述漏极区域之间的沟道(channel)区域，该栅电极则隔着栅极(gate)绝缘膜配置在上述沟道区域的对面；上述沟道区域含有在膜厚方向上以预定分布导入的第2导电型杂质；在上述沟道区域与上述基板的界面附近或上述基板一侧具有上述第2导电型杂质的最大浓度点。
发明效果
借助于本发明，能够提供性能稳定的薄膜晶体管阵列基板、其制造方法及显示装置。
附图说明
图1是表示本发明的液晶显示装置的TFT基板的结构的图。
图2是本发明的第1实施方式中的TFT的平面图和剖面图。
图3是表示本发明第1实施方式中的TFT的制造工序的剖面图。
图4是表示离子注入深度和杂质浓度的相关性的图表。
图5是本发明的第2实施方式中的LDD结构的TFT的剖面图。
图6是表示本发明的第2实施方式中的LDD结构的TFT的另一种结构的剖面图。
图7是本发明的第2实施方式中的GOLD结构的TFT的剖面图。
图8是表示本发明的第2实施方式中的GOLD结构的TFT的另一种结构的剖面图。
图9是本发明的第3实施方式中的TFT的平面图和剖面图。
图10是表示本发明的第3实施方式中的TFT的另一种结构的平面图和剖面图。
图11是表示本发明第3实施方式中的TFT的制造工序和剖面图。
图12是现有的TFT的剖面图。
图13是表示TFT的亚阈值特性的图表。
图14是表示TFT的Id-Vds特性的关系的图表。
符号说明
10 TFT阵列基板、11显示区域、12边框区域、13扫描信号线、14显示信号线、15扫描信号驱动电路、16显示信号驱动电路、17像素、18外部布线、19外部布线、20 TFT、21绝缘基板、22半导体层、23栅极绝缘膜、24栅电极、25层间绝缘膜、26布线、221源极区域、222漏极区域、223沟道区域、224沟道形成层、225嵌入杂质层、226、227低浓度区域、228延展图案(pattern)、231离子注入保护膜、30 TFT、31绝缘基板、32半导体层、33栅极绝缘膜、34栅电极、321源极区域、322漏极区域、323沟道区域、325锥形部、326通常膜厚部
具体实施方式
下面，说明本发明优选的实施方式。为了使说明更加明确，以下的记述和附图被适当地省略和简化。另外，为了使说明更加明确，必要时省略了重复说明。
首先，使用图1说明应用了本发明的TFT阵列基板的液晶显示装置。图1是表示液晶显示装置中使用的TFT阵列基板的结构的正面图。本发明的显示装置是以液晶显示装置为例进行说明，但这只是用作示例，也可以使用有机EL显示装置等平面型显示装置(平板显示器(flat-panel display))等。这种TFT阵列基板的整体结构在下面叙述的第1～第3实施方式中是通用的。
本发明的显示装置具有TFT阵列基板10。TFT阵列基板10中设置有显示区域11和包围着显示区域而设置的边框区域12。该显示区域11中形成有多条扫描信号线13和多条显示信号线14。多条扫描信号线13平行设置。同样地，多条显示信号线14也平行设置。扫描信号线13和显示信号线14相互交叉着形成。扫描信号线13和显示信号线14正交。此外，相邻扫描信号线13和显示信号线14所包围的区域构成像素17。因此，TFT阵列基板10中像素17排列成矩阵(matrix)状。
进而，在TFT阵列基板10的边框区域12中设置有扫描信号驱动电路15和显示信号驱动电路16。扫描信号线13从显示区域11开始延伸设置到边框区域12。此外，扫描信号线13在TFT阵列基板10的端部与扫描信号驱动电路15相连接。显示信号线14也同样地从显示区域11开始延伸设置到边框区域12。此外，显示信号线14在TFT阵列基板10的端部与显示信号驱动电路16相连接。在扫描信号驱动电路15的附近连接着外部布线18。另外，在显示信号驱动电路16的附近连接着外部布线19。外部布线18、19是例如FPC(Flexible PrintedCircuit：挠性印制线路)等布线基板。
经由外部布线18、19向扫描信号驱动电路15和显示信号驱动电路16提供来自外部的各种信号。扫描信号驱动电路15根据来自外部的控制信号向扫描信号线13提供扫描信号。通过该扫描信号依次选择扫描信号线13。显示信号驱动电路16根据来自外部的控制信号或显示数据(data)向显示信号线14提供显示信号。由此，就能够向各个像素17提供与显示数据相应的显示电压。此外，扫描信号驱动电路15和显示信号驱动电路16并不限于配置于TFT阵列基板10上的结构。例如，也可以借助于TCP(Tape Carrier Package：带载封装)连接驱动电路。
像素17内至少形成有1个TFT20。TFT20配置在显示信号线14和扫描信号线13的交叉点附近。例如，该TFT20向像素电极提供显示电压。即，借助于来自扫描信号线13的扫描信号使开关(switching)元件TFT20导通。由此，连接到TFT20的漏极电极上的像素电极上施加了来自显示信号线14的显示电压。此外，在像素电极和对置电极之间产生了与显示电压相应的电场。此外，TFT阵列基板10的表面上形成有取向膜(未图示)。
进而，TFT阵列基板10上相向配置着对置基板。对置基板是例如彩色滤光片(color filter)基板，并配置于观看者一侧。对置基板上形成有彩色滤光片、黑色矩阵(black matrix)(BM)、对置电极和取向膜等。此外，对置电极有时候也配置于TFT阵列基板10一侧。此外，在TFT阵列基板10和对置基板之间夹着液晶层。亦即，在TFT阵列基板10和对置基板之间注入了液晶。进而，在TFT阵列基板10和对置基板的外侧面上设置有偏振光板和相位差板等。另外，在液晶显示面板(panel)的与观看者相反的一侧配设有背光照明单元(back lightunit)等。
借助于像素电极和对置电极之间的电场驱动液晶。亦即，基板之间的液晶的取向方向发生变化。由此，穿过液晶层的光的偏振状态发生变化。亦即，穿过偏振光板后变为直线偏振光的光由于液晶层而其偏振状态发生变化。具体地，来自背光照明单元的光通过阵列基板一侧的偏振光板而变为直线偏振光。继而，该直线偏振光通过穿过液晶层，偏振状态发生变化。
因此，通过对置基板一侧的偏振光板的光量随着偏振状态不同而变化。亦即，来自背光照明单元并通过液晶显示面板的透射光之中，通过观看者一侧的偏振光板的光的光量发生变化。液晶的取向方向随着所施加的显示电压而变化。因此，通过控制显示电压就能够改变通过观看者一侧的偏振光板的光量。亦即，以像素为单位改变显示电压就能够显示出所期望的图像。
接下来说明TFT20的结构。在本发明的显示装置中，该TFT20配置于显示区域11内的像素17中。
本发明的第1实施方式
根据图2说明本发明的第1实施方式的TFT。图2(a)是表示本发明的第1实施方式中的TFT20的结构的平面图。图2(b)是图2(a)中的A-A剖面图。图2(c)是图2(a)中的B-B剖面图。
在图2中，绝缘基板21上形成有半导体层22。半导体层22由第1导电型的源极区域221、第1导电型的漏极区域222和沟道区域223构成。沟道区域223配置于源极区域221和漏极区域222之间。此外，覆盖着半导体层22形成有栅极绝缘膜23。隔着栅极绝缘膜23在沟道区域223的对面形成有栅电极24。为了确保栅电极24和半导体层22的耐压(防止短路(short))或防止栅电极24的断线，半导体层22的端部形成为锥形形状。栅电极24形成为在栅极绝缘膜23上从半导体层22暴露出来。
在本实施方式中，在沟道区域223中膜厚方向上按照预定的分布导入了第2导电型杂质。即，第2导电型杂质是以在沟道区域223的膜厚方向上整体连续分布的形式导入的。这里，第2导电型杂质的分布呈现为例如高斯(gaussian)分布。沟道区域223由沟道形成层224和位于绝缘基板21一侧的嵌入杂质层225这两层构成。沟道形成层224位于栅极绝缘膜23一侧。嵌入杂质层225位于绝缘基板21一侧。其中，嵌入杂质层225是绝缘基板21一侧具有最大浓度分布的层，如图2所示，没有明确的区分。根据预期的TFT特性，沟道区域223有时候在与栅极绝缘膜23的分界面上呈现出仅具有少许第2导电型杂质的分布。当栅电极24上施加电压时，沟道形成层224中形成沟道。嵌入杂质层225具有比沟道形成层224更高的第2导电型杂质浓度，在与绝缘基板21的界面附近或绝缘基板21一侧具有第2导电型杂质的最大浓度点。例如，在n沟道型TFT中，第1导电型的源极区域221和漏极区域222为n型，第2导电型的嵌入杂质层225为p型。下面以n沟道型TFT为例进行说明，但并不限于此，当然也可以采用p沟道型TFT。
在算式(1)中，为了填补受主作用陷阱的密度NA，嵌入杂质层225的浓度必须与NA同等水平。NA约为1×1017/cm3(非专利文献1)。因此，在与绝缘基板21的界面上，嵌入杂质层225的浓度优选是设定为大于等于1×1016/cm3。
接着，使用图3详细叙述本发明的第1实施方式中的TFT20的制造工序。图3表示了本实施方式的制造工序中的TFT剖面图中图2(a)的A-A剖面的结构。
首先，利用等离子(plasma)CVD(PECVD)等方法在绝缘基板21上形成非晶硅。绝缘基板21由例如玻璃形成。绝缘基板21并不限于玻璃，也可以使用石英或聚碳酸酯(poly carbonate)、丙烯酸塑料(acrylic plastic)之类的塑料(plastic)等。另外，也可以是表面上具有绝缘保护层的SUS等金属基板。其后，使用激光退火等晶化方法使非晶硅为多晶硅化。继而，使用等离子蚀刻等光刻法(photolithographicmethod)将多晶硅加工成预定形状。由此形成半导体层22。半导体层22并不限于多晶硅层，也可以使用微晶硅(microcrystal silicon)等结晶性硅层。由此形成图3(a)所示的结构。
在本实施方式中，在半导体层22中注入离子(ion)以形成嵌入杂质层225。当在半导体层22的表面上以没有保护膜的状态进行离子注入的情况下，半导体层22会被离子注入装置的容器壁物质污染，从而成为问题。亦即，离子注入装置的室腔(chamber)材料即金属有可能会进入半导体层22中。因此，优选是使用栅极绝缘膜等硅氧化膜(SiO2膜)作为离子注入保护膜实施离子注入。通过将该离子注入保护膜设定为预定的膜厚，就能够实现预定的杂质浓度分布。下面，以n沟道型TFT为例进行说明。
图4表示了在将硼(boron)离子注入SiO2中的情况下的杂质浓度分布。图4是以LSS RANGE STATISTICS(以下参考：Projected RangeStatistics，Semiconductor and Related Materials，2nd edition、HalsteadPress(1975)、J.F.Gibbons，W.S.Johnson，S.W.Mylroie)为基础模拟(simulation)杂质浓度所得的结果。在该模拟中，使用注入深度(Range)和标准偏差来假设高斯分布。如图4所示，通过改变硼离子的能量，使最大浓度的位置发生变化。在本实施方式中，经由SiO2膜向由Si构成的半导体层22中注入离子。亦即，注入介质是由SiO2和Si构成的双层类结构。但是，当注入深度在0～150nm之间时，SiO2中和Si中的注入深度和标准偏差几乎没有差别。因此，使用图4的结果作为本实施方式中的杂质浓度。
在一般的TFT中，栅极绝缘膜23的膜厚约为100nm以下，半导体层22的膜厚则是50nm以下。例如，隔着100nm的栅极绝缘膜23实施离子注入，使得半导体层22的绝缘基板21一侧界面处于最大浓度。这种情况下，如图4所示，在半导体层22的栅极绝缘膜23一侧界面则是最大浓度的约1/2(参照图4中的A)。这种情况下，沟道形成层224的硼浓度增高，TFT的Vth向正(plus)侧偏移(shift)。为了抑制沟道形成层224的硼浓度上升而形成嵌入杂质层225，需要使注入分布陡峭。在本实施方式中，为了防止离子注入时的污染，如图3(b)所示，在半导体层22上形成了离子注入保护膜231。例如，离子注入保护膜231可以通过在半导体层22上利用PECVD堆积SiO2膜而形成。如图4所示，如果注入深度变深，则离子注入分布有趋缓的倾向。因此，隔着离子注入保护膜231的离子注入会妨碍注入分布的陡峭化。因此，选择恰当的离子注入保护膜231的膜厚是非常重要的。离子注入保护膜231优选是采用50nm以下的SiO2膜，例如可以采用10～20nm的SiO2膜。隔着50nm以下的SiO2膜向半导体层22注入离子时，半导体层22的栅极绝缘膜23一侧界面的浓度被抑制在最大浓度的1/10以下。进而，为了精确地控制TFT的Vth，优选是在沟道形成层224中追加沟道掺杂(doping)。
隔着离子注入保护膜231实施离子注入并形成第2导电型的嵌入杂质层225，以使半导体层22中与绝缘基板21的界面附近或绝缘基板21一侧具有最大浓度。在n沟道型TFT中，所导入的杂质是硼(B)等p型杂质。为了填补受主作用陷阱的密度NA，在与绝缘基板21的界面，嵌入杂质层225的浓度设定为1×1016/cm3以上。
在形成嵌入杂质层225之后，如图3(c)所示那样去除离子注入保护膜231。继而，将形成了半导体层22的绝缘基板21的表面进行清洗。由此使半导体层22暴露出来。其后，如图3(d)所示那样在暴露出来的半导体层22上形成栅极绝缘膜23。为了抑制与半导体层22的界面能级密度，优选是使用SiO2膜形成栅极绝缘膜23。另外，栅极绝缘膜23的成膜条件优选是富含氢的条件。为此，使用含有TEOS(TetraEthy1 Ortho Silicate：正硅酸乙酯)的PECVD等方法形成栅极绝缘膜23。
在栅极绝缘膜23上通过喷溅器(sputter)堆积金属材料构成栅电极。继而，如图3(e)所示那样将栅电极24光刻蚀(photo-etching)成预定形状。可以使用例如Mo或Ti等高熔点材料作为栅电极24。或者也可以将这些高熔点材料置于上层并以Al等低电阻材料为主形成层叠膜用作栅电极24。蚀刻也可以是干(dry)蚀刻或湿(wet)蚀刻中的任意一种。亦即，可以使用与栅电极24的材质相适应的蚀刻方法。
最后，如图3(f)所示那样向源极区域221和漏极区域222中导入第1导电型杂质。例如，在n沟道型TFT中，所导入的杂质是磷(phosphorus)(P)等n型杂质。导入法可以使用离子注入法或离子掺杂法。为了减小栅电极24和源极区域221的重叠(overlap)导致产生的寄生电容，优选是采用自对准(Self-Aligned)结构。因此，将栅电极24作为遮罩(mask)并隔着栅极绝缘膜23向半导体层22注入杂质。此时，在沟道区域223上方形成有栅电极24作为遮罩。因此，沟道区域223中不会导入第1导电型杂质。经过上述工序后，本实施方式的TFT20即告完成。
在本实施方式中，形成了离子注入保护膜231，以便防止在形成嵌入杂质层225时来自离子注入机容器壁的金属污染。但是，也可以使用栅极绝缘膜23取代离子注入保护膜231来实施离子注入。在此情况下，可以省略离子注入保护膜231的形成工序(图3(b))和去除工序(图3(c))。继而，在形成栅极绝缘膜23(图3(d))之后，隔着栅极绝缘膜23实施离子注入并形成嵌入杂质层225，以使半导体层22中与绝缘基板21的界面附近或绝缘基板21一侧具有最大浓度。进而，为了精确地控制TFT的Vth，优选是在沟道形成层224中追加沟道掺杂。但是，在离子注入时栅极绝缘膜23的表面会被污染。因此，优选是在通过清洗将这些表面污染去除之后开始执行栅电极24形成工序。这种情况下，栅极绝缘膜23的膜厚设定为50nm以下。由此能够降低半导体层22在栅极绝缘膜23一侧的界面上的杂质浓度。
如上所述，在本实施方式的结构中，在沟道区域223的下部整个面上形成了使得与绝缘基板21的界面附近或绝缘基板21一侧具有最大浓度的第2导电型的嵌入杂质层225。该嵌入杂质层225在算式(1)中填补了受主作用陷阱的密度NA，抑制了多晶硅膜厚tSi的锥形部325中的薄膜效果。亦即，抑制了亚阈值特性中肩形的产生，能够获得稳定的TFT的阈值电压Vth。此外，在本实施方式中，隔着离子注入保护膜231或栅极绝缘膜23注入离子，形成嵌入杂质层225。因此，能够很容易地控制杂质浓度，减少参差不齐。
第2实施方式
接下来，参照附图说明本发明的第2实施方式。在本实施方式中，TFT20采用LDD结构。所谓的LDD结构不是在顶栅(top-gate)型TFT中沟道区域223与源极区域221及漏极区域222直接接触的结构，而是在栅极一端设置了第1导电型杂质浓度比源极区域221和漏极区域222更低的区域的结构。因此，LDD结构是一种具有缓和了漏极区域122和沟道区域123界面的电场、实现了TFT的高耐压化和高可靠性的效果的结构。
图5是第2实施方式的LDD结构的TFT的剖面图。这里省略TFT的结构要素等与第1实施方式相同的部分的说明。如图5所示，第2实施方式在图2(b)所示的剖面图的基础上，在漏极区域222与沟道区域223接触的部分形成有低浓度区域226。例如，在n沟道型TFT中，低浓度区域226是通过注入磷(P)等n型杂质而形成。此外，低浓度区域226的n型杂质浓度比源极区域221和漏极区域222低。
如上所述，在具有图5所示结构的TFT中，除了第1实施方式的效果之外，还具有如下所示的效果。通过在沟道区域223外侧的漏极区域222中设置低浓度区域226，降低了漏极区域222的杂质浓度，缓和了漏极附近的电场。此外，减少了沟道区域223与漏极区域222的界面上热载流子(hot carrier)的产生。因此，TFT的源极·漏极耐压提高，亚阈值状态下的泄漏(leak)电流减少。另外，同时也缓和了漏极区域222和嵌入杂质层225界面的电场，抑制了嵌入杂质层225导入所导致的接合耐压的变差。
另外，图6是表示LDD结构的TFT的另一形式的实例的剖面图。图6中除了在图5所示的低浓度区域226之外，在源极区域221与沟道区域223接触的部分也形成有低浓度区域227。在制造这种结构的TFT时，以栅电极24作为遮罩，通过选择离子注入形成源极·漏极区域221、222。其后，将栅电极24过蚀刻(overetching)，以去除LDD区域上的栅电极24。再次执行以栅电极24为遮罩的低浓度选择离子注入。这样就能够形成LDD区域。与图5的结构相比，图6的TFT在源极区域221一侧也具有低浓度区域227。因此，TFT的寄生电阻增大，但在制造工艺(process)方面可以省略复制工序而得到简化。
如上所述，在具有图6所示结构的TFT中，在源极区域221和漏极区域222两者中形成有低浓度区域226、227。因此，在具有图6所示结构的TFT中，除了第1实施方式的效果之外，还具有如下所示的效果。与图5的结构同样地提高了TFT的源极·漏极耐压，减少了亚阈值状态下的泄漏电流。另外，如上所述，与图5的结构相比还具有制造工艺方面的优势。
图7是第2实施方式的GOLD(Gate Overlapped LDD)结构的TFT的剖面图。图7的TFT除了图5所示的剖面之外，还具有栅电极24延伸设置到低浓度区域226上的结构。因此，低浓度区域226上也通过栅电极24施加了电压。其结果是，形成了低浓度区域226的载流子增加的结构。因此，LDD区域产生的电阻降低，TFT的饱和电流增大。
如上所述，在本实施方式中的图7的结构中，除了第1实施方式的效果之外，还具有如下所示的效果。具有图7所示结构的TFT是GOLD结构，因此低浓度区域226上也施加了电压。因此，低浓度区域226的载流子增加，有可能降低半导体层22的寄生电阻。另外，与图5的结构同样地提高了TFT的源极·漏极耐压，减少了亚阈值状态下的泄漏电流。此外，也缓和了漏极区域222和嵌入杂质层225界面的电场，抑制了嵌入杂质层225导入所导致的接合耐压的变差。
进而，图8是表示GOLD结构的另一形式的实例的剖面图。图8是在图7所示的剖面图的基础上，还在源极区域221与沟道区域223接触的部分也形成有低浓度区域227。低浓度区域227上形成了栅电极24延伸设置的结构。因此，低浓度区域226和低浓度区域227上也通过栅电极24施加了电压。因此，形成了不仅低浓度区域226、而且低浓度区域227的载流子也增加的结构。
如上所述，在本实施方式中的图8的结构中，除了第1实施方式的效果之外，还具有如下所示的效果。在GOLD结构中，源极区域221和漏极区域222两者形成有低浓度区域226、227。因此，除了图7的结构中的效果之外，在源极区域221的低浓度区域227中也能够与漏极区域222一侧同样地减小寄生电阻。另外，与图7的结构相比还具有制造工艺方面的优势。
第3实施方式
根据图9说明本发明的第3实施方式。图9(a)是表示第3实施方式中的TFT20的结构的平面图。图9(b)是图9(a)中的C-C剖面图。图9(c)是图9(a)中的D-D剖面图。图9(d)是图9(a)中的E-E剖面图。
在图9中，针对与图2相同的结构部分赋予相同的符号，并省略其说明。第3实施方式的TFT具有延展图案228。延展图案228从沟道区域223延伸，并以从栅电极24暴露的方式形成。例如，在本实施方式中，延展图案228延伸至源极区域221一侧。另外，延展图案228中导入了第2导电型杂质，如图9(d)所示，与含有第2导电型杂质的嵌入杂质层225相接触着形成。亦即，延展图案228与嵌入杂质层225的电气式连接非常重要。通过延展图案228上形成的布线26控制延展图案228的电位。由此就能够在TFT工作时通过嵌入杂质层225将沟道区域224中产生的少量载流子引出来，提高TFT表观的厄尔利电压。另外，TFT的背栅电压能够得以固定。因此，与现有的背栅电位处于漂移状态的TFT相比，可以实现稳定的Vth控制。
进一步，使用图10说明本实施方式的TFT的优点。图10(a)是表示第3实施方式中的另一TFT的平面图。图10(b)是图10(a)中的F-F剖面图。图10(c)是图10(a)中的G-G剖面图。在图10中，在图9所示的结构的基础上，还形成有层间绝缘膜25和布线26。例如，与源极区域221和漏极区域222连接的布线26也发挥信号线和控制线的作用。与漏极区域222连接的布线26的一部分经由接触孔(contact hole)与像素电极(未图示)相连。像素电极(未图示)设置在覆盖着布线26的上部绝缘膜(未图示)上。层间绝缘膜25形成在栅极绝缘膜23和栅电极24上。构成电路的布线26经由贯穿层间绝缘膜25和栅极绝缘膜23的接触孔与源极区域221、漏极区域222、栅电极24及延展图案228电气式连接。亦即，延展图案228经由布线26与源极区域221电气式连接。
接着，使用图11说明第3实施方式中的TFT制造工序。图11是本实施方式的制造工序中的TFT的剖面图。在图11中，左侧表示图10(a)的G-G剖面的结构，右侧表示图10(a)的F-F剖面的结构。此外，对于与第1实施方式所示的工序相同的工序，省略其说明。
首先，如图11(a)的G-G剖面图所示那样，在设置延展图案228的位置也形成半导体层22。半导体层22形成为从后续工序中所形成的栅电极24暴露出一部分。接着，在图11(b)中，在半导体层22上形成离子注入保护膜231。此时，在延展图案228上也形成离子注入保护膜231。经由离子注入保护膜231向含有延展图案228的半导体层22离子注入第2导电型杂质。由此形成嵌入杂质层225。在形成嵌入杂质层225之后，如图11(c)所示那样去除离子注入保护膜231。由此，半导体层22和构成延展图案228的半导体层22暴露出来。继而，将形成有半导体层22的绝缘基板21的表面清洗之后，如图11(d)所示那样形成栅极绝缘膜23。含有延展图案228的半导体层22被栅极绝缘膜23覆盖。接着，使用喷溅器在栅极绝缘膜23上堆积金属材料形成栅电极，如图11(e)所示那样将栅电极24光蚀刻为预定形状。对栅电极24进行构图(patterning)，使其不再残留在延展图案228上。
在形成栅电极24之后，隔着栅极绝缘膜23离子注入第2导电型杂质，由此得到如图11(f)所示的延展图案228。例如，也可以将栅电极24用作一部分遮罩，以利用抗蚀剂(resist)等覆盖着源极区域121或漏极区域122等需要避免导入第2导电型杂质的区域的状态实施注入。最后，如图11(g)所示那样向源极区域221和漏极区域222导入第1导电型杂质。例如，也可以利用抗蚀剂等覆盖着延展图案228等需要避免导入第1导电型杂质的区域的状态实施杂质导入。
进而，形成层间绝缘膜25和布线26。这些可以使用通常的照相平版工序形成。亦即，重复执行薄膜形成、抗蚀剂涂敷、曝光、显影、蚀刻、抗蚀剂去除。另外，也可以根据各层的特性从众所周知的材料中适当选择这些薄膜的材料。例如，在形成层间绝缘膜25之后形成接触孔。所形成的接触孔使源极区域221、漏极区域222及延展图案228暴露出来。此外，从层间绝缘膜25上方开始形成Al或其合金等的导电膜。当利用照相平版法对该导电膜进行构图时，形成图10所示的布线26。
如上所述，在本实施方式中与嵌入杂质层225相接触地配置的延展图案228形成为在沟道区域223外、从栅电极24暴露出来。通过布线26控制电位，由此使延展图案228达到与源极区域221相同的电位。此外，在TFT工作时在沟道区域223中产生的少量载流子通过嵌入杂质层225很容易地被引至源极区域221。因此，少量载流子不再积累，TFT表观的厄尔利电压上升。亦即，λ值减小，除了第1实施方式的效果之外，能够获得具有稳定的电压电流特性的TFT。另外，TFT的背栅电压得以固定，因此与现有的背栅电位处于漂移状态的TFT相比，可以实现稳定的Vth控制。
在本实施方式中针对自对准结构的TFT的情形进行了示例性说明，但也可以是LDD结构的TFT。亦即，也可以将第2和第3实施方式组合起来。而且，均能够获得与自对准结构的TFT相同的效果。在图10中，针对利用布线26将延展图案228连接到源极区域221的情形进行了示例性说明，但也可以设定为其他电位而控制TFT的Vth。另外，也可以不通过布线26而直接将延展图案228连接到其他电位。
此外，本发明中针对利用激光退火进行多晶硅化的通常的低温多晶硅TFT进行了示例性说明，但也可以是使用借助于其他工艺所形成的多晶硅的TFT。而且，并不限于多晶硅，也可以是使用微晶硅等结晶性硅的TFT。另外，本发明中针对将半导体层22的膜厚设定为50nm以下的情形进行了说明，但如果充分利用本发明的泄漏电流小的特性，则半导体层22的膜厚可以进一步增大。例如，半导体层22也可以是70nm以上。由此能够进一步降低半导体层22在栅极绝缘膜23一侧的界面上的杂质浓度。本发明并不限于上述所示的实施方式。在本发明的范围内，可以在本领域普通技术人员能够很容易想到的内容中变更、追加、变换上述实施方式的各个要素。

Claims (13)

1.一种薄膜晶体管阵列基板，是具备结晶性硅层和栅电极的薄膜晶体管阵列基板，该结晶性硅层具有形成在基板上的第1导电型的源极区域、第1导电型的漏极区域以及配置在上述源极区域和上述漏极区域之间的沟道区域，该栅电极则隔着栅极绝缘膜配置在上述沟道区域的对面；
上述沟道区域含有在膜厚方向上以预定分布导入的第2导电型杂质；
在上述沟道区域与上述基板的界面附近或上述基板一侧具有上述第2导电型杂质的最大浓度点。
2.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，
在上述沟道区域与上述基板的界面上，上述第2导电型杂质的浓度大于等于1×1016/cm3。
3.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，
在上述沟道区域和上述漏极区域之间形成第1导电型杂质浓度比上述漏极区域低的低浓度区域。
4.如权利要求3所述的薄膜晶体管阵列基板，其特征在于，
在上述沟道区域和上述源极区域之间形成第1导电型杂质浓度比上述源极区域低的低浓度区域。
5.如权利要求1所述的薄膜晶体管阵列基板，其特征在于，
其具备从上述沟道区域延展并从上述栅电极暴露出来而形成的、含有上述第2导电型杂质的延展图案。
6.如权利要求5所述的薄膜晶体管阵列基板，其特征在于，
其具备与上述延展图案相连接的导电图案。
7.如权利要求5所述的薄膜晶体管阵列基板，其特征在于，
上述延展图案与上述源极区域电连接。
8.一种显示装置，其具有权利要求1至7的任意一项所述的薄膜晶体管阵列基板。
9.一种薄膜晶体管阵列基板的制造方法，其中薄膜晶体管阵列基板具备结晶性硅层和栅电极，该结晶性硅层具有形成在基板上的第1导电型的源极区域、第1导电型的漏极区域以及配置在上述源极区域和上述漏极区域之间的沟道区域，该栅电极则隔着栅极绝缘膜配置在上述沟道区域的对面，所述制造方法包括：
形成上述结晶性硅层的工序；
在上述沟道区域的膜厚方向上以预定分布导入上述第2导电型杂质，以便在上述沟道区域与上述基板的界面附近或上述基板一侧形成上述沟道区域中的第2导电型杂质的最大浓度点的工序。
10.如权利要求9所述的薄膜晶体管阵列基板的制造方法，其特征在于，
进一步包括在上述结晶性硅层上形成保护膜的工序；
在隔着上述保护膜将上述第2导电型杂质导入上述结晶性硅层之后去除上述保护膜，使上述结晶性硅层显露出来；
在上述显露出来的结晶性硅层上形成栅极绝缘膜。
11.如权利要求9或10所述的薄膜晶体管阵列基板的制造方法，其特征在于，
在上述沟道区域与上述基板的界面上，上述第2导电型杂质的浓度大于等于1×1016/cm3。
12.如权利要求9或10所述的薄膜晶体管阵列基板的制造方法，其特征在于，
在形成上述结晶性硅层的工序中，形成从上述沟道区域延展的延展图案；
在导入上述第2导电型杂质的工序中，向上述沟道区域和上述延展图案导入第2导电型杂质；
上述制造方法具有在上述结晶性硅层上形成栅电极之后向从上述栅电极暴露出来的上述延展图案导入第2导电型杂质的工序。
13.如权利要求12所述的薄膜晶体管阵列基板的制造方法，其特征在于，具有形成连接到上述延展图案的导电图案的工序。
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