CN108766935A - 阵列基板及其制备方法、显示装置 - Google Patents

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Abstract

本发明提供一种阵列基板的制备方法，包括：在基板的表面形成第一多晶硅材料层；对所述第一多晶硅材料层进行离子掺杂，以形成第二多晶硅材料层和位于所述第二多晶硅材料层背离所述基板表面的离子掺杂材料层；对所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻，以形成多晶硅层和第一离子掺杂层，其中，所述多晶硅层包括间隔设置的第一部分和第二部分，所述第一离子掺杂层包括位于所述第一部分背离所述基板表面的N型部分和位于所述第二部分背离所述基板表面的P型部分，所述P型部分包括间隔设置的第一P型部分和第二P型部分。本发明还提供一种阵列基板和包括所述阵列基板的显示装置，所述阵列基板通过上述阵列基板的制备方法制备得到。

Description

阵列基板及其制备方法、显示装置
技术领域
本发明涉及显示技术领域，特别涉及一种阵列基板及其制备方法、显示装置。
背景技术
与传统非晶硅(A-Si)技术相比，低温多晶硅(LTPS，Low Temperature Poly-silicon)技术虽然工艺复杂，但因其具有超薄、重量轻、低耗电以及高的载流子迁移率的优点，而被广泛用于中小尺寸高分辨率的薄膜晶体管液晶显示器(TFT-LCD，Thin FilmTransistor-Liquid Crystal Display)和有源矩阵有机发光二极体面板(AMOLED，ActiveMatrix/Organic Light Emitting Diode)的制作。
目前，LTPS根据其制作方式，通常可以分为N型金属氧化物半导体(NMOS，N MetalOxide Semiconductor)、P型金属氧化物半导体(PMOS，P Metal Oxide Semiconductor)和互补金属氧化物半导体(CMOS，Complementary Metal Oxide Semiconductor)技术。其中，相比NMOS和PMOS驱动电路，CMOS驱动电路更加稳定，工艺窗口更大，但相应的TFT阵列基板制作所需的光罩数量更多，生产产能较低，成本较高，产品制作周期更长。
发明内容
本发明的目的在于提供一种阵列基板的制备方法，以缩短阵列基板的制作周期。
本发明还提供一种阵列基板和显示装置。
本发明所述阵列基板的制备方法，包括：
在基板的表面形成第一多晶硅材料层；
对所述第一多晶硅材料层进行离子掺杂，以形成第二多晶硅材料层和位于所述第二多晶硅材料层背离所述基板表面的离子掺杂材料层；
对所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻，以形成多晶硅层和第一离子掺杂层，其中，所述多晶硅层包括间隔设置的第一部分和第二部分，所述第一离子掺杂层包括位于所述第一部分背离所述基板表面的N型部分和位于所述第二部分背离所述基板表面的P型部分，所述P型部分包括间隔设置的第一P型部分和第二P型部分。
其中，在对所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻，以形成多晶硅层和第一离子掺杂层的步骤中，采用半色调掩膜版或灰色调掩膜版对和所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻。
其中，在对所述第一多晶硅材料层进行离子掺杂，以形成第二多晶硅材料层和位于所述第二多晶硅材料层背离所述基板表面的离子掺杂材料层的步骤中，采用离子注入的方式将硼离子注入到所述第一多晶硅材料层中。
其中，在对所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻，以形成多晶硅层和第一离子掺杂层的步骤中，包括：
在所述离子掺杂材料层背离所述第二多晶硅材料层的表面形成第一光刻胶材料层；
利用半色调掩膜版图案化所述第一光刻胶材料层，以形成包括间隔设置的第一图案部分和第二图案部分的第一光刻胶层，其中，所述第二图案部分包括位于所述第二图案部分背离所述离子掺杂材料层表面的凹部和位于所述凹部两侧的子图案部分；
对所述第二多晶硅材料层和所述离子掺杂材料层同时进行蚀刻，以形成所述多晶硅层和第二离子掺杂层，其中，所述第二离子掺杂层包括位于所述第一部分背离所述基板表面的N型部分和位于所述第二部分背离所述基板表面的P′型部分；
除去所述凹部的光刻胶材料，以露出所述P′型部分；
对所述P′型部分进行刻蚀，形成所述第一P型部分和所述第二P型部分，得到所述P型部分；
去除所述第一图案部分和所述子图案部分。
其中，在除去所述凹部的光刻胶材料，以露出所述P′型部分的步骤中，采用灰化工艺除去所述凹部的光刻胶材料。
其中，在基板的表面形成多晶硅材料层之前，包括：
在衬底基板的表面形成遮光层，其中，所述第一部分的正投影位于所述遮光层内；
形成覆盖所述遮光层的绝缘层；
在所述绝缘层背离所述衬底基板的表面形成氧化层。
其中，所述阵列基板的制备方法还包括：
形成覆盖所述N型部分、所述P型部分和所述第二部分的第二光刻胶材料层；
图案化所述第二光刻胶材料层，以形成包括位于所述N型部分背离所述第一部分的表面的第三图案部分的第二光刻胶层，所述第三图案部分的宽度小于所述N型部分的宽度；
将N+型离子注入所述第三图案部分两侧的所述N型部分和所述第一部分，以形成N型沟道和位于所述N型沟道两侧的N型欧姆接触层；
去除所述第三图案部分；
形成覆盖所述基板、所述N型沟道、所述N型欧姆接触层、所述P型部分和所述第二部分的栅极绝缘层。
其中，所述阵列基板的制备方法还包括：
在所述栅极绝缘层背离所述基板的表面形成正投影于所述第二部分内的P型栅极，所述P型栅极的宽度小于所述第二部分的宽度；
依次将N-型离子和P+型离子注入所述P型栅极两侧的所述P型部分和第二部分，以形成P型沟道和位于所述P型沟道两侧的P型欧姆接触层。
本发明所述阵列基板由上述阵列基板的制备方法所制备得到，所述阵列基板包括：基板、位于所述基板表面的N型沟道、连接所述N型沟道两侧的N型欧姆接触层、与所述N型沟道间隔设置的P型沟道以及连接所述P型沟道的P型欧姆接触层。
本发明所述显示装置包括上述阵列基板。
本发明所述阵列基板的制备方法中对第一多晶硅材料层表面的多晶硅材料进行整面离子掺杂，形成离子掺杂材料层，在后续光刻工艺中采用一道半色调掩膜版将P型沟道表面的离子掺杂材料层除去，相比于传统的CMOS阵列基板的制备方法省去了一道沟道掺杂光罩工艺，在节省光罩成本的同时还缩短了阵列基板的制作周期。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本发明所述阵列基板的制备方法的流程示意图。
图2是图1所述阵列基板的制备方法中第一多晶硅材料层的结构示意图。
图3是图1所述阵列基板的制备方法中对多晶硅材料层离子掺杂后的结构示意图。
图4是图1所述阵列基板的制备方法中对多晶硅层和多晶硅离子掺杂层光刻后的结构示意图。
图5是在图3所示多晶硅离子掺杂材料层上形成第一光刻胶材料层后的结构示意图。
图6是图5所示第一光刻胶材料层经图案化处理后的结构示意图。
图7是图6所示第二多晶硅材料层和离子掺杂材料层经蚀刻后的结构示意图。
图8是图7所示凹部的光刻胶材料经除去后的结构示意图。
图9是图8所示P′型部分经刻蚀后的结构示意图。
图10是在图3所示N型部分上形成第三图案部分的结构示意图。
图11是在图10所示第三图案部分两侧的N型部分和第一部分注入磷离子后的结构示意图。
图12是图11所示第三图案部分和第四图案部分经除去后的结构示意图。
图13是在图12所示基板、N型沟道、N型欧姆接触层、P型部分和第二部分上形成栅极绝缘层的结构示意图。
图14是在图13所示栅极绝缘层上形成N型栅极和P型栅极的结构示意图。
图15是图14所示P型栅极两侧的P型部分和第二部分形成P型欧姆接触层后的结构示意图。
图16是图14所示P型栅极两侧的P型部分和第二部分形成P型轻掺杂层的结构示意图。
图17是在图16所述N型栅极上形成第三光刻胶层的结构示意图。
图18是图17所示P型轻掺杂层形成P型欧姆接触层的结构示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参阅图1，本发明较佳实施方式提供一种阵列基板的制备方法，用于制备CMOS阵列基板。所述阵列基板的制备方法包括：
S1，在基板10的表面形成第一多晶硅材料层20，如图2所示。
S2，对所述第一多晶硅材料层20进行离子掺杂，以形成第二多晶硅材料层21和位于所述第二多晶硅材料层21背离所述基板10表面的离子掺杂材料层22，如图3所示。具体的，采用离子注入的方式将硼离子注入所述第一多晶硅材料层20中。可以理解的是，本步骤中将所述硼离子注入到所述第一多晶硅材料层20背离所述基板10表面的多晶硅材料中以形成所述离子掺杂材料层22，所述离子掺杂材料层22的厚度小于所述第一多晶硅材料层20的厚度。本实施例中通过降低掺杂的能量和硼离子浓度的方式控制硼离子注入所述第一多晶硅材料层20的深度，达到仅对所述第一多晶硅材料层20的表面进行离子掺杂的目的。其中，所述硼离子可以以通过注入B2H6/H2或BF3/H2气体的形式注入第一多晶硅材料层20内。
S3，对所述第二多晶硅材料层21和所述离子掺杂材料层22同时进行光刻，以形成多晶硅层23和第一离子掺杂层24，其中，所述多晶硅层23包括间隔设置的第一部分231和第二部分232，所述第一离子掺杂层24包括位于所述第一部分231背离所述基板10表面的N型部分241和位于所述第二部分232背离所述基板10表面的P型部分242，所述P型部分242包括间隔设置的第一P型部分242a和第二P型部分242b，如图4所示。具体的，本步骤中采用半色调掩膜版或灰色调掩膜版对所述第二多晶硅材料层21和所述离子掺杂材料层22同时进行光刻。
本实施例中，本步骤具体包括：
S301，在所述离子掺杂材料层22背离所述第二多晶硅材料层21的表面形成第一光刻胶材料层30，如图5所示。
S302，利用半色调掩膜版图案化所述第一光刻胶材料层30，以形成包括间隔设置的第一图案部分311和第二图案部分312的第一光刻胶层31，其中，所述第二图案部分312包括位于所述第二图案部分312背离所述离子掺杂材料层22表面的凹部312a和位于所述凹部312a两侧的子图案部分312b，如图6所示。具体的，所述半色调掩膜版在所述第一光刻胶材料层30上形成了半透光区域，使得所述第一光刻胶材料层30经图案化工艺处理后，所述第二图案部分312背离所述离子掺杂材料层22的表面形成凹部312a，所述图案化工艺包括曝光和显影等工艺过程。本实施例中，所述第二多晶硅材料层21和所述离子掺杂材料层22上由所述第一图案部分311正对的位置为阵列基板中N型晶体管的器件区域。所述第二多晶硅材料层21和所述离子掺杂材料层22上由所述第二图案部分312正对的位置为阵列基板中P型晶体管的器件区域，其中，所述第二多晶硅材料层21上由所述凹部312a正对的位置为P型沟道，所述二多晶硅材料层21和所述离子掺杂材料层22上由所述子图案部分312b正对的位置为后续工艺中形成P型欧姆接触层的位置。
S303，对所述第二多晶硅材料层21和所述离子掺杂材料层22同时进行蚀刻，以形成所述多晶硅层23和第二离子掺杂层25，其中，所述第二离子掺杂层25包括位于所述第一部分231背离所述基板10表面的所述N型部分241和位于所述第二部分232背离所述基板10表面的P′型部分251，如图7所示。具体的，本步骤中，位于所述第一图案部分311正下方的所述第二多晶硅材料层21和所述离子掺杂材料层22受到所述第一图案部分311保护不被蚀刻，位于所述第二图案部分312正下方的所述第二多晶硅材料层21和所述离子掺杂材料层22受到所述第二图案部分312保护不被蚀刻。本步骤中形成的所述第一部分231和所述N型部分241以待后续形成阵列基板中N型晶体管的器件，所述第二部分232和所述P′型部分251以待后续形成阵列基板中P型晶体管的器件。
S304，除去所述凹部312a的光刻胶材料，以露出所述P′型部分251，如图8所示。具体的，采用灰化工艺除去所述凹部312a的光刻胶材料，保留位于凹部312a两侧的所述子图案部分312b。
S305，对所述P′型部分251进行刻蚀，形成所述第一P型部分242a和所述第二P型部分242b，得到所述P型部分242，如图9所示。具体的，本步骤中位于所述子图案部分312b正下方的所述P′型部分251受到所述子图案部分312b保护而未被蚀刻掉，而位于所述凹部312a正下方的所述P′型部分251蚀刻掉以保证最终形成的P型晶体管的P型沟道内没有受到离子掺杂的影响。
S306，去除所述第一图案部分311和所述子图案部分312b，如图3所示。具体的，本步骤中采用湿刻或者干刻的方式将所述第一图案部分311和所述子图案部分312b剥离。
可选的，在本申请所述阵列基板的制备方法中步骤S1之前，还包括：
S01，在衬底基板11的表面形成遮光层12，其中，所述第一部分231的正投影位于所述遮光层12内。本实施例中，所述衬底基板11为玻璃基板，所述遮光层12由非晶硅(A-Si，Amorphous Silicon)或金属钼(Mo，Molybdenum)制成，可遮蔽背光，防止晶体管中的有源层受到强光照射产生光生载流子，导致器件漏电流增大，减小背光对半导体电性的影响制成。可以理解的是，在本实施例的其他实施方式中，所述衬底基板11也可以为其他能够起到支撑和固定作用的基板，所述遮光层12也可以为吸遮光材料。
S02，形成覆盖所述遮光层12的绝缘层13。具体的，所述绝缘层13同时覆盖所述遮光层12和所述衬底基板11，所述绝缘层13由由SiNx制成。
S03，在所述绝缘层13背离所述衬底基板11的表面形成氧化层14。具体的，所述氧化层14覆盖所述绝缘层13的表面，所述氧化层14由SiO2制成。
可选的，本申请所述阵列基板的制备方法还包括：
S4，形成覆盖所述N型部分241、所述P型部分242和所述第二部分232的第二光刻胶材料层。
S5，图案化所述第二光刻胶材料层，以形成包括位于所述N型部分241背离所述第一部分231表面的第三图案部分321的第二光刻胶层32，所述第三图案部分321的宽度小于所述N型部分241的宽度，如图10所示。具体的，所述N型部分241和所述第一部分231上由所述第三图案部分321正下方的位置为阵列基板中N型晶体管的N型沟道。本步骤中，所述第二光刻胶层32还包括覆盖所述P型部分242和所述第二部分232的第四图案部分322。
S6，将N+型离子注入所述第三图案部分321两侧的所述N型部分241和所述第一部分231，以形成N型沟道26和位于所述N型沟道26两侧的N型欧姆接触层27，如图11所示。具体的，采用离子注入的方式将磷离子注入到所述第三图案部分321两侧的所述N型部分241和所述第一部分231内。本步骤S4中，所述第三图案部分321避免了位于所述第三图案部分321正下方的所述N型部分241和所述第一部分231受到磷离子注入，所述第四图案部分322避免了所述P型部分242和所述第二部分232受到磷离子注入。
S7，去除所述第三图案部分321，如图12所示。具体的，采用湿刻或者干刻的方式将所述第三图案部分321剥离。需要说明的是，本步骤中，还同时去除了所述第四图案部分322。
S8，形成覆盖所述基板10、所述N型沟道26、所述N型欧姆接触层27、所述P型部分242和所述第二部分232的栅极绝缘层40，如图13所示。其中，所述栅极绝缘层40由氧化硅(SiOx)、氮化硅(SiNx)与氮氧化硅(SiNxOy)中的一种制成。
S9，在所述栅极绝缘层40背离所述基板10的表面形成正投影于所述第二部分232内的P型栅极52，所述P型栅极52的宽度小于所述第二部分232的宽度，如图14所示。本步骤中还形成了正投影于所述N型沟道26内的N型栅极51，所述N型栅极51的宽度小于所述N型沟道26的宽度。具体的，在所述栅极绝缘层40背离所述基板10的表面形成金属材料层，再依次经过涂光阻、曝光、显影等构图工艺将所述金属材料层图案化形成所述N型栅极51和所述P型栅极52。所述金属材料层的材质选自铜、钨、铬、铝及其组合的其中之一。其中，所述N型沟道26中与所述N型栅极51正对的位置为N′型沟道，所述第二部分232中与所述P型栅极52正对的位置为P型沟道。
S10，依次将N-型离子和P+型离子注入所述P型栅极52两侧的所述P型部分242和所述第二部分232，以形成P型沟道28和位于所述P型沟道28两侧的P型欧姆接触层29，如图15所示。
本实施例中，本步骤具体包括：
S101，采用离子注入的方式将磷离子注入所述P型栅极52两侧的所述P型部分242和所述第二部分232中进行轻掺杂，以形成P型沟道28和位于所述P型沟道28两侧的P型轻掺杂层291，如图16所示。本步骤中，还同时将磷离子注入所述N型栅极51两侧的所述N型沟道26中进行轻掺杂，以形成N′型沟道282和位于所述N′型沟道282两侧的N型轻掺杂层283。具体的，本步骤中同时采用N型栅极51和P型栅极52作为轻掺杂的掩膜版进行轻掺杂。在所述N′型沟道282的两侧形成的N型轻掺杂层283可有效抑制热载流子效应。可以理解的是，此时，所述N′型沟道28包括第三部分261和层叠于所述第三部分261上的N′型部分262，所述第三部分261a和所述N′型部分261b分别为所述第一部分231和N型部分242依次经硼离子和磷离子掺杂后保留的部分，而所述P型沟道28为所述第二部分232经磷离子掺杂后保留的部分。其中，所述N′型部分262由经硼离子掺杂后的多晶硅材料制成，所述N′型部分262的存在等效于增加了N型晶体管中空穴的比例，可达到调节N型晶体管的阈值电压的目的，以保证整个CMOS阵列基板中驱动电路工作的稳定性和CMOS阵列基板的光学显示效果。
S902，形成覆盖所述N型栅极51的第三光刻胶层33，所述第三光刻胶层33的正投影覆盖所述N型欧姆接触层27和所述N型沟道26，如图17所示。
S903，采用离子注入的方式将硼离子注入所述P型栅极52两侧的所述P型部分242和所述第二部分232中进行重掺杂，以形成位于所述P型沟道28两侧的P型欧姆接触层29，如图18所示。具体的，本步骤中所述硼离子可以通过注入B2H6/H2或BF3/H2气体的形式注入。步骤S903形成的第三光刻胶层33有效避免了本步骤中硼离子掺杂到所述N型欧姆接触层27和所述N型沟道26中
S904，去除所述第三光刻胶层33，如图15所示。具体的，采用湿刻或者干刻的方式将所述第三光刻胶层33剥离。
本发明所述阵列基板的制备方法在多晶硅层的表面进行整面离子掺杂后，在对所述多晶硅层光刻过程中采用一道半色调掩膜板，将P型沟道表面掺杂的离子同时蚀刻出去，不影响阵列基板中P型晶体管的阈值电压，相比于传统的CMOS阵列基板的制备省去了一道沟道掺杂光罩工艺，不仅节省了光罩的成本，还缩短了阵列基板的制作周期。
复参图15，本申请还涉及一种阵列基板，所述阵列基板由上述阵列基板的制备方法所制备得到。所述阵列基板包括基板10、位于所述基板10表面的N型沟道26、连接所述N型沟道26两侧的N型欧姆接触层27、与所述N型沟道26间隔设置的P型沟道28以及连接所述P型沟道28两侧的P型欧姆接触层29。
本发明还包括一种显示装置，所述显示装置包括上述阵列基板。所述显示装置，可以为：液晶面板、液晶电视、液晶显示器、OLED面板、OLED电视、电子纸、数码相框、手机等。
以上所揭露的仅为本发明较佳实施例而已，当然不能以此来限定本发明之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本发明权利要求所作的等同变化，仍属于发明所涵盖的范围。

Claims (10)

1.一种阵列基板的制备方法，其特征在于，包括：
在基板的表面形成第一多晶硅材料层；
对所述第一多晶硅材料层进行离子掺杂，以形成第二多晶硅材料层和位于所述第二多晶硅材料层背离所述基板表面的离子掺杂材料层；
对所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻，以形成多晶硅层和第一离子掺杂层，其中，所述多晶硅层包括间隔设置的第一部分和第二部分，所述第一离子掺杂层包括位于所述第一部分背离所述基板表面的N型部分和位于所述第二部分背离所述基板表面的P型部分，所述P型部分包括间隔设置的第一P型部分和第二P型部分。
2.如权利要求1所述的阵列基板的制备方法，其特征在于，在对所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻，以形成多晶硅层和第一离子掺杂层的步骤中，采用半色调掩膜版或灰色调掩膜版对和所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻。
3.如权利要求1所述的阵列基板的制备方法，其特征在于，在对所述第一多晶硅材料层进行离子掺杂，以形成第二多晶硅材料层和位于所述第二多晶硅材料层背离所述基板表面的离子掺杂材料层的步骤中，采用离子注入的方式将硼离子注入到所述第一多晶硅材料层中。
4.如权利要求2所述的阵列基板的制备方法，其特征在于，在对所述第二多晶硅材料层和所述离子掺杂材料层同时进行光刻，以形成多晶硅层和第一离子掺杂层的步骤中，包括：
在所述离子掺杂材料层背离所述第二多晶硅材料层的表面形成第一光刻胶材料层；
利用半色调掩膜版图案化所述第一光刻胶材料层，以形成包括间隔设置的第一图案部分和第二图案部分的第一光刻胶层，其中，所述第二图案部分包括位于所述第二图案部分背离所述离子掺杂材料层表面的凹部和位于所述凹部两侧的子图案部分；
对所述第二多晶硅材料层和所述离子掺杂材料层同时进行蚀刻，以形成所述多晶硅层和第二离子掺杂层，其中，所述第二离子掺杂层包括位于所述第一部分背离所述基板表面的N型部分和位于所述第二部分背离所述基板表面的P′型部分；
除去所述凹部的光刻胶材料，以露出所述P′型部分；
对所述P′型部分进行刻蚀，形成所述第一P型部分和所述第二P型部分，得到所述P型部分；
去除所述第一图案部分和所述子图案部分。
5.如权利要求4所述的阵列基板的制备方法，其特征在于，在除去所述凹部的光刻胶材料，以露出所述P′型部分的步骤中，采用灰化工艺除去所述凹部的光刻胶材料。
6.如权利要求1～5任一项所述的阵列基板的制备方法，其特征在于，在基板的表面形成多晶硅材料层之前，包括：
在衬底基板的表面形成遮光层，其中，所述第一部分的正投影位于所述遮光层内；
形成覆盖所述遮光层的绝缘层；
在所述绝缘层背离所述衬底基板的表面形成氧化层。
7.如权利要求6所述的阵列基板的制备方法，其特征在于，所述阵列基板的制备方法还包括：
形成覆盖所述N型部分、所述P型部分和所述第二部分的第二光刻胶材料层；
图案化所述第二光刻胶材料层，以形成包括位于所述N型部分背离所述第一部分的表面的第三图案部分的第二光刻胶层，所述第三图案部分的宽度小于所述N型部分的宽度；
将N+型离子注入所述第三图案部分两侧的所述N型部分和所述第一部分，以形成N型沟道和位于所述N型沟道两侧的N型欧姆接触层；
去除所述第三图案部分；
形成覆盖所述基板、所述N型沟道、所述N型欧姆接触层、所述P型部分和所述第二部分的栅极绝缘层。
8.如权利要求7所述的阵列基板的制备方法，其特征在于，所述阵列基板的制备方法还包括：
在所述栅极绝缘层背离所述基板的表面形成正投影于所述第二部分内的P型栅极，所述P型栅极的宽度小于所述第二部分的宽度；
依次将N-型离子和P+型离子注入所述P型栅极两侧的所述P型部分和第二部分，以形成P型沟道和位于所述P型沟道两侧的P型欧姆接触层。
9.一种阵列基板，其特征在于，所述阵列基板由权利要求1所述阵列基板的制备方法所制备得到，所述阵列基板包括：基板、位于所述基板表面的N型沟道、连接所述N型沟道两侧的N型欧姆接触层、与所述N型沟道间隔设置的P型沟道以及连接所述P型沟道的P型欧姆接触层。
10.一种显示装置，其特征在于，所述显示装置包括权利要求9所述的阵列基板。
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