CN109616415A - 低温多晶硅薄膜晶体管的制作方法 - Google Patents
低温多晶硅薄膜晶体管的制作方法 Download PDFInfo
- Publication number
- CN109616415A CN109616415A CN201811355053.XA CN201811355053A CN109616415A CN 109616415 A CN109616415 A CN 109616415A CN 201811355053 A CN201811355053 A CN 201811355053A CN 109616415 A CN109616415 A CN 109616415A
- Authority
- CN
- China
- Prior art keywords
- low
- photoresist
- temperature polysilicon
- polysilicon film
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 title claims abstract description 75
- 229920005591 polysilicon Polymers 0.000 title claims abstract description 70
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 31
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 99
- 239000000463 material Substances 0.000 claims abstract description 16
- 239000010410 layer Substances 0.000 claims description 106
- 239000000758 substrate Substances 0.000 claims description 32
- 150000002500 ions Chemical class 0.000 claims description 17
- 239000011229 interlayer Substances 0.000 claims description 12
- 239000012528 membrane Substances 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 238000004380 ashing Methods 0.000 claims description 7
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 claims description 5
- 238000002425 crystallisation Methods 0.000 claims description 5
- 230000008025 crystallization Effects 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 239000011733 molybdenum Substances 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 15
- 239000010408 film Substances 0.000 description 65
- 239000004973 liquid crystal related substance Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 7
- 239000010409 thin film Substances 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000011521 glass Substances 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 3
- 238000005266 casting Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000007715 excimer laser crystallization Methods 0.000 description 1
- 239000012634 fragment Substances 0.000 description 1
- 239000003292 glue Substances 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000007639 printing Methods 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 230000036632 reaction speed Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 239000000565 sealant Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000007790 solid phase Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/6675—Amorphous silicon or polysilicon transistors
- H01L29/66757—Lateral single gate single channel transistors with non-inverted structure, i.e. the channel layer is formed before the gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Thin Film Transistor (AREA)
Abstract
本发明提供一种低温多晶硅薄膜晶体管的制作方法，该方法在形成栅极绝缘层之前，先在低温多晶硅薄膜上形成具有不同厚度的第一光阻段和第二光阻段的光阻层，配合多次灰化工艺，制作包括沟道区、分别位于所述沟道区两侧的源极接触区和漏极接触区、位于沟道区与源极接触区之间以及沟道区与漏极接触区之间的轻掺杂区的有源层，能够减少掺杂物料的消耗，同时避免离子掺杂对栅极绝缘层的厚度造成限制，减少亮点不良。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种低温多晶硅薄膜晶体管的制作方法。
背景技术
随着显示技术的发展，液晶显示器(Liquid Crystal Display，LCD)等平面显示装置因具有高画质、省电、机身薄及应用范围广等优点，而被广泛的应用于手机、电视、个人数字助理、数字相机、笔记本电脑、台式计算机等各种消费性电子产品，成为显示装置中的主流。
现有市场上的液晶显示装置大部分为背光型液晶显示器，其包括液晶显示面板及背光模组(backlight module)。液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，两片玻璃基板中间有许多垂直和水平的细小电线，通过通电与否来控制液晶分子改变方向，将背光模组的光线折射出来产生画面。
通常液晶显示面板由彩膜基板(CF，Color Filter)、薄膜晶体管基板(TFT，ThinFilm Transistor)、夹于彩膜基板与薄膜晶体管基板之间的液晶(LC，Liquid Crystal)及密封胶框(Sealant)组成，其成型工艺一般包括：前段阵列(Array)制程(薄膜、黄光、蚀刻及剥膜)、中段成盒(Cell)制程(TFT基板与CF基板贴合)及后段模组组装制程(驱动IC与印刷电路板压合)。其中，前段Array制程主要是形成TFT基板，以便于控制液晶分子的运动；中段Cell制程主要是在TFT基板与CF基板之间添加液晶；后段模组组装制程主要是驱动IC压合与印刷电路板的整合，进而驱动液晶分子转动，显示图像。
LTPS(Low Temperature Poly-Silicon，低温多晶硅)显示面板在高端手机、平板电脑上已获得广泛应用，LTPS技术可以通过激光退火等方法在玻璃基板上形成高迁移率的低温多晶硅半导体层，使显示屏具有高分辨率、低功耗、高反应速度、高开口率等优点。但LTPS显示面板中的TFT基板的制造过程非常复杂，现有技术在对低温多晶硅半导体层进行离子重掺杂和离子轻掺杂时，掺杂的离子需要穿透栅极绝缘层才能到达低温多晶硅半导体层，这导致掺杂时掺杂物料的消耗很大，且栅极绝缘层受到离子注入能力的限制，不能增加厚度，较薄的栅极绝缘层易受成膜条件和环境杂质(Particle)的影响，造成亮点不良。
发明内容
本发明的目的在于提供一种低温多晶硅薄膜晶体管的制作方法，能够栅极绝缘层成膜之前完成离子掺杂，减少掺杂物料的消耗，避免离子掺杂对栅极绝缘层的厚度造成限制，减少亮点不良。
为实现上述目的，本发明提供了一种低温多晶硅薄膜晶体管的制作方法，包括如下步骤：
步骤S1、提供一基板，在所述基板上形成一低温多晶硅薄膜；
步骤S2、对所述低温多晶硅薄膜进行沟道掺杂；
步骤S3、在所述低温多晶硅薄膜上形成一光阻薄膜，图案化所述光阻薄膜，得到光阻层；所述光阻层包括第一光阻段及与所述第一光阻段相连的第二光阻段，所述第一光阻段覆盖所述低温多晶硅薄膜中待形成沟道区和轻掺杂区的位置，所述第二光阻段覆盖所述低温多晶硅薄膜中待形成源极接触区和漏极接触区的位置，所述第一光阻段的厚度大于所述第二光阻段；
步骤S4、以所述光阻层为遮挡，对所述低温多晶硅薄膜进行蚀刻；
步骤S5、对所述光阻层进行第一次灰化，去除所述第二光阻段，以第一光阻段为遮挡对低温多晶硅薄膜进行离子重掺杂，形成源极接触区和漏极接触区；
步骤S6、对剩余的光阻层进行第二次灰化，去除位于待形成轻掺杂区上方的第一光阻段，以剩余的第一光阻段为遮挡对所述低温多晶硅进行离子轻掺杂，形成轻掺杂区；
步骤S7、对剩余的光阻层进行第三次灰化，去除剩余的第一光阻段，形成有源层，所述有源层包括沟道区、分别位于所述沟道区两侧的源极接触区和漏极接触区、位于沟道区与源极接触区之间以及沟道区与漏极接触区之间的轻掺杂区；
步骤S8、在所述有源层及基板上依次形成栅极绝缘层、位于沟道区上的栅极绝缘层上的栅极、位于所述栅极和栅极绝缘层上的层间绝缘层以及位于所述层间绝缘层上的分别与所述源极接触区和漏极接触区接触的源极和漏极，得到低温多晶硅薄膜晶体管。
在所述步骤S1形成低温多晶硅薄膜之前还包括：在所述基板上形成遮光层以及在所述遮光层及基板上形成缓冲层的步骤；
所述低温多晶硅薄膜形成于所述缓冲层上，所述遮光层遮挡所述低温多晶硅薄膜待形成沟道区的位置。
所述遮光层的材料为金属，所述缓冲层的材料为氧化硅或氮化硅中的一种或二者的组合。
所述步骤S8中栅极绝缘层的厚度为500至5000A。
步骤S8中栅极绝缘层的厚度大于2500A。
所述步骤S3中通过第一光罩图案化所述光阻薄膜，所述第一光罩为灰阶光罩或半色调光罩。
所述第一光罩包括对应于所述光阻薄膜中待形成第一光阻段的位置设置的不透光区、对应于所述光阻薄膜中待形成第二光阻段的位置设置的半透光区及对应于所述光阻薄膜中除待形成第一光阻段和第二光阻段位置以外的位置设置的透光区。
所述源极和漏极分别通过贯穿所述层间绝缘层和栅极绝缘层的第一过孔和第二过孔与所述源极接触区和漏极接触区接触。
所述栅极、源极和漏极的材料为钼、铝及铜中的一种或多种的组合，所述层间绝缘层和栅极绝缘层的材料为氧化硅或氮化硅中的一种或二者的组合。
所述步骤S1中形成所述低温多晶硅薄膜的步骤具体包括：
在所述基板上形成非晶硅薄膜，对所述非晶硅薄膜进行低温结晶处理，得到低温多晶硅薄膜。
本发明的有益效果：本发明提供一种低温多晶硅薄膜晶体管的制作方法，该方法在形成栅极绝缘层之前，先在低温多晶硅薄膜上形成具有不同厚度的第一光阻段和第二光阻段的光阻层，配合多次灰化工艺，制作包括沟道区、分别位于所述沟道区两侧的源极接触区和漏极接触区、位于沟道区与源极接触区之间以及沟道区与漏极接触区之间的轻掺杂区的有源层，能够减少掺杂物料的消耗，同时避免离子掺杂对栅极绝缘层的厚度造成限制，减少亮点不良。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为本发明的低温多晶硅薄膜晶体管的制作方法的流程图；
图2为本发明的低温多晶硅薄膜晶体管的制作方法的步骤S1及步骤S2的示意图；
图3和图4为本发明的低温多晶硅薄膜晶体管的制作方法的步骤S3的示意图；
图5为本发明的低温多晶硅薄膜晶体管的制作方法的步骤S4的示意图；
图6为本发明的低温多晶硅薄膜晶体管的制作方法的步骤S5的示意图；
图7为本发明的低温多晶硅薄膜晶体管的制作方法的步骤S6的示意图；
图8为本发明的低温多晶硅薄膜晶体管的制作方法的步骤S7的示意图；
图9为本发明的低温多晶硅薄膜晶体管的制作方法的步骤S8的示意图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1，本发明提供一种低温多晶硅薄膜晶体管的制作方法，包括如下步骤：
步骤S1、提供一基板1，在所述基板1上形成一低温多晶硅薄膜2。
具体地，所述基板1为透明基板，优选为玻璃基板。
具体地，在所述步骤S1形成低温多晶硅薄膜2之前还包括：在所述基板1上形成遮光层11以及在所述遮光层11及基板1上形成缓冲层12的步骤，所述低温多晶硅薄膜2形成于所述缓冲层12上。
具体地，所述形成低温多晶硅薄膜2的步骤具体包括：在所述缓冲层12上形成非晶硅薄膜，采用低温结晶工艺将所述非晶硅薄膜转化为低温多晶硅薄膜2，所述低温结晶工艺可以为固相晶化、准分子激光晶化、快速热退火、或金属横向诱导法等。
优选地，所述遮光层11的材料为金属，所述缓冲层12的材料为氧化硅或氮化硅中的一种或二者的组合。
步骤S2、对所述低温多晶硅薄膜2进行沟道掺杂。
步骤S3、在所述低温多晶硅薄膜2上形成一光阻薄膜3，图案化所述光阻薄膜3，得到光阻层4；所述光阻层4包括第一光阻段41及与所述第一光阻段41相连的第二光阻段42，所述第一光阻段41覆盖所述低温多晶硅薄膜3中待形成沟道区和轻掺杂区的位置，所述第二光阻段42覆盖所述低温多晶硅薄膜中待形成源极接触区和漏极接触区的位置，所述第一光阻段41的厚度大于所述第二光阻段42。
具体地，所述步骤S3中通过第一光罩20图案化所述光阻薄膜3，所述第一光罩为灰阶光罩或半色调光罩。
进一步地，所述第一光罩20包括对应于所述光阻薄膜3中待形成第一光阻段41的位置设置的不透光区21、对应于所述光阻薄膜3中待形成第二光阻段42的位置设置的半透光区22及对应于所述光阻薄膜3中除待形成第一光阻段41和第二光阻段42位置以外的位置设置的透光区23。
通过所述第一光罩20的作用使得透光区23的光阻薄膜3被完全去除，半透光区22的光阻薄膜3被部分去除，不透光区21的光阻薄膜3被完全保留，从而形成具有不同厚度的第一光阻段41和第二光阻段42的光阻层4。
步骤S4、以所述光阻层4为遮挡，对所述低温多晶硅薄膜2进行蚀刻。
具体地，通过步骤S4的蚀刻，将所述低温多晶硅薄膜2蚀刻成待形成的有源层5的图案。优选地，所述蚀刻为干蚀刻。
步骤S5、对所述光阻层4进行第一次灰化，去除所述第二光阻段42，以第一光阻段41为遮挡对低温多晶硅薄膜2进行离子重掺杂，形成源极接触区51和漏极接触区52。
具体地，所述步骤S5中进行第一次灰化时，还会减薄第一光阻段41。
步骤S6、对剩余的光阻层4进行第二次灰化，去除位于待形成轻掺杂区上方的第一光阻段41，以剩余的第一光阻段41为遮挡对所述低温多晶硅2进行离子轻掺杂，形成轻掺杂区53；
具体地，所述步骤S6进行第二次灰化，仅去除第一光阻段41周边的部分，也即位于待形成轻掺杂区上方的第一光阻段41，以便于进行离子轻掺杂。
步骤S7、对剩余的光阻层4进行第三次灰化，去除剩余的第一光阻段41，形成有源层5，所述有源层5包括沟道区54、分别位于所述沟道区54两侧的源极接触区51和漏极接触区52、位于沟道区54与源极接触区51之间以及沟道区54与漏极接触区52之间的轻掺杂区53。
具体地，所述沟道区54对应所述遮光层11设置，且被所述遮光层11遮挡，从而避免光线直射所述沟道区54影响沟道区的性能改变，影响TFT的稳定性。
步骤S8、在所述有源层5及基板1上依次形成栅极绝缘层6、位于沟道区54上的栅极绝缘层6上的栅极7、位于所述栅极7和栅极绝缘层6上的层间绝缘层8以及位于所述层间绝缘层8上的分别与所述源极接触区51和漏极接触区52接触的源极9和漏极10，得到低温多晶硅薄膜晶体管。
具体地，所述步骤S8具体包括：在所述有源层5及基板1上形成栅极绝缘层6，在所述栅极绝缘层6上形成第一金属层，对所述第一金属层进行图案化，形成位于沟道区54上的栅极绝缘层6上的栅极7，在所述栅极7和栅极绝缘层6上形成层间绝缘层8，对所述层间绝缘层8和栅极绝缘层6进行图案化，形成第一过孔13和第二过孔14，所述第一过孔13和第二过孔14分别暴露出源极接触区51和漏极接触区52的一部分，在所述层间绝缘层8形成第二金属层，对所述第二金属层进行图案化，得到源极9和漏极10，所述源极9和漏极10分别通过第一过孔13和第二过孔14与源极接触区51和漏极接触区52接触。
需要说明的是，本发明在栅极绝缘层6形成之前完成离子掺杂，进而避免了离子掺杂对栅极绝缘层6厚度的限制，本发明中的栅极绝缘层6的厚度可以在500至5000A之前任意选择，优选地，所述栅极绝缘层6的厚度大于2500A，以保证栅极绝缘层6具有足够的厚度，避免栅极绝缘层6受成膜条件和环境杂质的影响，造成亮点不良。
优选地，所述栅极7、源极9和漏极10的材料为钼、铝及铜中的一种或多种的组合，所述层间绝缘层8和栅极绝缘层6的材料为氧化硅或氮化硅中的一种或二者的组合。
综上所述，本发明提供一种低温多晶硅薄膜晶体管的制作方法，该方法在形成栅极绝缘层之前，先在低温多晶硅薄膜上形成具有不同厚度的第一光阻段和第二光阻段的光阻层，配合多次灰化工艺，制作包括沟道区、分别位于所述沟道区两侧的源极接触区和漏极接触区、位于沟道区与源极接触区之间以及沟道区与漏极接触区之间的轻掺杂区的有源层，能够减少掺杂物料的消耗，同时避免离子掺杂对栅极绝缘层的厚度造成限制，减少亮点不良。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。
Claims (10)
1.一种低温多晶硅薄膜晶体管的制作方法，其特征在于，包括如下步骤：
步骤S1、提供一基板(1)，在所述基板(1)上形成一低温多晶硅薄膜(2)；
步骤S2、对所述低温多晶硅薄膜(2)进行沟道掺杂；
步骤S3、在所述低温多晶硅薄膜(2)上形成一光阻薄膜(3)，图案化所述光阻薄膜(3)，得到光阻层(4)；所述光阻层(4)包括第一光阻段(41)及与所述第一光阻段(41)相连的第二光阻段(42)，所述第一光阻段(41)覆盖所述低温多晶硅薄膜(3)中待形成沟道区和轻掺杂区的位置，所述第二光阻段(42)覆盖所述低温多晶硅薄膜中待形成源极接触区和漏极接触区的位置，所述第一光阻段(41)的厚度大于所述第二光阻段(42)；
步骤S4、以所述光阻层(4)为遮挡，对所述低温多晶硅薄膜(2)进行蚀刻；
步骤S5、对所述光阻层(4)进行第一次灰化，去除所述第二光阻段(42)，以第一光阻段(41)为遮挡对低温多晶硅薄膜(2)进行离子重掺杂，形成源极接触区(51)和漏极接触区(52)；
步骤S6、对光阻层(4)进行第二次灰化，去除位于待形成轻掺杂区上方的第一光阻段(41)，以剩余的第一光阻段(41)为遮挡对所述低温多晶硅(2)进行离子轻掺杂，形成轻掺杂区(53)；
步骤S7、对光阻层(4)进行第三次灰化，去除剩余的第一光阻段(41)，形成有源层(5)，所述有源层(5)包括沟道区(54)、分别位于所述沟道区(54)两侧的源极接触区(51)和漏极接触区(52)、位于沟道区(54)与源极接触区(51)之间以及沟道区(54)与漏极接触区(52)之间的轻掺杂区(53)；
步骤S8、在所述有源层(5)及基板(1)上依次形成栅极绝缘层(6)、位于沟道区(54)上的栅极绝缘层(6)上的栅极(7)、位于所述栅极(7)和栅极绝缘层(6)上的层间绝缘层(8)以及位于所述层间绝缘层(8)上的分别与所述源极接触区(51)和漏极接触区(52)接触的源极(9)和漏极(10)，得到低温多晶硅薄膜晶体管。
2.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，在所述步骤S1形成低温多晶硅薄膜(2)之前还包括：在所述基板(1)上形成遮光层(11)以及在所述遮光层(11)及基板(1)上形成缓冲层(12)的步骤；
所述低温多晶硅薄膜(2)形成于所述缓冲层(12)上，所述遮光层(11)遮挡所述低温多晶硅薄膜(2)待形成沟道区的位置。
3.如权利要求2所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述遮光层(11)的材料为金属，所述缓冲层(12)的材料为氧化硅或氮化硅中的一种或二者的组合。
4.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述步骤S8中栅极绝缘层(6)的厚度为500至5000A。
5.如权利要求4所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，步骤S8中栅极绝缘层(6)的厚度大于2500A。
6.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述步骤S3中通过第一光罩(20)图案化所述光阻薄膜(3)，所述第一光罩(20)为灰阶光罩或半色调光罩。
7.如权利要求6所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述第一光罩(20)包括对应于所述光阻薄膜(3)中待形成第一光阻段(41)的位置设置的不透光区(21)、对应于所述光阻薄膜(3)中待形成第二光阻段(42)的位置设置的半透光区(22)及对应于所述光阻薄膜(3)中除待形成第一光阻段(41)和第二光阻段(42)位置以外的位置设置的透光区(23)。
8.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述源极(9)和漏极(10)分别通过贯穿所述层间绝缘层(8)和栅极绝缘层(6)的第一过孔(13)和第二过孔(14)与所述源极接触区(51)和漏极接触区(52)接触。
9.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述栅极(7)、源极(9)和漏极(10)的材料为钼、铝及铜中的一种或多种的组合，所述层间绝缘层(8)和栅极绝缘层(6)的材料为氧化硅或氮化硅中的一种或二者的组合。
10.如权利要求1所述的低温多晶硅薄膜晶体管的制作方法，其特征在于，所述步骤S1中形成所述低温多晶硅薄膜(2)的步骤具体包括：
在所述基板(1)上形成非晶硅薄膜，对所述非晶硅薄膜进行低温结晶处理，得到低温多晶硅薄膜(2)。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811355053.XA CN109616415A (zh) | 2018-11-14 | 2018-11-14 | 低温多晶硅薄膜晶体管的制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811355053.XA CN109616415A (zh) | 2018-11-14 | 2018-11-14 | 低温多晶硅薄膜晶体管的制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN109616415A true CN109616415A (zh) | 2019-04-12 |
Family
ID=66004255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811355053.XA Pending CN109616415A (zh) | 2018-11-14 | 2018-11-14 | 低温多晶硅薄膜晶体管的制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109616415A (zh) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530810A (zh) * | 2020-11-24 | 2021-03-19 | 北海惠科光电技术有限公司 | 一种开关元件的制备方法、阵列基板的制备方法和显示面板 |
| CN114203726A (zh) * | 2021-11-18 | 2022-03-18 | 武汉华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040229408A1 (en) * | 2003-05-15 | 2004-11-18 | Chih-Chin Chang | Method for fomring a self-aligned ltps tft |
| CN106024633A (zh) * | 2016-06-23 | 2016-10-12 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
-
2018
- 2018-11-14 CN CN201811355053.XA patent/CN109616415A/zh active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040229408A1 (en) * | 2003-05-15 | 2004-11-18 | Chih-Chin Chang | Method for fomring a self-aligned ltps tft |
| CN106024633A (zh) * | 2016-06-23 | 2016-10-12 | 京东方科技集团股份有限公司 | 薄膜晶体管及阵列基板的制备方法、阵列基板及显示装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112530810A (zh) * | 2020-11-24 | 2021-03-19 | 北海惠科光电技术有限公司 | 一种开关元件的制备方法、阵列基板的制备方法和显示面板 |
| CN114203726A (zh) * | 2021-11-18 | 2022-03-18 | 武汉华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
| CN114203726B (zh) * | 2021-11-18 | 2023-08-22 | 武汉华星光电半导体显示技术有限公司 | 显示面板及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10473990B2 (en) | Manufacture method of low temperature poly-silicon array substrate | |
| CN105552027B (zh) | 阵列基板的制作方法及阵列基板 | |
| WO2017166341A1 (zh) | Tft基板的制作方法及制得的tft基板 | |
| CN108807421B (zh) | Tft阵列基板的制作方法及tft阵列基板 | |
| KR102314509B1 (ko) | Tft 기판의 제조 방법 및 tft 기판 | |
| CN110620119A (zh) | 阵列基板及其制备方法 | |
| CN105655359A (zh) | Tft基板的制作方法 | |
| CN105679714A (zh) | 阵列基板及其制作方法 | |
| WO2020093442A1 (zh) | 阵列基板的制作方法及阵列基板 | |
| CN105097840A (zh) | 一种阵列基板、其制作方法、液晶显示面板及显示装置 | |
| CN106024705B (zh) | Tft基板的制作方法 | |
| CN105679772B (zh) | 低温多晶硅tft基板的制作方法及低温多晶硅tft基板 | |
| CN109616415A (zh) | 低温多晶硅薄膜晶体管的制作方法 | |
| US10134765B2 (en) | Oxide semiconductor TFT array substrate and method for manufacturing the same | |
| JP2008042218A (ja) | 薄膜トランジスタパネルの製造方法 | |
| CN101740524A (zh) | 薄膜晶体管阵列基板的制造方法 | |
| WO2020186985A1 (zh) | 低温多晶硅基板及其制作方法、阵列基板及显示装置 | |
| CN105161458B (zh) | Tft基板的制作方法 | |
| CN208738249U (zh) | 显示面板 | |
| WO2014047981A1 (zh) | 薄膜晶体管的制造方法及其制造的薄膜晶体管 | |
| CN113433747A (zh) | 阵列基板及制作方法、移动终端 | |
| JP3647384B2 (ja) | 薄膜半導体素子およびその製造方法並びに表示パネル | |
| CN108831895A (zh) | 显示面板及其制造方法 | |
| CN110047851A (zh) | Tft阵列基板及其制作方法 | |
| JP2009210681A (ja) | 表示装置及びその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190412 |
|
| RJ01 | Rejection of invention patent application after publication |