JPH034128Y2 - - Google Patents
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- Publication number
- JPH034128Y2 JPH034128Y2 JP14383185U JP14383185U JPH034128Y2 JP H034128 Y2 JPH034128 Y2 JP H034128Y2 JP 14383185 U JP14383185 U JP 14383185U JP 14383185 U JP14383185 U JP 14383185U JP H034128 Y2 JPH034128 Y2 JP H034128Y2
- Authority
- JP
- Japan
- Prior art keywords
- resistor
- voltage
- transistor
- mostq
- mos transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Emergency Protection Circuit Devices (AREA)
Description
【考案の詳細な説明】
〔考案の属する技術分野〕
この考案は電磁石装置等の負荷を駆動するスイ
ツチング用MOSトランジスタのサージ電圧保護
回路に関する。
ツチング用MOSトランジスタのサージ電圧保護
回路に関する。
電磁石装置等の負荷を駆動するMOSトランジ
スタのサージ電圧保護回路を備えた負荷駆動装置
としては第２図に示すものが知られている。第２
図において、E1は交流電源、Ｓは電源スイツチ、
ＤはダイオードD3〜D6からなるダイオードブリ
ツジ整流回路、Ｌは電磁石装置等の負荷、Q1は
負荷Ｌに直列にドレイン・ソース通路が接続され
たスイツチング用MOSトランジスタ（以下これ
をMOSTという）、ＺはMOSTQ1のドレイン・
ソース通路に並列に接続されたツエナーダイオー
ド等の電圧検出素子、D1，D2はダイオード、R1
は抵抗器、T1はトランジスタ、IN1，IN2は信号
入力端子である。電源スイツチＳが開成している
時には負荷はオフ状態にあり、電源スイツチＳが
閉成され信号入力端子IN1，IN2を介して
MOSTQ1のゲートに信号電圧が印加されると
MOSTQ1がオンしこれにより負荷Ｌがオンする。
スタのサージ電圧保護回路を備えた負荷駆動装置
としては第２図に示すものが知られている。第２
図において、E1は交流電源、Ｓは電源スイツチ、
ＤはダイオードD3〜D6からなるダイオードブリ
ツジ整流回路、Ｌは電磁石装置等の負荷、Q1は
負荷Ｌに直列にドレイン・ソース通路が接続され
たスイツチング用MOSトランジスタ（以下これ
をMOSTという）、ＺはMOSTQ1のドレイン・
ソース通路に並列に接続されたツエナーダイオー
ド等の電圧検出素子、D1，D2はダイオード、R1
は抵抗器、T1はトランジスタ、IN1，IN2は信号
入力端子である。電源スイツチＳが開成している
時には負荷はオフ状態にあり、電源スイツチＳが
閉成され信号入力端子IN1，IN2を介して
MOSTQ1のゲートに信号電圧が印加されると
MOSTQ1がオンしこれにより負荷Ｌがオンする。
このような負荷駆動装置において交流電源E1
から電圧検出素子Ｚの動作電圧を越えるサージ電
圧が進入すると、電圧検出素子Ｚが導通して
MOSTQ1をサージ電圧から保護する。ところが
この場合にはサージ電流が負荷Ｌから電圧検出素
子Ｚに直接流入するため電圧検出素子Ｚの電圧−
電流特性を有する場合にはサージ制限電圧が流入
電流により変化するので精度が悪いという欠点が
ある。
から電圧検出素子Ｚの動作電圧を越えるサージ電
圧が進入すると、電圧検出素子Ｚが導通して
MOSTQ1をサージ電圧から保護する。ところが
この場合にはサージ電流が負荷Ｌから電圧検出素
子Ｚに直接流入するため電圧検出素子Ｚの電圧−
電流特性を有する場合にはサージ制限電圧が流入
電流により変化するので精度が悪いという欠点が
ある。
第３図においては電圧検出素子Ｚへの流入電流
値を一定に保つようにした負荷駆動装置を示し第
２図と同一のものには同一の符号を付している。
第３図においては電圧検出素子ＺがMOSTQ1の
ドレイン・ゲート間に並列に接続され、サージ電
流が電圧検出素子からMOSTQ1のゲート・ソー
ス通路を介して流れることによりサージ電流を一
定に保つようにしたものである。ところがこの装
置においても次のような欠点を有する。すなわ
ち、電圧検出素子Ｚとしてはツエナーダイオー
ド、バリスタ、避雷器等がありその動作電圧もメ
ーカー側において段階的に用意されているが、
MOSTQ1の耐圧と交流電源E1の使用電圧との差
が小さい場合には適当な電圧検出素子Ｚの選定が
困難となる欠点を有する。
値を一定に保つようにした負荷駆動装置を示し第
２図と同一のものには同一の符号を付している。
第３図においては電圧検出素子ＺがMOSTQ1の
ドレイン・ゲート間に並列に接続され、サージ電
流が電圧検出素子からMOSTQ1のゲート・ソー
ス通路を介して流れることによりサージ電流を一
定に保つようにしたものである。ところがこの装
置においても次のような欠点を有する。すなわ
ち、電圧検出素子Ｚとしてはツエナーダイオー
ド、バリスタ、避雷器等がありその動作電圧もメ
ーカー側において段階的に用意されているが、
MOSTQ1の耐圧と交流電源E1の使用電圧との差
が小さい場合には適当な電圧検出素子Ｚの選定が
困難となる欠点を有する。
本考案の目的は従来技術の欠点を除去し電圧検
出素子の選定が容易で電圧検出素子の検出電圧を
任意に設定することが可能なMOSトランジスタ
のサージ電圧保護回路を提供することにある。
出素子の選定が容易で電圧検出素子の検出電圧を
任意に設定することが可能なMOSトランジスタ
のサージ電圧保護回路を提供することにある。
本考案の要点は、負荷に直列にドレイン・ソー
ス通路が接続されゲートに信号入力が印加される
スイツチング用MOSトランジスタを備えたもの
において、前記スイツチング用MOSトランジス
タのドレイン・ソース通路に並列に第１の抵抗
器、第２の抵抗器からなる並列回路を接続し、前
記第２の抵抗器に並列にトランジスタのベース・
エミツタ通路と直列接続されたツエナーダイオー
ドを接続し、このトランジスタのコレクタ・エミ
ツタ通路に直列に第３の抵抗器を接続し、この第
３の抵抗器に並列にゲート・ソース通路が接続さ
れたMOSトランジスタのドレインをスイツチン
グ用トランジスタのゲートに接続し、前記第２の
抵抗器とツエナーダイオードの接続点とMOSト
ランジスタのソースと第３の抵抗器との接続点に
直流電源を接続した点にある。このような本考案
によれば第１の抵抗器、第２の抵抗器からなる分
圧器の抵抗値を変えることにより電圧検出素子の
検出電圧を任意に設定することができるものであ
る。
ス通路が接続されゲートに信号入力が印加される
スイツチング用MOSトランジスタを備えたもの
において、前記スイツチング用MOSトランジス
タのドレイン・ソース通路に並列に第１の抵抗
器、第２の抵抗器からなる並列回路を接続し、前
記第２の抵抗器に並列にトランジスタのベース・
エミツタ通路と直列接続されたツエナーダイオー
ドを接続し、このトランジスタのコレクタ・エミ
ツタ通路に直列に第３の抵抗器を接続し、この第
３の抵抗器に並列にゲート・ソース通路が接続さ
れたMOSトランジスタのドレインをスイツチン
グ用トランジスタのゲートに接続し、前記第２の
抵抗器とツエナーダイオードの接続点とMOSト
ランジスタのソースと第３の抵抗器との接続点に
直流電源を接続した点にある。このような本考案
によれば第１の抵抗器、第２の抵抗器からなる分
圧器の抵抗値を変えることにより電圧検出素子の
検出電圧を任意に設定することができるものであ
る。
第１図は本考案の一実施例を示し図において第
２図と同一のものについては同一符号を付して説
明を省略する。
２図と同一のものについては同一符号を付して説
明を省略する。
第１図において第２図と異なる点について説明
すると、MOSTQ1のドレイン・ソース通路に並
列に第１の抵抗器R2と第２の抵抗器R3とからな
る分圧抵抗器が接続されている（以下第１および
第２の抵抗器R2，R3をそれぞれ抵抗、R2，R3と
いう）。抵抗R3と並列にトランジスタT2のベー
ス・エミツタ通路に直列接続された電圧検出素子
としてのツエナーダイオードZDが接続され、ト
ランジスタT2のコレクタには直列に第３の抵抗
器R4が接続されている（以下第３の抵抗器R4を
抵抗R4という）。抵抗R4に並列にMOSトランジ
スタQ2のゲート・ソース通路が並列に接続され
MOSトランジスタのドレインがMOSTQ1のゲー
トに接続されている（以下MOSトランジスタQ2
をMOSTQ2という）。MOSTQ2のソース端子と
抵抗R4との接続点およびツエナーダイオードZD
と抵抗R3との接続点とに直流電源が接続されて
いる。
すると、MOSTQ1のドレイン・ソース通路に並
列に第１の抵抗器R2と第２の抵抗器R3とからな
る分圧抵抗器が接続されている（以下第１および
第２の抵抗器R2，R3をそれぞれ抵抗、R2，R3と
いう）。抵抗R3と並列にトランジスタT2のベー
ス・エミツタ通路に直列接続された電圧検出素子
としてのツエナーダイオードZDが接続され、ト
ランジスタT2のコレクタには直列に第３の抵抗
器R4が接続されている（以下第３の抵抗器R4を
抵抗R4という）。抵抗R4に並列にMOSトランジ
スタQ2のゲート・ソース通路が並列に接続され
MOSトランジスタのドレインがMOSTQ1のゲー
トに接続されている（以下MOSトランジスタQ2
をMOSTQ2という）。MOSTQ2のソース端子と
抵抗R4との接続点およびツエナーダイオードZD
と抵抗R3との接続点とに直流電源が接続されて
いる。
この負荷駆動装置において、交流電源E1から
サージ電圧が進入したとするとMOSTQ1のドレ
イン・ソース間に印加されるサージ電圧は分圧抵
抗器を構成する抵抗R2，R3により分圧される。
抵抗R3による分圧電圧がトランジスタのベー
ス・エミツタ間電圧VBE2とツエナーダイオード
ZDのツエナー電圧VZとの和（VBE2＋VZ）の電圧
を越えるとベース電流IB2が流れてトランジスタ
T2がオンする。トランジスタT2がオンするとそ
のコレクタに接続された抵抗R4にコレクタ電流
IC2と抵抗R4の抵抗値の積に応じた電圧が発生す
る。抵抗R4に発生する電圧がMOSTQ2のゲー
ト・ソース間のスレシヨルド電圧VGSthを越える
とMOSTQ2がオンし、これによりMOSTQ1のゲ
ート・ソース間に電流が流れてMOSTQ1がサー
ジ電圧より保護される。
サージ電圧が進入したとするとMOSTQ1のドレ
イン・ソース間に印加されるサージ電圧は分圧抵
抗器を構成する抵抗R2，R3により分圧される。
抵抗R3による分圧電圧がトランジスタのベー
ス・エミツタ間電圧VBE2とツエナーダイオード
ZDのツエナー電圧VZとの和（VBE2＋VZ）の電圧
を越えるとベース電流IB2が流れてトランジスタ
T2がオンする。トランジスタT2がオンするとそ
のコレクタに接続された抵抗R4にコレクタ電流
IC2と抵抗R4の抵抗値の積に応じた電圧が発生す
る。抵抗R4に発生する電圧がMOSTQ2のゲー
ト・ソース間のスレシヨルド電圧VGSthを越える
とMOSTQ2がオンし、これによりMOSTQ1のゲ
ート・ソース間に電流が流れてMOSTQ1がサー
ジ電圧より保護される。
このようにMOSTQ1に印加されるサージ電圧
を抵抗R2とR3で分圧しツエナーダイオードZDと
トランジスタT2とで検出してMOSTQ1をオンさ
せるようにした本発明において、ツエナーダイオ
ードZDのツエナー電圧（サージ検出電圧）を任
意に設定することが可能な点を次に説明する。
を抵抗R2とR3で分圧しツエナーダイオードZDと
トランジスタT2とで検出してMOSTQ1をオンさ
せるようにした本発明において、ツエナーダイオ
ードZDのツエナー電圧（サージ検出電圧）を任
意に設定することが可能な点を次に説明する。
先ずMOSTQ1がオンするにはMOSTQ2がオン
することが条件でありMOSTQ2のオンは、 IC2×R4≧MOSTQ2のVGSth ……(1) （IC2：T2のコレクタ電流、VGSth：MOSTQ2の
ゲート・ソース間のスレシヨルトレベル）の場合
である。これによりコレクタ電流IC2は IC2＞VGSth／R4 ……(2) となる。ここでトランジスタT2のベース電流IB2
は、 IB2＝IC2／hFE2 ……(3) （hFE2：T2の電流増幅率） であり、(3)式に(2)式のIC2を代入すると、 IB2＝VGSth／R4・hFE2 ……(4) となる。
することが条件でありMOSTQ2のオンは、 IC2×R4≧MOSTQ2のVGSth ……(1) （IC2：T2のコレクタ電流、VGSth：MOSTQ2の
ゲート・ソース間のスレシヨルトレベル）の場合
である。これによりコレクタ電流IC2は IC2＞VGSth／R4 ……(2) となる。ここでトランジスタT2のベース電流IB2
は、 IB2＝IC2／hFE2 ……(3) （hFE2：T2の電流増幅率） であり、(3)式に(2)式のIC2を代入すると、 IB2＝VGSth／R4・hFE2 ……(4) となる。
一方、トランジスタT2のベース電圧VBは、
VB≧VBE2＋ZD ……(5)
（VBE2：T2のベース・エミツタ間電圧、ZD：
ZDのツエナー電圧） であるから、サージ検出電圧VPは、抵抗R3を流
れる電流をI3とすると、 VP＝（IB2＋I3）R2＋VB＝R2・VGSth／R4・hFE2＋VB
（１＋R2／R3）……(6) となる。ここでIB2≪I3となる抵抗R3を使用すれ
ば(6)式は、 VP＝VB（１＋R2／R3） ……(7) となり、トランジスタT2のベース・エミツタ間
電圧VBE、ツエナーダイオードZDのツエナー電圧
VZ，抵抗R2，R3の値を変えることにより任意の
サージ検出電圧VPを作り出すことができる。
ZDのツエナー電圧） であるから、サージ検出電圧VPは、抵抗R3を流
れる電流をI3とすると、 VP＝（IB2＋I3）R2＋VB＝R2・VGSth／R4・hFE2＋VB
（１＋R2／R3）……(6) となる。ここでIB2≪I3となる抵抗R3を使用すれ
ば(6)式は、 VP＝VB（１＋R2／R3） ……(7) となり、トランジスタT2のベース・エミツタ間
電圧VBE、ツエナーダイオードZDのツエナー電圧
VZ，抵抗R2，R3の値を変えることにより任意の
サージ検出電圧VPを作り出すことができる。
なお、この実施例において負荷Ｌが電磁石装置
であり電源スイツチＳを閉成状態から開成状態に
した場合、電磁石装置のコイルから発生するサー
ジ電圧は前述のように検出されてMOSTQ1がオ
ンするのでＬ→MOSTQ1→D4（またはD6）→D3
（またはD5）→Ｌの回路で吸収される。第４図は
コイルにおけるエネルギー放出の電流−時間特性
を示し、時間t0で電源スイツチＳを開放した場合
にコイルのエネルギーが電磁石の釈放する釈放電
流iLになるまでの時間特性を表わしている。特性
ＡはコイルＬに並列に接続したダイオードを介し
てコイルのエネルギーを放出するようにした従来
装置の場合を示し、この特性Ａの場合には時間t2
の釈放時間を要する。これに対して特性Ｂで表わ
すように本考案の実施例によればサージ検出レベ
ルをVZOとすると釈放時間はt1となり釈放時間を
短縮化することができる。
であり電源スイツチＳを閉成状態から開成状態に
した場合、電磁石装置のコイルから発生するサー
ジ電圧は前述のように検出されてMOSTQ1がオ
ンするのでＬ→MOSTQ1→D4（またはD6）→D3
（またはD5）→Ｌの回路で吸収される。第４図は
コイルにおけるエネルギー放出の電流−時間特性
を示し、時間t0で電源スイツチＳを開放した場合
にコイルのエネルギーが電磁石の釈放する釈放電
流iLになるまでの時間特性を表わしている。特性
ＡはコイルＬに並列に接続したダイオードを介し
てコイルのエネルギーを放出するようにした従来
装置の場合を示し、この特性Ａの場合には時間t2
の釈放時間を要する。これに対して特性Ｂで表わ
すように本考案の実施例によればサージ検出レベ
ルをVZOとすると釈放時間はt1となり釈放時間を
短縮化することができる。
以上に説明したとおり本考案によれば、
MOSTQ1のドレイン・ソース間に並列に分圧抵
抗器R2，R3を接続し、この分圧抵抗器の抵抗R3
により分圧された電圧がサージ検出レベルを越え
るとMOSTQ1をオン状態に保持するように構成
し、分圧抵抗器の抵抗値を変えることによりサー
ジ検出レベルを任意に設定することができるとい
う実用上優れた利点を有する。
MOSTQ1のドレイン・ソース間に並列に分圧抵
抗器R2，R3を接続し、この分圧抵抗器の抵抗R3
により分圧された電圧がサージ検出レベルを越え
るとMOSTQ1をオン状態に保持するように構成
し、分圧抵抗器の抵抗値を変えることによりサー
ジ検出レベルを任意に設定することができるとい
う実用上優れた利点を有する。
第１図は本考案の一実施例を示す負荷駆動装置
の回路図、第２図および第３図はそれぞれ異なる
従来装置を示す回路図、第４図はコイルにおける
エネルギー放出の電流−時間特性を示す特性図。 Q1，Q2：MOSトランジスタ、Ｌ：負荷、T2：
トランジスタ、R2，R3，R4：抵抗器、ZD：ツエ
ナーダイオード。
の回路図、第２図および第３図はそれぞれ異なる
従来装置を示す回路図、第４図はコイルにおける
エネルギー放出の電流−時間特性を示す特性図。 Q1，Q2：MOSトランジスタ、Ｌ：負荷、T2：
トランジスタ、R2，R3，R4：抵抗器、ZD：ツエ
ナーダイオード。
Claims (1)
- 負荷に直列にドレイン・ソース通路が接続され
ゲートに信号入力が印加されるスイツチング用
MOSトランジスタを備えたものにおいて、前記
スイツチング用MOSトランジスタのドレイン・
ソース通路に並列に第１の抵抗器、第２の抵抗器
からなる並列回路を接続し、前記第２の抵抗器に
並列にトランジスタのベース・エミツタ通路と直
列接続されたツエナーダイオードを接続し、この
トランジスタのコレクタ・エミツタ通路に直列に
第３の抵抗器を接続し、この第３の抵抗器に並列
にゲート・ソース通路が接続されたMOSトラン
ジスタのドレインをスイツチング用トランジスタ
のゲートに接続し、前記第２の抵抗器とツエナー
ダイオードの接続点とMOSトランジスタのソー
スと第３の抵抗器との接続点に直流電源を接続し
たことを特徴とするMOSトランジスタのサージ
電圧保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14383185U JPH034128Y2 (ja) | 1985-09-20 | 1985-09-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14383185U JPH034128Y2 (ja) | 1985-09-20 | 1985-09-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6254540U JPS6254540U (ja) | 1987-04-04 |
| JPH034128Y2 true JPH034128Y2 (ja) | 1991-02-01 |
Family
ID=31053875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14383185U Expired JPH034128Y2 (ja) | 1985-09-20 | 1985-09-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH034128Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8193848B2 (en) * | 2009-06-02 | 2012-06-05 | Cree, Inc. | Power switching devices having controllable surge current capabilities |
-
1985
- 1985-09-20 JP JP14383185U patent/JPH034128Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6254540U (ja) | 1987-04-04 |
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