CN102480288A - 电平位移电路及半导体器件 - Google Patents

Abstract

本发明提供一种电平位移电路及半导体器件，该电平位移电路包括：电平转换单元，其将具有第一电压的信号电平的输入信号转换成具有第二电压的信号电平的信号，所述第二电压高于所述第一电压。所述电平转换单元包括第一导电类型的第一和第二MOS晶体管以及第二导电类型的第三和第四MOS晶体管，所述第二导电类型与所述第一导电类型不同，并且其切换依所述输入信号而控制。所述第三和第四MOS晶体管包括分别经由所述第一和第二MOS晶体管被提供有所述第二电压的漏极。在检测到所述第一电压的减小时，控制单元控制所述第三和第四MOS晶体管的体偏压以减小所述第三和第四MOS晶体管的阈值电压。本发明能够防止电源电压减小时的工作失效。

Description

电平位移电路及半导体器件

技术领域

本发明涉及一种电平位移电路(level shift circuit)及半导体器件。

背景技术

多电源半导体大规模集成(large scale integration，LSI)包括电平位移电路，该电平位移电路使得具有不同电源电压的电路互连(例如，参考日本特许专利公开No.2005-252481，No.05-283997以及No.06-204850)。

图17示出传统电平位移电路120的一个示例。

电平位移电路120输出与输入信号Si对应的输出信号So。N沟道MOS晶体管TN11的栅极经由反相器电路121而被供应有输入信号Si，其具有基准电压GND和第一高电势电压VL的信号电平。N沟道MOS晶体管TN12的栅极经由反相器电路121以及再一个反相器电路122而被供应有输入信号Si。因此，晶体管TN11与TN12的栅极被供应有彼此互为反相的信号。

晶体管TN11和TN12的漏极分别耦接至P沟道MOS晶体管TP11和TP12的漏极。晶体管TP11和TP12的源极被提供有第二高电势电压VH，其高于第一高电势电压VL。进一步，晶体管TP11的栅极耦接至晶体管TP12的漏极，晶体管TP12的栅极耦接至晶体管TP11的漏极。这形成了所称的交叉耦接连接(交叉连接)。输出信号So从晶体管TP11与TP12之间的节点N100经由反相器电路123输出。

在电平位移电路120中，响应于具有H电平(第一高电势电压电平VL)的输入信号Si，晶体管TN11被解除激活(inactivated)并且晶体管TN12被激活。随后，晶体管TP11被激活并且晶体管TP12被解除激活。这样就从反相器电路123输出具有H电平(第二高电势电压电平VH)的输出信号So。

当具有L电平(基准电压电平GND)的输入信号Si被输入时，晶体管TN11被激活并且晶体管TN12被解除激活。随后，晶体管TP11被解除激活并且晶体管TP12被激活。这样就从反相器电路123输出具有L电平(基准电压电平GND)的输出信号So。

以这种方式，电平位移电路120将具有基准电压GND和第一高电势电压VL的信号电平的输入信号Si转换为具有基准电压GND和第二高电势电压VH的信号电平的输出信号So。

N沟道MOS晶体管TN11和TN12的漏极经由激活的P沟道MOS晶体管TP11和TP12而被供应有第二高电势电压VH。因而，为N沟道MOS晶体管TN11和TN12设置了对应于第二高电势电压VH的高耐受电压。高耐受电压的晶体管TN11和TN12具有高阈值电压。近来，半导体集成电路的电源电压有下降的趋势。因而，向具有高阈值电压的晶体管TN11和TN12提供第一高电势电压VL，会导致如下所述出现的问题。当第一高电势电压VL接近晶体管TN11和TN12的阈值电压时，第一高电势电压VL可能无法激活晶体管TN12。在这一情况下，晶体管TN12不能生成足以将节点N100处的电压降低至基准电压电平GND的电流。结果是，电平位移电路120可能无法正常运行。

发明内容

本发明的一个方案提供一种电平位移电路，包括：电平转换单元，其将具有第一电压的信号电平的输入信号转换成具有第二电压的信号电平的信号，所述第二电压高于所述第一电压。所述电平转换单元包括第一导电类型的第一和第二MOS晶体管以及第二导电类型的第三和第四MOS晶体管，所述第二导电类型与所述第一导电类型不同，并且其切换依据所述输入信号而控制。所述第三和第四MOS晶体管包括分别经由所述第一和第二MOS晶体管而被提供有所述第二电压的漏极。控制单元耦接至所述电平转换单元。在检测到所述第一电压的减小时，控制单元控制所述第三和第四MOS晶体管的体偏压(body bias)以减小所述第三和第四MOS晶体管的阈值电压。

本发明的这一方案防止了电源电压减小时的工作失效。

本发明的其他目的和优点，部分将在以下说明中陈述，并且部分可从说明书中显而易见或者可从本发明的实践中得知。本发明的目的和优点将利用所附权利要求中具体指出的元件及其组合来实现和获得。

应当理解，前文的概述以及下文的详述均为示例性和解释性的，而并非对于权利要求所要求保护的本发明的限制。

附图说明

参照以下优选实施例的说明以及附图，可以更好地理解本发明及其目的和优点，在这些附图中：

图1为根据第一实施例的电平位移电路的电路图；

图2为根据第一实施例的N沟道MOS晶体管的截面示意图；

图3为显示根据第一实施例的电平位移电路的工作的时序图；

图4为根据第二实施例的电平位移电路的电路图；

图5为选择电路的电路图；

图6为根据第二实施例的N沟道MOS晶体管的截面示意图；

图7为显示根据第二实施例的电平位移电路的工作的表格；

图8为显示根据第二实施例的电平位移电路的工作的表格；

图9为显示根据第二实施例的电平位移电路的工作的时序图；

图10为根据第三实施例的电平位移电路的电路图；

图11为根据第三实施例的转换表；

图12为显示根据第三实施例的电平位移电路的工作的时序图；

图13为显示电平位移电路的修改示例的框图；

图14为转换表的修改示例；

图15为电平位移电路的修改示例的电路图；

图16为包括电平位移电路的LSI的框图；以及

图17为传统电平位移电路的电路图。

具体实施方式

现在将参照图1至图3来描述第一实施例。

电平位移电路1将具有基准电压(低电势电压)及第一高电势电压VL的信号电平的输入信号Si转换成具有基准电压GND及第二高电势电压VH(其高于第一高电势电压VL)的信号电平的输出信号So。在下文中，为了简洁起见，第一高电势电压VL的电平被称为H1电平，第二高电势电压VH的电平被称为H2电平，并且基准电压GND的电平被称为L电平。

电平位移电路1包括电平转换单元10、检测单元20及控制单元30。电平转换单元10将H1电平的输入信号Si转换成H2电平的输出信号So。检测单元20检测第一高电势电压VL的减小。控制单元30依据检测单元20的检测结果控制电平转换单元10中MOS晶体管的体偏压(body bias)Vbb。

现在将描述电平转换单元10的结构。

反相器电路11接收作为工作电压的第一高电势电压VL以及输入信号Si，该输入信号具有L电平与H1电平之间的放大范围(amplification range)。反相器电路11将通过对输入信号Si的逻辑进行反相所得到的输出电压V1提供至N沟道MOS晶体管TN1的栅极以及反相器电路12。反相器电路12被提供有第一高电势电压VL作为工作电压。反相器电路12将通过对输出信号V1的逻辑进行反相所得到的输出电压V2提供至N沟道MOS晶体管TN2的栅极。也即，晶体管TN1的栅极被提供有输出电压V1，其为输入信号Si的反相电平，而晶体管TN2的栅极被提供有输出电压V2，其具有与输入信号Si相同的电平。因而，晶体管TN1和TN2被控制为使得它们根据输入信号Si以互补的方式被激活和解除激活。

晶体管TN1的漏极耦接至P沟道MOS晶体管TP1的漏极以及P沟道MOS晶体管TP2的栅极。晶体管TN1的源极接地。晶体管TN2的漏极耦接至晶体管TP2的漏极以及晶体管TP1的栅极。晶体管TN2的源极接地。以这种方式，晶体管TN1与TP1之间的节点N1耦接至晶体管TP2的栅极，晶体管TN2与TP2之间的节点N2耦接至晶体管TP1的栅极。

晶体管TP1和TP2的源极被提供有第二高电势电压VH。进一步，晶体管TN2与TP2之间的节点N2耦接至反相器电路13。反相器电路13被提供有第二高电势电压VH作为工作电压。反相器电路13输出输出信号So，该输出信号具有由L电平及H2电平确定的放大范围。

进一步，晶体管TN1和TN2的背栅极(back gate)耦接至控制单元30的输出端子。晶体管TN1和TN2的背栅极电压，也即体偏压Vbb，是由检测单元20及控制单元30控制。体偏压Vbb是指施加至晶体管TN1和TN2的背栅极、特别是施加至晶体管TN1和TN2的基体(衬底或阱，等等)的偏置电压。

每个晶体管TN1、TN2、TP1、TP2均为高耐受电压元件，并且其元件耐受电压相应于第二高电势电压VH而设置。P沟道MOS晶体管TP1和TP2为第一导电类型的第一和第二MOS晶体管的示例，N沟道MOS晶体管TN1和TN2为第二导电类型的第三和第四MOS晶体管的示例，第一高电势电压VL为第一电压的示例，第二高电势电压VH为第二电压的示例。

现在将描述检测单元20的结构。

电阻R1的第一端子被提供有第一高电势电压VL。电阻R1的第二端子耦接至电容C1的第一端子。电容C1的第二端子接地。电阻R1与电容C1之间的节点耦接至N沟道MOS晶体管TN3的栅极。以这种方式，N沟道MOS晶体管TN3的栅极经由包括电阻R1和电容C1的低通滤波器21被提供有第一高电势电压VL。低通滤波器21用作保护晶体管TN3的保护电路。

N沟道MOS晶体管TN3具有与电平转换单元10中的N沟道MOS晶体管TN1和TN2相同的导电类型和相同的尺寸。晶体管TN3与晶体管TN1和TN2同样是高耐受电压元件。当晶体管TN1和TN2的背栅极耦接至源极

(显示的实例中为接地)时，晶体管TN3的阈值电压Vtha(见图3)被设置为与晶体管TN1和TN2的阈值电压Vth(参照图3)相同或更高。

晶体管TN3包括接地的源极和背栅极，以及耦接至电流源22第一端子的漏极。

电流源22生成一股电流I1。电流源22的第二端子被提供有第二高电势电压VH。电流源22与晶体管TN3之间的节点N3耦接至反相器电路23的输入端子。电流I1的电流值依据例如晶体管TN3的电气特性(沟道电阻)、反相器电路23的逻辑阈值等进行设置。

反相器电路23被提供有第二高电势电压VH作为工作电压。反相器电路23的输出端子耦接至控制单元30的输入端子，以便将从反相器电路23输出的检测信号DS供应至控制单元30。特别地，当晶体管TN3被激活时，检测单元20从反相器电路23输出H2电平的检测信号DS。当晶体管TN3被解除激活时，检测单元20从反相器电路23输出L电平的检测信号DS。

电平转换单元10为转换电路的一个示例，检测单元20为检测电路的一个示例，控制单元30为电压输出电路的一个示例，晶体管TN3为第五MOS晶体管以及复制晶体管(replica transistor)的一个示例。复制晶体管包括与目标晶体管(这里为晶体管TN1和TN2)具有相同特性的晶体管以及阈值稍高于目标晶体管的晶体管。

接下来，将描述控制单元30的结构。

检测单元20的检测信号DS被供应至P沟道MOS晶体管TP4的栅极以及N沟道MOS晶体管TN4的栅极。P沟道MOS晶体管TP4包括被提供有第二高电势电压VH的源极以及耦接至电阻R2第一端子的漏极。电阻R2的第二端子耦接至电阻R3的第一端子，电阻R3的第二端子接地。

进一步，N沟道MOS晶体管TN4包括接地的源极以及耦接至电阻R2与R3之间节点N4的漏极。节点N4耦接至电平转换单元10中晶体管TN1和TN2的背栅极。也即，节点N4处的电压为TN1和TN2的体偏压Vbb。

例如，当检测信号DS具有H2电平时，响应于该检测信号DS，晶体管TP4被解除激活并且晶体管TN4被激活。因而，体偏压Vbb被设置为地电平。当检测信号DS具有L电平时，响应于该检测信号DS，晶体管TP4被激活并且晶体管TN4被解除激活。因而，体偏压Vbb被设置为通过利用电阻R2和R3对第二高电势电压进行分压所得到的电压电平。也即，当与晶体管TN1和TN2具有相同电气特性(元件特性)的晶体管TN3不能响应于第一高电势电压VL被激活时(当检测到第一高电势电压VL的减小时)，晶体管TN1和TN2的体偏压被设置为高于源极电势(地电平)。在所示的示例中，由第二高电势电压VH及电阻R2和R3设置的体偏压Vbb的电压值被设置为0.6V或更小。

现在将描述被提供有体偏压Vbb的N沟道MOS晶体管TN1和TN2的截面结构。

如图2所示，p^-型半导体衬底40具有其中形成有n^-型阱41的表面。p^-型阱42形成在n^-型阱41的表面中。p⁺型阱43、n⁺型扩散层44以及n⁺型扩散层45彼此分开地形成在p^-型阱42的表面中。进一步，栅极氧化膜46及栅极47形成在p^-型阱42位于n⁺型扩散层44与n⁺型扩散层45之间的表面上。n⁺型扩散层44、n⁺型扩散层45、栅极47以及p⁺型阱43分别形成N沟道MOS晶体管TN1的源极、漏极、栅极和背栅极。

n⁺型扩散层44接地，n⁺型扩散层45耦接至节点N1，栅极47被提供有反相器电路11的输出电压V1。以这种配置，p⁺型阱43被提供有来自控制单元30的体偏压Vbb。如上所述，体偏压Vbb被设置为0.6V或更小。因而，寄生二极管D1抑制p⁺型阱43与n⁺型扩散层44之间的电导。这防止了在p⁺型阱43与n⁺型扩散层44之间流过正向电流。因而，不会发生由这种正向电流阻碍期望电压的输出的问题。

晶体管TN2的截面结构与晶体管TN1类似，因而将不加以描述。

现在将参照图3描述电平位移电路1的工作。图3中的横轴和纵轴依比例有所放大或缩小以便于显示。

首先，将描述第一高电势电压VH充分高于检测电路20中晶体管TN3的阈值电压Vtha的情况。当晶体管TN1和TN2的背栅极耦接至源极(显示的示例中为接地)时，阈值电压Vtha与晶体管TN1和TN2的阈值电压Vth相同。在该情况中，晶体管TN3的栅-源极电压高于晶体管TN3的阈值电压Vtha。因而，晶体管TN3被激活。这使节点N3处的电压偏移至地电平。因而，从反相器电路23输出H2电平的检测信号DS。在该状态中，即使当体偏压Vbb位于地电平，电平转换单元10中的晶体管TN1和TN2也以与晶体管TN3同样的方式响应于第一高电势电压VL而被激活。

响应于H电平的检测信号DS，控制单元30中的晶体管TP4被解除激活并且晶体管TN4被激活。因而，节点N4偏移至地电平。在该状态中，电平转换单元10中的晶体管TN1和TN2的体偏压Vbb偏移至地电平。以这种方式，当第一高电势电压VL充分高于晶体管TN1和TN2的阈值电压Vth并且其背栅极耦接至源极时，晶体管TN1和TN2的体偏压Vbb被设置为地电平。

以这种状态，在电平转换单元10中，响应于H1电平的输入信号Si，从反相器电路11输出L电平的输出电压V1并且从反相器电路12输出H1电平的输出电压V2。响应于L电平的输出电压V1，晶体管TN1被解除激活。响应于H1电平的输出电压V2，晶体管TN2被激活。如上所述，即使当体偏压Vbb位于地电平时，也能保证晶体管TN2响应于具有第一高电势电压VL电平的输出电压V2被激活。

当晶体管TN2被激活时，晶体管TP1的栅极电压偏移至地电平并激活晶体管TP1。结果，节点N1，也即晶体管TP2的栅极电压偏移至第二高电势电压VH并使晶体管TP2解除激活。这使节点N2处的电压偏移至地电平并从反相器电路13输出H2电平的输出信号So。

进一步，当输入信号Si从H1电平偏移至L电平时，晶体管TN1被激活并且晶体管TN2被解除激活。结果，晶体管TP2被激活并且晶体管TP1被解除激活。这使节点N2处的电压偏移至第二高电势电压VH。因而，从反相器电路13输出L电平的输出信号So。

接下来，将描述第一高电势电压VL充分低于晶体管TN3的阈值电压Vtha的情况。当晶体管TN1和TN2的背栅极耦接至源极时，晶体管TN3的阈值电压即为晶体管TN1和TN2的阈值电压Vth。在该情况中，晶体管TN3的栅-源极电压低于晶体管TN3的阈值电压Vtha。因而，晶体管TN3被解除激活。结果，节点N3因电流I1以及晶体管TN3的沟道电阻而偏移至第二高电势电压VH的电平。因而，从反相器电路23输出L电平的检测信号DS。在该状态中，当体偏压Vbb位于地电平时，晶体管TN1和TN2不能以与晶体管TN3同样的方式响应于第一高电势电压VL而被激活。选择性地，驱动能力(drive capacity)将显著降低。以这种方式，当第一高电势电压VL减小到以至于晶体管TN1和TN2不能正常响应于第一高电势电压VL而被激活的电平时，检测电路20供应L电平的检测信号DS，指示出电压的减小。

响应于该L电平的检测信号DS，控制单元30中的晶体管TP4被激活并且晶体管TN4被解除激活。因而，节点N4处的电压，也即，晶体管TN1和TN2的体偏压Vbb偏移至通过用电阻R2和R3对第二高电势电压VH进行分压所得到的电压。以这种方式，当第一高电势电压VL减小到以至于晶体管TN1和TN2不能正常响应于第一高电势电压VL而被激活的电平时，控制单元30将晶体管TN1和TN2的体偏压Vbb设置为高于地电平的电压。

以这种方式，当背栅极被提供有高于源极电势(地电平)的体偏压Vbb，也即，当体偏压Vbb被正向偏置(forward-biased)时，衬底偏置效应(substratebias effect)导致晶体管TN1和TN2的阈值电压Vth要比它们被正向偏置之前低。因而，即使当第一高电势电压VL的电压电平减小时，晶体管TN1和TN2也能够响应于第一高电势电压VL而被充分激活。换言之，在检测到第一高电势电压VL的减小时，控制单元30控制晶体管TN1和TN2的体偏压Vbb以使得晶体管TN1和TN2的阈值电压Vth减小。更特别地，基于使用的高电势电压VH和VL、低电势电压GND以及晶体管TN1和TN2的电气特性，第二高电势电压VH的分压(divided voltage)值使得阈值电压Vth能够使晶体管TN1和TN2对应于减小的第一高电势电压VL而被切换。进一步可以理解，将第二高电势电压VH的分压设置为对应于减小的第一高电势电压VL而激活晶体管TN3的体偏压的值。

以这种状态，在电平转换单元10中，响应于H1电平的输入信号Si，从反相器电路11输出L电平的输出电压V1，并且从反相器电路12输出H1电平的输出电压V2。响应于L电平的输出电压V1，晶体管TN1被解除激活。响应于H1电平的输出电压V2，晶体管TN2被激活。晶体管TN2的阈值电压Vth已经由于以正向偏置状态设置的体偏压Vbb所导致的衬底偏置效应而降低。因而，晶体管TN2能够响应于具有减小的第一高电势电压VL的输出电压V2而被充分激活以提供降低节点N2处电势所必要的电流。这使得节点N2处的电压从第二高电势电压VH快速减小至地电平。因而，晶体管TP1被快速激活，并且晶体管TP2被解除激活。因此，反相器电路13的输出信号So被快速地从H2电平反相至L电平。

进一步，当输入信号Si从H1电平偏移至L电平时，晶体管TN1被激活并且晶体管TN2被解除激活。结果，晶体管TP2被激活并且晶体管TP1被解除激活。这导致节点N2处的电压偏移至第二高电势电压VH。因而，从反相器电路13输出L电平的输出信号So。

第一实施例具有如下所述的优点。

x(1)当检测单元20检测到第一高电势电压VL的减小时，控制单元30控制晶体管TN1和TN2的体偏压Vbb以减小阈值电压Vth。特别地，当检测单元20检测到第一高电势电压VL的电平减小时，控制单元30将晶体管TN1和TN2的体偏压Vbb设置为正向偏置状态。由于体偏压Vbb所导致的衬底偏置效应，晶体管TN1和TN2的阈值电压Vth减小。因而，晶体管TN1和TN2能够响应于电压电平已经减小了的第一高电势电压VL而被激活。因此，即使当电源电压(即，第一高电势电压VL)减小时，也能够防止电平位移电路1失效。

x(2)在检测单元20检测到第一高电势电压VL的减小时，控制单元30才将晶体管TN1和TN2的体偏压Vbb设置为正向偏置状态。也即，只要晶体管TN1和TN2能够响应于具有第一高电势电压VL的电平的信号而被充分激活，即使没有施加正向偏压(forward-bias)，也将晶体管TN1和TN2的体偏压Vbb设置为源极电势。因而，当第一高电势电压VL为高时，防止晶体管TN1和TN2的阈值电压Vth以不必要的方式减小。这防止了晶体管TN1和TN2被解除激活时漏电流的增加。

x(3)当与晶体管TN1和TN2具有相同电气特性的晶体管TN3响应于第一高电势电压VL被解除激活时，检测单元20生成L电平的检测信号DS指示出检测到第一高电势电压VL的减小。这在没有施加正向偏压时允许控制单元30准确地检测第一高电势电压VL是否已经减小并接近于晶体管TN1和TN2的阈值电压Vth。

现在将参照图4至图9描述第二实施例。第二实施例与第一实施例的区别在于电平位移电路2包括多个电平转换单元10，还在于控制单元50的结构。以下描述将集中于与第一实施例的不同之处。

如图4所示，控制单元50中的电压生成电路51由从检测单元20输出的L电平检测信号DS激活以生成具有特定(certain)电压值的体偏压Vbb。现在将描述电压生成电路51的结构。

来自检测单元20的检测信号DS被供应至P沟道MOS晶体管TP5的栅极以及N沟道MOS晶体管TN5的栅极。晶体管TP5的源极被提供有第二高电势电压VH。晶体管TP5的漏极经由串联的多个(本例中为9个)电阻R10至R18接地。电阻R10至R18串联在被提供有第二高电势电压VH的晶体管TP5与地之间。在第二实施例中，R10至R17八个电阻被设置为具有相同的电阻值，并且电阻R18被设置为具有高于电阻R10至R17的电阻值。

当晶体管TP5响应于L电平的检测信号DS被激活时，电压生成电路51生成通过使用电阻R10至R18对第二高电势电压VH与地之间的电势差进行分割所得到的分压。例如，当晶体管TP5被激活时，在电阻R10与地之间的耦接点(节点N10)以及电阻R10至R17之间的其他耦接点(节点N11至N17)处，是通过使用相应的特定分压比(dividing ratio)来对第二高电势电压VH与地之间的电压进行分压而生成分压。

节点N10至N17分别耦接至开关SW0至SW7的第一端子。开关SW0至SW7的第二端子共同耦接至输出端子To。开关SW0至SW7是被如此控制以使它们由来自选择电路60的选择信号SS而被激活和解除激活。特别地，开关SW0至SW7其中之一是响应于选择信号SS而被激活。激活的开关将相应的节点N10至N17其中之一耦接至输出端子To以使输出端子To处的电势依其所耦接的节点的电势而变化。以这种方式，响应于L电平的检测信号DS，电压生成电路51为电平转换单元10、上限检测器52及下限检测器55供应体偏压Vbb，该体偏压Vbb是对应于来自选择电路60的选择信号SS而呈现在输出端子To处的电势。

输出端子To耦接至N沟道MOS晶体管TN5的漏极。N沟道MOS晶体管TN5的源极接地。N沟道MOS晶体管TN5栅极被供应有检测信号DS。响应于H2电平的检测信号DS，晶体管TN5被激活，并且输出端子To偏移至地电平。也即，响应于H2电平的检测信号DS，电压生成电路51将地电平的体偏压Vbb提供至每个电平转换单元10中的晶体管TN1和TN2。

上限检测器52是用于设置由电压生成电路51生成的体偏压Vbb的上限值的电路。特别地，上限检测器52检测体偏压Vbb的上限值以防止施加体偏压Vbb时晶体管TN1和TN2的阈值电压Vth小于0V。现在将描述上限检测器52的结构。

电流源53生成一股电流I2。该电流源53具有被提供有第二高电势电压VH的第一端子以及耦接至N沟道MOS晶体管TN6漏极的第二端子。电流I2的电流值可以依据晶体管TN6的电气特性(沟道电阻)、反相器电路54的逻辑阈值等进行设置。

在晶体管TN6中，源极及栅极接地。晶体管TN6的背栅极被提供有体偏压Vbb。晶体管TN6具有与电平转换单元10中N沟道MOS晶体管TN1和TN2相同的导电类型和电气特性。

电流源53与晶体管TN6之间的节点N5耦接至反相器电路54的输入端子。反相器电路54发送上限检测信号FA至检测解码器58。例如，当晶体管TN6被解除激活时，节点N5处的电压由于来自电流源53的电流I2以及晶体管TN6的沟道电阻而偏移至第二高电势电压VH的电平，并且反相器电路54输出L电平的上限检测信号FA。当提供至晶体管TN6背栅极的体偏压Vbb增加并且晶体管TN6的阈值小于0V时，即使晶体管TN6的栅-源极电压为0V，晶体管TN6也会被激活。结果，由于节点N5处的电压偏移至地电平，上限检测器52从反相器电路54输出H电平的上限检测信号FA。

以这种方式，当晶体管TN6具有与晶体管TN1和TN2相同的电气特性并且栅-源极电压为0V的晶体管TN6被激活时，上限检测器52输出H电平的上限检测信号FA。

下限检测器55是设置由电压生成电路51生成的体偏压Vbb的下限值的电路。特别地，下限检测器55检测体偏压Vbb的下限值，利用该下限值的体偏压Vbb，晶体管TN1和TN2能够响应于第一高电势电压VL而被充分激活。现在将描述下限检测器55的结构。

电流源56生成一股电流I3。电流源56包括被提供有第二高电势电压VH的第一端子以及耦接至N沟道MOS晶体管TN7漏极的第二端子。电流I3可以被设置为具有与电流I2相同或更小的电流值。

晶体管TN7的源极接地，晶体管TN7的栅极被提供有第一高电势电压VL。晶体管TN7的背栅极被提供有体偏压Vbb。晶体管TN7具有与电平转换单元10中晶体管TN1和TN2相同的导电类型和电气特性。

电流源56与晶体管TN7之间的节点N6耦接至反相器电路57的输入端子。反相器电路57为检测解码器58供应下限检测信号FB。例如，当晶体管TN7被解除激活时，节点N6处的电压由于来自电流源56的电流I3以及晶体管TN7的沟道电阻而偏移至第二高电势电压VH的电平。因而，反相器电路57输出L电平的下限检测信号FB。当晶体管TN7的阈值电压由于向晶体管TN7背栅极施加的体偏压Vbb(正向偏压)而小于第一高电势电压VL时，晶体管TN7被激活。结果，节点N6处的电压偏移至地电平，并且下限检测器55从反相器电路57输出H电平的下限检测信号FB。

以这种方式，当具有与晶体管TN1和TN2相同的电气特性并且栅极被提供有第一高电势电压VL、背栅极被提供有体偏压Vbb的晶体管TN7被激活时，下限检测器55输出H电平的下限检测信号FB。

检测解码器58基于上限检测信号FA和下限检测信号FB生成掩码信号(mask signal)MS并将掩码信号MS提供给选择电路60。特别地，检测解码器58在上限检测信号FA处于L电平并且下限检测信号FB处于H电平时输出H电平的掩码信号MS。否则，检测解码器58生成L电平的掩码信号MS。这里，如图7所示，当L电平的上限检测信号FA和H电平的下限检测信号FB输出时，电压生成电路51中生成适当的体偏压Vbb，利用该体偏压Vbb，晶体管TN1和TN2能够响应于当前具有第一高电势电压VL电平的信号而被充分激活。否则，由电压生成电路51生成的体偏压Vbb的值并不合适。例如，当H电平的上限检测信号FA被输出时，从电压生成电路51输出的体偏压Vbb将晶体管TN1和TN2的阈值电压Vth降低至小于0V。在这种情况中，即使在栅-源极电压为0V时，晶体管TN1和TN2也被激活，即，晶体管TN1和TN2被耗尽(depleted)。因而，晶体管TN1和TN2将难于充当逻辑电路。进一步，当L电平的下限检测信号FB被输出时，体偏压Vbb为低。因而，即使将体偏压Vbb提供给晶体管TN1和TN2，也不能使晶体管TN1和TN2的阈值电压Vth降低到小于第一高电势电压VL。在这种情况中，体偏压Vbb便失效了。

图4所示的选择电路60响应于来自检测电路20的L电平检测信号DS而被激活以生成选择信号SS，该选择信号SS从开关SW0开始依次激活电压生成电路51中的开关SW0到SW7。进一步，基于来自检测解码器58的掩码信号MS，选择电路60生成选择信号SS以生成体偏压Vbb，该体偏压Vbb大于或等于由下限检测器55所检测的下限值并小于由上限检测器52所检测的上限值。

上限检测器52为第一检测器的一个示例，下限检测器55为第二检测器的一个示例，上限检测信号FA为第一检测信号的一个示例，下限检测信号FB为第二检测信号的一个示例，晶体管TN6为第六MOS晶体管的一个示例，晶体管TN7为第七MOS晶体管的一个示例。进一步，选择电路60为控制单元的一个示例，检测解码器58以及选择电路60形成设置电路的一个示例，选择信号SS为控制信号及设置信号的一个示例，控制单元50为电压输出电路的一个示例。

现在将参照图5描述检测解码器58及选择电路60的结构。

选择电路60包括环形振荡器62、计数器65及解码器67。来自检测单元20的检测信号DS经由反相器电路61被提供给环形振荡器62。环形振荡器62具有耦接成环状的与非电路(NAND circuit)63以及多个(图5中为6个)反相器电路64。与非电路63经由反相器电路61被供应有检测信号DS。与非电路63的输出端子耦接至第一级的反相器电路64。多个反相器电路64串联耦接，最后一级反相器电路64的输出端子耦接至与非电路63的输入端子。环形振荡器62响应于L电平的检测信号DS而振荡，并且最后一级反相器电路64输出具有特定频率的时钟信号CK。该时钟信号CK被供应至计数器65和与非电路68。

计数器65可以是三比特计数器。该计数器65具有分频器(frequencydivider)65a至65c，分频器的数量对应于比特数(本例中为三个)。分频器65a将收到的时钟信号CK的频率一分为二以生成分频信号Q0并将该分频信号Q0供应至分频器65b。分频器65b将来自分频器65a的分频信号Q0一分为二以生成分频信号Q1并将该分频信号Q1供应至分频器65c。分频信号Q1是通过将时钟信号CK一分为四而得到。分频器65c将来自分频器65b的分频信号Q1一分为二以生成分频信号Q2。分频信号Q2是通过将时钟信号CK一分为八而得到。以这种方式，计数器65为寄存器66及解码器67供应由分频器65a至65c生成的分频信号Q0至Q2作为计数信号Q[2:0]。

寄存器66基于H电平的时钟掩码信号CKM存储从计数器65收到的计数信号Q[2:0]。特别地，基于该H电平的时钟掩码信号CKM，寄存器66存储从计数器65输入的计数信号Q[2:0]。寄存器66将存储的计数信号Q[2:0]供应给解码器67。

解码器67依据图8所示的表格通过解码从计数器65或寄存器66提供的计数信号Q[2:0]来生成选择信号SS。例如，当计数信号Q[2:0]为“000”时，解码器67生成激活开关SW0的选择信号SS。当计数信号Q[2:0]为“001”时，解码器67生成激活开关SW1的选择信号SS。

检测解码器58中的与非电路58a被供应有上限检测信号FA并经由反相器电路58b被供应有下限检测信号FB。与非电路58a为选择电路60中的与非电路68供应掩码信号MS，该掩码信号MS通过对上限检测信号FA和反相的下限检测信号FB执行与非逻辑运算而得到。

与非电路68将通过对时钟信号CK和掩码信号MS执行与非逻辑运算而得到的信号供应给反相器电路69，进而，该反相器电路69输出时钟掩码信号CKM。因而，当掩码信号具有H电平时，反相器电路69输出时钟信号CK作为时钟掩码信号CKM。当掩码信号具有L电平时，反相器电路69输出固定的L电平的时钟掩码信号CKM而不管时钟信号CK的信号电平。

环形振荡器62为振荡电路的一个示例，寄存器66为存储电路的一个示例，解码器67为信号生成电路的一个示例，该信号生成电路生成控制信号或设置信号。

接下来，将描述每个电平转换单元10中被提供有体偏压Vbb的晶体管TN1和TN2的截面结构。

如图6所示，p^-型半导体衬底70包括其中形成有n^-型阱71的表面。p^-型阱72形成在n^-型阱71的表面中。多个电平转换单元10每一个中的N沟道MOS晶体管TN1和TN2形成在p^-型阱72中。例如，当有m个电平转换单元10时，p^-型阱72中便形成有m个N沟道MOS晶体管TN1和m个N沟道MOS晶体管TN2。图6示出形成在p^-型阱72的一个N沟道MOS晶体管TN1。n⁺型扩散层73和n⁺型扩散层74形成在p^-型阱72中。栅极氧化膜75及栅极76形成在p^-型阱72位于n⁺型扩散层73与n⁺型扩散层74之间的表面上。n⁺型扩散层73、n⁺型扩散层74、栅极76以及p^-型阱72分别形成N沟道MOS晶体管TN1的源极、漏极、栅极和背栅极。

n⁺型扩散层73接地，n⁺型扩散层74耦接至节点N1，并且栅极76被提供有反相器电路11的输出电压V1。p^-型阱72被提供有来自控制单元50的体偏压Vbb。因此，体偏压Vbb被提供至p^-型阱72中形成的所有N沟道MOS晶体管TN1和TN2的背栅极。

现在将参照图9描述电平位移电路2的工作。图9中的横轴和纵轴依比例有所放大或缩小以便于显示。

响应于第一高电势电压VL减小时从检测单元20输出的L电平检测信号DS，电压生成电路51及选择电路60被激活。响应于该L电平的检测信号DS，选择电路60中的环形振荡器62开始振荡以生成时钟信号CK。计数器65开始对时钟信号CK计数。当从计数器65输出的计数信号Q[2:0]变为“000”时，解码器67依据图8解码该计数信号Q[2:0]以输出激活开关SW0的选择信号SS。响应于该选择信号SS，电压生成电路51中的开关SW0被激活。该状态下，在电压生成电路51中，晶体管TP5已响应于L电平的检测信号DS而被激活，并且在节点N10至N17处有分压生成。因而，当开关SW0被激活时，节点N10处的电压作为体偏压Vbb被提供给上限检测器52及下限检测器55。在这种情况下，于本示例中，从上限检测器52输出L电平的上限检测信号FA，并从下限检测器55输出L电平的下限检测信号FB。结果，从检测解码器58(与非电路58a)输出L电平的掩码信号MS。因而，L电平的时钟掩码信号CKM被输出而不管时钟信号CK的信号电平。因此，该时间点处的计数信号Q并不存储于寄存器66中。

之后，当计数信号Q[2:0]变为“001”时，解码器67输出激活开关SW1的选择信号SS。响应于该选择信号SS，开关SW1被激活，节点N11处的电压偏移至体偏压Vbb。以这种方式，开关SW0至SW7从开关SW0开始被依次激活，也即，节点N10至N17处的电压从节点N10处的电压(最低电压)开始被依次设置为体偏压Vbb。以这种方式，电压生成电路51响应于L电平的检测信号DS而被激活，体偏压被如此生成以使电压值响应于选择信号SS而逐渐升高。

随着从开关SW0到SW7的选择继续进行并且计数信号Q[2:0]变为“011”，开关SW3被激活，并且体偏压被设置为节点N13处的电压。在本示例中，当体偏压被施加至下限检测器55中的晶体管TN7的背栅极时，该晶体管TN7被激活。结果，下限检测器55检测节点N13处的电压为体偏压Vbb的合适下限值并输出H电平的下限检测信号FB。在该情况中，上限检测器52继续输出L电平的上限检测信号FA。如上所述，下限检测器55中电流I3的电流值被设置为与上限检测器52中的电流I2相同或更低。因而，下限检测器55输出H电平的下限检测信号FB。

在L电平的上限检测信号FA和H电平的下限检测信号FB被输出期间，从检测解码器58输出掩码信号MS，并且同步于时钟信号CK的前沿(leadingedge)偏移至H电平的时钟掩码信号CKM被供应至寄存器66。响应于H电平的时钟掩码信号CKM，当前的计数信号Q[2:0](分频信号Q2、Q1、Q0＝011)被存储于寄存器66中。

随后，当计数信号Q[2:0]变为“100”时，开关SW4被激活，体偏压Vbb被设置为节点N14处的电压。在该状态中，L电平的上限检测信号FA和H电平的下限检测信号FB被输出，并且H电平的掩码信号MS被输出。因而，时钟信号CK被供应至寄存器66作为时钟掩码信号CKM。也即，直到L电平的掩码信号MS被输出为止，时钟信号CK都被供应至寄存器66作为时钟掩码信号CKM。因此，响应于H电平的时钟掩码信号CKM，当前的计数信号Q[2:0](分频信号Q2、Q1、Q0＝100)被重写至寄存器66。

然后，当计数信号Q[2:0]变为“101”时，开关SW5被激活，体偏压Vbb被设置为节点N15处的电压。在本示例中，在当前体偏压Vbb被施加至上限检测器52中晶体管TN6的背栅极时，晶体管TN6被激活。结果，当该体偏压Vbb被施加至晶体管TN1和TN2时，上限检测器52检测到晶体管TN1和TN2被耗尽并输出H电平的上限检测信号FA。结果，从检测解码器58输出的掩码信号MS偏移至L电平，并且时钟掩码信号CKM固定至L电平。因而，当前的计数信号Q[2:0](分频信号Q2、Q1、Q0＝101)并不存储在寄存器66中。因此，在之前选择操作中生成的计数信号Q[2:1](分频信号Q2、Q1、Q0＝100)保持存储在寄存器66中。可以理解，H电平的上限检测信号FA是这样一种信号，其指示检测到在之前选择操作中生成的节点N14处的电压为合适的体偏压Vbb上限值。

开关SW6和SW7随后被选择。然而，上限检测信号FA显然保持在H电平。因而，时钟掩码信号CKM保持固定为L电平，并且寄存器66中存储的内容保持不变。因此，开关SW0至SW7的选择可以在例如掩码信号MS掉至L电平时停止。

上述选择操作(设置操作)可以将体偏压Vbb设置在上限值与下限值之间的一个合适的值并将该设置存储于寄存器66中。

当这一选择操作结束时，该寄存器66中存储的计数信号Q[2:0]被输出至解码器67，该解码器67进而输出激活开关SW4的选择信号SS。这防止了晶体管TN1和TN2被耗尽，并为晶体管TN1和TN2提供了能够响应于具有第一高电势电压VL电平的信号而切换晶体管TN1和TN2的体偏压Vbb。因此，即使当第一高电势电压VL减小时，也可防止电平转换单元10不能工作。每当该第一高电势电压VL变化，便可以重复该选择操作(设置操作)。

在第一实施例的优点(1)至(3)之外，第二实施例还具有如下所述的优点。

x(4)包括检测解码器58及选择电路60的控制单元50，逐渐增加体偏压Vbb的电压值，检测体偏压的下限值及上限值，并将体偏压设置在下限值与上限值之间的一个电压值。结果，体偏压Vbb的电压值是被自动设置为使晶体管TN1和TN2的阈值电压Vth大于0V，并且晶体管TN1和TN2的该阈值电压Vth使其能够响应于具有第一高电势电压VL的信号而被激活。

x(5)每当第一高电势电压VL改变，控制单元50便重复设置体偏压的操作。这自动设置了对应于当前第一高电势电压VL的合适体偏压Vbb。

现在将参照图10至图12描述第三实施例。那些与图1至图9中所示相应部件相同的部件被赋予了类似或相同的附图标记。

在图17所示的电平位移电路120中，当晶体管TN12与TP12之间的节点N100处的电压从第二高电势电压VH的电平变为地电平时，反相器电路123的输出将不被反相。该问题很可能在输入信号Si从以下状态切换至H1电平时发生，该状态中晶体管TP11响应于L电平的输入信号Si被激活，晶体管TN11被激活，晶体管TN12被解除激活，晶体管TP12被激活，并且晶体管TP11被解除激活。特别地，当输入信号Si从L电平偏移至H1电平时，晶体管TP12的栅极电压仍然处于L电平。因而，晶体管TP12被解除激活，并且节点N100处的电压处于第二高电势电压VH的电平。在该状态下，为了使反相电路123的输出反相，需要将N100处的电压减小至第二高电势电压VH的大约五分之一。然而，当第一高电势电压VL被降低时，第一高电势电压会接近晶体管TN12的阈值电压，晶体管TN12不能被充分激活，并且不能得到用于降低N100处电压的足够电流。因而，N100处的电压无法降低至期望电压值。这导致了反相器电路123的输出不能被反相的问题。

发明人研究了这一问题，并发现可以按如下所述计算晶体管TN1和TN2的阈值电压Vth，以使晶体管TN1和TN2的阈值电压Vth使能相对于具有第一高电势电压VL的信号进行切换。具体而言，当图10中所示电平转换单元10a的晶体管TN2能够响应于具有H1电平的输入信号Si而被充分激活时，在输入信号Si从L电平偏移至H1电平之后晶体管TP2和TN2便立即实质上工作在饱和区。在这种情况中，晶体管TP2的漏极电流Id1等于晶体管TN2的漏极电流Id2。因而，满足了以下方程式。

Id1＝Id2

$\frac{1}{2}\mathrm{\μ}1\×\mathrm{Cox}\frac{W1}{L1}{\left(\right|\mathrm{Vgs}1|-|\mathrm{Vth}1\left|\right)}^2=\frac{1}{2}\mathrm{\μ}2\×\mathrm{Cox}\frac{W2}{L2}{(\mathrm{Vgs}2-\mathrm{Vth})}^2\·\·\·\left(1\right)$

在方程式(1)中，μ1表示晶体管TP2的迁移率(mobility)，L1表示晶体管TP2的沟道长度，W1表示晶体管TP2的沟道宽度，μ2表示晶体管TN2的迁移率，L2表示晶体管TN2的沟道长度，W2表示晶体管TN2的沟道宽度。Vgs1表示晶体管TP2的栅-源极电压，Vgs2表示晶体管TN2的栅-源极电压，Vth1表示晶体管TP2的阈值电压，Cox表示MOS晶体管每单位面积的栅极电容。

方程式(1)还可以按如下所示进行重写。

$\frac{W1}{W2}=\frac{L1}{L2}\×\frac{\mathrm{\μ}2}{\mathrm{\μ}1}\×\frac{{(\mathrm{Vgs}2-\mathrm{Vth})}^2}{{\left(\right|\mathrm{Vgs}1|-|\mathrm{Vth}1\left|\right)}^2}\·\·\·\left(2\right)$

由于晶体管TP2的当前栅极电压为0V，所以在最差状况下，晶体管TP2的栅-源极电压Vgs1等于第二高电势电压VH(Vgs1＝VH)。第二高电势电压VH与阈值电压Vth1之间的关系满足如下所示的表达式。

VH＞＞|Vth1|…(3)

因而，第二高电势电压VH可以近似为如下所示。

|Vgs1|-|Vth1|≈VH…(4)

晶体管TN2的栅-源极电压Vgs2变得等于第一高电势电压VL(Vgs2＝VL)。因而，方程式(1)可以按如下所示进行重写。

$\frac{W1}{W2}=\frac{L1}{L2}\×\frac{\mathrm{\μ}2}{\mathrm{\μ}1}\×\frac{{(\mathrm{VL}-\mathrm{Vth})}^2}{{\mathrm{VH}}^2}\·\·\·\left(5\right)$

通过重新整理方程式(5)，晶体管TN2的阈值电压Vth可以表达为如下所示。

$\mathrm{Vth}=\mathrm{VL}(1-\frac{\mathrm{VH}}{\mathrm{VL}}\sqrt{\frac{\mathrm{\μ}1\×\mathrm{Cox}\frac{W1}{L1}}{\mathrm{\μ}2\×\mathrm{Cox}\frac{W2}{L2}}})\·\·\·\left(6\right)$

如下所示的方程式(7)可以代入方程式(6)中。

$\mathrm{\βx}=\mathrm{\μx}\×\mathrm{Cox}\frac{\mathrm{Wx}}{\mathrm{Lx}}\·\·\·\left(7\right)$

在这种情况下，方程式(6)可以简化为如下所示。

$\mathrm{Vth}=\mathrm{VL}(1-\frac{\mathrm{VH}}{\mathrm{VL}}\sqrt{\frac{\mathrm{\β}1}{\mathrm{\β}2}})\·\·\·\left(8\right)$

基于方程式(8)，可以得到晶体管TN2的阈值电压Vth。进一步，当晶体管TN2响应于具有第一高电势电压VL电平的信号工作在实质上饱和的区域时，方程式(1)得到满足。因而，使用方程式(8)可以得到晶体管TN2的阈值电压Vth以使晶体管TN2能够响应于具有第一高电势电压VL电平的信号而被切换。也即，使用方程式(8)可以得到使能晶体管TN2响应于具有第一高电势电压VL电平的信号而被切换的阈值电压Vth。以上描述了晶体管TN2的阈值电压Vth。然而，晶体管TN1的阈值电压Vth也可以使用方程式(8)得到。

基于晶体管TN1、TN2、TP1、TP2的工艺状况(process condition)等，可以预先得到方程式(8)中β1和β2的值。因此，只要能够得到第一高电势电压VL的值以及第一高电势电压VL与第二高电势电压VH之间的比率(VH/VL)，就可以得到晶体管TN1和TN2的阈值电压。进一步，通过将体偏压Vbb的电压值设置在晶体管TN1和TN2的阈值电压Vth，可以确保晶体管TN1和TN2响应于具有第一高电势电压VL的信号而被激活。有鉴于此新的要点，第三实施例采用了下述结构。

如图10所示，电平位移电路3包括电平转换单元10a和控制单元80，该控制单元80在检测到第一高电势电压VL的电平减小时，基于第一高电势电压VL和第二高电势电压VH来控制体偏压Vbb。

在电平转换单元10a中，输入信号Si经由反相器电路14、15、16作为输出电压V1被供应至晶体管TN1的栅极。进一步，反相器电路16的输出电压V1经由反相器电路17作为输出电压V2被提供至晶体管TN2的栅极。反相器电路14至17被提供有第一高电势电压VL作为工作电压。

反相器电路15的输出电压VT(具有与输入信号Si相同电平的信号)被提供至反相器电路18。反相器电路18的输出端子耦接至晶体管TN1的背栅极。反相器电路18被提供有由控制单元80生成的体偏压Vbb并将其作为工作电压。因而，当反相器电路15的输出电压VT具有H1电平时，也即，当晶体管TN1被解除激活时，反相器电路18将具有L电平(地电平)的体偏压Vbb1施加至晶体管TN1的背栅极。当反相器电路15的输出电压处于L电平，也即，当晶体管TN1被激活时，反相器电路18将具有H电平(体偏压Vbb的电平)的体偏压Vbb1施加至晶体管TN1的背栅极。

反相器电路16的输出电压V1被提供至反相器电路19。反相器电路19的输出端子耦接至晶体管TN2的背栅极。反相器电路19被提供有由控制单元80生成的体偏压Vbb并将其作为工作电压。因而，以与反相器电路18同样的方式，反相器电路19在晶体管TN2被解除激活时将L电平的体偏压Vbb2施加至晶体管TN2。进一步，反相器电路19在晶体管TN2被激活时将H电平的体偏压Vbb2施加至晶体管TN2。

现在将描述控制单元80的结构。

取样及保持电路(sample-and-hold circuit，S/H电路)81被提供有第一高电势电压VL。该S/H电路81在特定时刻对第一高电势电压VL进行取样及保持，并将保持的电压VLh提供至模数转换器(analog-to-digital converter，ADC)82。

ADC 82将保持的电压VLh(其为模拟信号)转换成数字值(数字信号)，并将该数字值作为第一高电势电压值DVL提供至数字除法器(除法器)85、解码器86及判定器(determiner)87。也即，ADC 82生成了通过将第一高电势电压VL的电压值转换成数字值而得到的第一高电势电压值DVL。

S/H电路83被提供有第二高电势电压VH。S/H电路83在特定时刻对第二高电势电压VH取样及保持，并将保持的电压VHh提供至ADC 84。S/H电路81和83消除了第一高电势电压VL和第二高电势电压VH的电平的时间性变化(temporal change)。

ADC 84将保持的电压VHh(其为模拟信号)转换成数字值，并将该数字值作为第二高电势电压值DVH提供至除法器85。也即，ADC 84生成了通过将第二高电势电压VH的电压值转换成数字值而得到的第二高电势电压值DVH。

除法器85将第二高电势电压值DVH除以第一高电势电压值DVL并将计算值DVR(＝DVH/DVL)供应至解码器86。也即，除法器85生成了与第一高电势电压VL与第二高电势电压值DVH之间的比率(VH/VL)对应的计算值DVR。

解码器86包括预先将输入信号与输出信号关联的转换表86a。解码器86依据转换表86a将从ADC 82输入的第一高电势电压值DVL以及从除法器85输入的计算值DVR转换成用于设置体偏压Vbb电压值的设置信号ES。

具体而言，如图11所示，在转换表86a中，第一高电势电压DVL和计算值DVR与施加至晶体管TN1和TN2的体偏压Vbb相关联。体偏压Vbb的电压值是依据晶体管TN1和TN2的阈值电压Vth而预先设置，该阈值电压Vth是使用相应的第一高电势电压值DVL(第一高电势电压VL的电压值)及计算值DVR(VH/VL的值)基于方程式(8)而计算得到。基于方程式(8)计算晶体管TN1和TN2的阈值电压Vth使用到了β1和β2的值，该值是使用晶体管TN1、TN2、TP1、TP2的工艺状况而预先计算得到。进一步，在转换表86a中，体偏压Vbb的电压值与设置信号ES相关联，该设置信号ES激活电压生成电路88中开关SW10至SW17的其中之一。在第三实施例中，当设置信号ES为“000”、“001”、“010”、...、“111”时，电压生成电路88中的开关SW10、SW11、SW12、...、SW17被分别激活。

具有转换表86a的解码器86将第一高电势电压值DVL及计算值DVR转换成体偏压Vbb的电压值。进一步，解码器86将体偏压Vbb的电压值转换成设置信号ES。然后，如图10所示，设置信号ES被供应至判定器87以及电压生成电路88。

当晶体管TN1和TN2不能响应于具有降低的电压电平的第一高电势电压VL而被激活时，解码器86生成以正向偏置状态设置体偏压Vbb的设置信号ES。换言之，解码器86在检测到第一高电势电压VL的减小时控制体偏压Vbb的电压值。

基于第一高电势电压DVL及设置信号ES，判定器87在体偏压Vbb的电压值高于第一高电势电压VL的电压值(Vbb＞VL)时输出报警信号AS。例如，如图11所示，当第一高电势电压DVL为“000”且计算值DVR为“010”时，设置信号ES变为“100”。在该状态中，体偏压Vbb的电压值(0.4V)高于第一高电势电压VL的电压值(0.2V)。因而，判定器87输出报警信号AS。在这种情况下，被提供有体偏压Vbb作为工作电压并且其输入端子被提供有第一高电势电压VL的反相器18和19的工作会失稳。为了解决这一问题，判定器87输出报警信号AS，例如去警告用户停止使用当前的第一高电势电压VL。换言之，报警信号AS充当这样的信号，其指示出当前的第一高电势电压VL小于使能电平位移电路3工作的第一高电势电压VL下限值(体偏压Vbb的上限值)。

如图10所示，电压生成电路88包括多个(本例中为9个)电阻R20至R28，这些电阻串联耦接在被提供有第二高电势电压VH的端子与地之间。在第三实施例中，R20至R27八个电阻被设置为具有相同的电阻值，电阻R28被设置为具有高于其他电阻R20至R27的电阻值。

电压生成电路88通过使用R20至R28九个电阻对第二高电势电压VH与地之间的电势差进行分割来生成分压。例如，电阻R20与地之间的耦接点以及电阻R20到R27之间的耦接点，也即，节点N20至N27，每个都被提供有通过使用特定分压比对第二高电势电压VH与地之间的电压进行分压而生成的分压。在第三实施例中，节点N20至N27处的电压分别被设置为0V、0.1V、0.2V、0.3V、0.4V、0.5V、0.6V和0.7V。

节点N20至N27分别耦接至开关SW20至SW27的第一端子。开关SW20至SW27的第二端子共同耦接至输出端子Po。开关SW20至SW27的激活和解除激活是由来自解码器86的设置信号ES控制。例如，开关SW20至SW27的其中之一依据选择信号SS被激活。这使节点N20至N27的其中之一经由激活的开关耦接至输出端子Po。也即，输出端子Po处的电势依其所耦接的节点N20至N27之一处的电势而变化。耦接至开关SW10的节点N20处的电势为地电平，开关SW10是在正向偏压并非必要时被激活。

进一步，输出端子Po经由电压跟随耦接运算放大器(voltage follower-coupled operational amplifier)89耦接至反相器电路18和19中每一个的高电势侧电源端子。以这种方式，电压生成电路88为反相器电路18和19提供体偏压Vbb，该体偏压Vbb充当工作电压并具有对应于设置信号ES的输出端子Po处的电势，也即，具有由解码器86转换的电压值。

数字除法器85为除法器的一个示例，解码器86为生成设置信号的信号生成电路的一个示例，反相器电路18为第一开关的一个示例，反相器电路19为第二开关的一个示例。

现在将参照图11和图12描述电平位移电路3的工作。紧接着将描述在不施加正向偏压的状态中第一高电势电压VL低于晶体管TN1和TN2的阈值电压Vth时电平位移电路3的工作。为便于显示，图12中的横轴和纵轴依比例有所放大或缩小。

此处，第一高电势电压VL为0.5V，第二高电势电压VH为2V，将第二高电势电压VH除以第一高电势电压VL所得到的值(VH/VL)为4。在这种情况中，如图11所示，从ADC 82输出的第一高电势电压值DVL为“011”，并且从除法器85输出的计算值DVR为“110”。结果，解码器86将第一高电势电压值DVL“011”和计算值DV“110”转换成体偏压Vbb的电压值(0.4V)，并进一步将该0.4V的电压值转换成“100”的设置信号ES。然后，判定器87比较第一高电势电压值DVL“011”和设置信号ES的值“100”。在这种情况中，体偏压Vbb的电压值(0.4V)小于第一高电势电压VL的电压值(0.5V)。因而，判定器87不输出报警信号AS。

当设置信号ES的值“100”从解码器86被供应至电压生成电路88时，开关SW14被激活。这将耦接至开关SW14的节点N24处的电压(＝0.4V)提供作为反相器电路18和19的工作电压。

如图12所示，在这种情况中，当输入信号Si从L电平偏移至H1电平时，反相器电路15的输出电压VT偏移至H1电平，反相器电路16的输出电压V1偏移至L电平，并且反相器电路17的输出电压V2偏移至H1电平。结果，L电平的体偏压Vbb1响应于输出电压V1从反相器电路18被供应至晶体管TN1的背栅极。进一步，晶体管TN1响应于输出电压VT被解除激活。也即，当晶体管TN1被解除激活时，反相器电路18控制并降低体偏压Vbb1以增大晶体管TN1的阈值电压Vth。

响应于输出电压V1，具有H电平的体偏压Vbb2(节点N24处的电压(＝0.4V))从反相器电路19被供应至晶体管TN2的背栅极。由于体偏压Vbb2的施加(正向偏压)，晶体管TN2的阈值电压Vth降低至从方程式(8)计算得到的阈值电压。因而，即使当第一高电势电压VL被降低时，晶体管TN2也能响应于具有第一高电势电压VL的输出电压V2而被充分激活。这便利地将节点N2处的电压从第二高电势电压VH的电平降低至地电平。因而，晶体管TP1被激活，并且晶体管TP2被解除激活。然后，从反相器电路13输出H2电平的输出信号So。如上所述，当晶体管TN2被激活时，反相器电路19控制体偏压Vbb2以减小晶体管TN2的阈值电压Vth。

当输入信号Si从H1电平偏移至L电平，体偏压Vbb1由反相器电路18控制以减小晶体管TN1的阈值电压Vth，该晶体管TN1切换至激活状态。进一步，体偏压Vbb由反相器电路19控制以增大晶体管TN2的阈值电压Vth，该晶体管TN2切换至解除激活状态。

在第一实施例的优点(1)和(2)之外，第三实施例还具有下述优点。

x(6)体偏压Vbb是依据第一高电势电压VL和第一高电势电压VL与第二高电势电压VH之间的比率值而被控制。例如，体偏压Vbb的电压值被设置为晶体管TN1和TN2的阈值电压Vth，该阈值电压Vth是基于第一高电势电压VL和第一高电势电压VL与第二高电势电压VH之间的比率值通过方程式(8)计算得到的。这容许了体偏压Vbb电压值的精确设置，以便晶体管TN1和TN2的阈值电压Vth可以使能其响应于具有第一高电势电压VL电平的信号进行激活。

x(7)进一步，通过以这种方式控制体偏压Vbb，能够通过控制晶体管TN1和TN2的阈值电压Vth来避免不必要的布局(layout)。具体而言，例如，为了通过设置晶体管TN2的元件尺寸来控制晶体管TN1和TN2的阈值电压Vth，晶体管TN2的W2/L2比率必须大于晶体管TP2的W1/L1比率。例如，在基于第一高电势电压VL和第二高电势电压VH之间的关系来粗略估计晶体管TP2与TN2之间的元件尺寸比率时，方程式(5)可以近似为如下所示。

$\frac{\frac{W1}{L1}}{\frac{W2}{L2}}\≈\frac{\mathrm{\μ}2}{\mathrm{\μ}1}\×\frac{1}{2\×{\left(\frac{\mathrm{VH}}{\mathrm{VL}}\right)}^2}\·\·\·\left(9\right)$

进一步，可以使用如下所示的方程式。

$\frac{\mathrm{\μ}2}{\mathrm{\μ}1}=\frac{2}{1}\·\·\·\left(10\right)$

结果，从方程式(9)得到如下所示的表达式。

$\frac{\frac{W1}{L1}}{\frac{W2}{L2}}\≈\frac{1}{{\left(\frac{\mathrm{VH}}{\mathrm{VL}}\right)}^2}\·\·\·\left(11\right)$

此处，例如，第一高电势电压VL为0.8V，第二高电势电压VH为3.6V。在这种情况下，得到以下方程式。

${\left(\frac{\mathrm{VH}}{\mathrm{VL}}\right)}^2=20.25\·\·\·\left(12\right)$

在这种情况下，当满足L1＝L2时，W2＝20.25相关于W1＝1得到满足。也即，N沟道MOS晶体管TN2的W2/L2比率有必要远远大于P沟道MOS晶体管TP2的W1/L1比率。当按具有这种元件尺寸的晶体管TP2和TN2布局时，这种不规则的形状增大了所占的面积。

然而，第三实施例的控制单元80通过控制体偏压Vbb的电压值来控制晶体管TN2的阈值电压Vth。因而，在对晶体管TN1和TN2布局时避免了不规则形状。因而，以稍微过分强调的方式来说，即使晶体管TP2和TN2具有相同的元件尺寸，通过控制体偏压Vbb，也能将晶体管TN2的阈值电压Vth设置成一个容许其响应于具有第一高电势电压VL电平而激活的值。因此，有效地避免了不必要的布局。

x(8)进一步，每当第一高电势电压VL变化时都生成新的设置信号ES。因而，会依据当前的第一高电势电压VL自动设置适当的体偏压Vbb。

x(9)当施加的体偏压Vbb的电压值高于第一高电势电压VL的电压值(Vbb＞VL)时，报警信号AS被输出，该信号指示出当前第一高电势电压VL小于能够使电平位移电路3工作的第一高电势电压VL的下限值(适当值)。这防止了电平位移电路3无法工作。

本领域技术人员显而易见的是，本发明可以以其他特定形式实施而不脱离本发明的精神和范围。具体地，可以理解本发明能够以下面的形式实施。

第三实施例中控制单元80的结构可以改变。例如，第三实施例中，在第一高电势电压VL和第二高电势电压VH的电压值被转换为数字值之后，转换的第二高电势电压DVH被转换的第一高电势电压DVL所除。然而，本发明并不仅限于这种方式。例如，图13显示电平位移电路4的修改示例，其中控制单元100包括模拟除法器103，该模拟除法器103将S/H电路101中保持的第二高电势电压VH电压值VHh(模拟值)除以S/H电路102中保持的第一高电势电压VL电压值VLh(模拟值)。在该例中，控制单元100包括ADC 104及ADC 105，其中ADC 104将从S/H电路102输出的保持电压VLh转换成第一高电势电压值DVL(数字值)，ADC 105将从除法器103输出的计算值VR转换成计算值DVR(数字值)。

进一步，在第三实施例中，判定器87判定体偏压Vbb的电压值是否高于第一高电势电压VL的电压值并进而输出报警信号AS。本发明并不仅限于这种方式。例如，如图13所示，当体偏压Vbb的电压值高于第一高电势电压VL的电压值时，可以从解码器106输出对应于报警信号AS的设置信号ES。在该例中，例如，在解码器106的转换表106a中，对于体偏压Vbb的电压值高于第一高电势电压VL的电压值的情况，输入信号如图14所示与对应于报警信号AS(参照图14中的“NG”)的值相关联。进一步，在转换表106a中，对应于报警信号AS的值与具有特定值(图14中的“111”)的设置信号ES相关联。因而，当从解码器106输出具有“111”的设置信号时，便警告例如用户去停止使用当前的第一高电势电压VL，就像输出报警信号AS时的方式一样。

第三实施例中解码器86首先将第一高电势电压值DVL及计算值DVR转换成所施加体偏压Vbb的电压值，然后将体偏压Vbb的电压值转换成设置信号ES。本发明并不仅限于这种方式。例如，在解码器86(转换表86a)中，第一高电势电压值DVL及计算值DVR可以直接转换成设置信号ES。

S/H电路81和83可以从第三实施例的电平位移电路3中去掉。

在第三实施例中，只要从外部设备将对应于设置信号ES的信号供应给电压生成电路88，那么S/H电路81和83、ADC 82和84、除法器85、解码器86以及判定器87都可以从电平位移电路3中去除。

第二实施例中的寄存器66并无具体限定，只要是存储来自计数器65的计数信号Q[2:0]的存储电路都可以。例如，可以用锁存电路(latch circuit)来代替寄存器66。

第二实施例中的选择电路60控制电压生成电路51以便使体偏压Vbb的电压值逐渐增大。然而，例如，可以控制电压生成电路51以使体偏压Vbb的电压值逐渐减小。

在第二实施例中，可以将特定的偏压提供至上限检测器52中晶体管TN6的栅极，而不是将晶体管TN6的栅极接地。

在第二实施例中，下限检测器55中晶体管TN7的栅极可以被提供有特定的偏压，来代替第一高电势电压VL。

在第一和第二实施例中，只要从外部设备将对应于检测信号DS的信号供应至控制单元30和50，检测单元20就可以从电平位移电路1和2中去掉。

在实施例中，提供至检测单元20和控制单元30、50、80的第二高电势电压VH可以用带隙基准电压(band gap reference voltage)生成。这使得提供给检测单元20和控制单元30、50、80的电压具有很小的温度变化。因而，可以精确地生成期望的体偏压Vbb。

实施例中的电平转换单元10和10a从晶体管TN2与TP2之间的节点N2经由反相器电路13输出所述的输出信号So。取而代之的是，可以从晶体管TN1与TP1之间的节点N1输出所述的输出信号So。

所述实施例可以组合。例如，图15所示的电平位移电路5中用第三实施例的电平位移电路10a代替了第一实施例的电平转换单元10。进一步，在第一和第三实施例中，控制单元30和80中生成的体偏压Vbb可以被提供至多个电平转换单元10和10a。或者，第三实施例的电压生成电路88可以换成第二实施例的检测单元20和电压生成电路51。

所述实施例中的电平位移电路可以应用于半导体器件。图16显示半导体集成电路(LSI)110的示例。LSI110包括工作在第一高电势电压VL的第一电路或逻辑电路111(电源域(power supply domain))，以及工作在第二高电势电压VH的第二电路或模拟电路112(电源域)。

逻辑电路111处理例如形成数字信号的图像数据或运动图像数据，并包括将模拟信号转换成数字信号的模数转换器。进一步，模拟电路112处理例如形成模拟信号的语音数据，并包括将数字信号转换成模拟信号的数模转换器。只要其工作在第一高电势电压VL，逻辑电路111并无具体限定。进一步，只要其工作在第二高电势电压VH，模拟电路112也没有具体限定。

逻辑电路111耦接至电平位移电路113及电平位移电路114。电平位移电路113将从逻辑电路111输出的第一高电势电压VL电平的信号转换成具有第二高电势电压VH电平的信号并将转换的信号供应至模拟电路112。电平位移电路113例如可以是所述实施例中电平位移电路1至5中的任意一个。

电平位移电路114将从模拟电路112输出的具有第二高电势电压VH电平的信号转换成具有第一高电势电压VL电平的信号并将转换的信号供应至逻辑电路111。

模拟电路112耦接至输入端子115以及输出端子116，输入端子115接收从LSI 100外部输入至模拟电路112的输入信号，输出端子116输出从模拟电路112输出到LSI 110之外的输出信号。

另外，以上实施例中的电平位移电路1至5例如可以用作外部电路的接口电路。

此处叙述的所有示例及条件性语句，都是为了教学目的以帮助读者理解本发明的原理以及发明人对于现有技术作出促进而贡献的概念，并且都应在不限于这些具体叙述的示例及条件的情况下进行解读，而该说明书中这些示例的组织也无关于展现本发明的优势及劣势。尽管本发明的实施例已加以详细描述，然而应当理解，在不脱离本发明的精神和范围的条件下，能够进行各种改变、替换及变化。

Claims (16)

1.一种电平位移电路，包括：

电平转换单元，其将具有第一电压的信号电平的输入信号转换成具有第二电压的信号电平的信号，所述第二电压高于所述第一电压，其中所述电平转换单元包括第一导电类型的第一和第二MOS晶体管以及第二导电类型的第三和第四MOS晶体管，所述第二导电类型与所述第一导电类型不同，并且其切换依据所述输入信号而被控制，所述第三和第四MOS晶体管包括分别经由所述第一和第二MOS晶体管被提供有所述第二电压的漏极；以及

控制单元，其耦接至所述电平转换单元，其中在检测到所述第一电压的减小时，所述控制单元控制所述第三和第四MOS晶体管的体偏压以减小所述第三和第四MOS晶体管的阈值电压。

2.根据权利要求1所述的电平位移电路，还包括检测单元，所述检测单元包括所述第二导电类型的第五MOS晶体管，其中所述第五MOS晶体管的阈值大于或等于所述第三和第四MOS晶体管中背栅极耦接至源极时所述第三和第四MOS晶体管的阈值电压，并且所述第五MOS晶体管在响应于所述第一电压被解除激活时生成检测信号；

其中，所述控制单元依据来自所述检测单元的所述检测信号来控制所述体偏压。

3.根据权利要求2所述的电平位移电路，其中，

所述第一导电类型为P型；

所述第二导电类型为N型；并且

所述控制单元依据所述检测信号控制所述体偏压，以使得所述第三和第四MOS晶体管的阈值大于0V且使能所述第三和第四MOS晶体管响应于所述输入信号的切换。

4.根据权利要求3所述的电平位移电路，其中，所述控制单元包括：

电压生成电路，其依据所述检测信号生成所述体偏压；

第一检测器，其检测所述第三和第四MOS晶体管的阈值电压是否小于0V并生成第一检测信号；

第二检测器，其检测所述第三和第四MOS晶体管响应于所述输入信号的切换并生成第二检测信号；以及

设置电路，其耦接至所述第一和第二检测器，其中所述设置电路依据所述第一和第二检测信号设置所述体偏压的电压值，所述设置电路包括耦接至所述电压生成电路的控制电路，且所述控制电路依据所述检测信号控制所述电压生成电路以逐渐改变所述体偏压的电压值。

5.根据权利要求1所述的电平位移电路，其中，所述控制单元依据所述第一电压的变化而改变所述体偏压的电压值。

6.根据权利要求4所述的电平位移电路，其中：

所述第一检测器具有与所述第三和第四MOS晶体管相同的电气特性，并包括所述第二导电类型的第六MOS晶体管，所述第六MOS晶体管包括互相耦接的栅极和源极，且当通过将所述体偏压施加至所述第六MOS晶体管的背栅极而使所述第六MOS晶体管被激活时，所述第一检测器生成所述第一检测信号；并且

所述第二检测器具有与所述第三和第四MOS晶体管相同的电气特性，并包括所述第二导电类型的第七MOS晶体管，所述第七MOS晶体管包括被施加有所述体偏压的背栅极，且当所述第七MOS晶体管响应于所述第一电压而被激活时，所述第二检测器生成所述第二检测信号。

7.根据权利要求4所述的电平位移电路，其中，所述控制单元包括：

振荡电路，其响应于所述检测信号生成具有固定频率的时钟信号；

计数器，其耦接至所述振荡电路，用以对所述时钟信号计数；以及

信号生成电路，其基于所述计数器的计数值生成控制信号，所述控制信号控制所述电压生成电路以逐渐增大所述体偏压的电压值。

8.根据权利要求7所述的电平位移电路，其中，

所述设置电路包括存储电路，所述存储电路在基于所述第一检测信号和所述第二检测信号的定时存储所述计数器的计数值；并且

所述信号生成电路基于所述存储电路中存储的计数值生成所述控制信号。

9.根据权利要求1所述的电平位移电路，其中，所述控制单元依据所述第一电压的电压值以及通过将所述第二电压的电压值除以所述第一电压的电压值所得到的值来控制所述体偏压。

10.根据权利要求9所述的电平位移电路，其中所述控制单元包括：

除法器，其通过将所述第二电压的电压值除以所述第一电压的电压值而生成计算值；

设置信号生成电路，其包括转换表，所述转换表预先将所述第一电压的电压值以及所述除法器的计算值与特定的体偏压电压值相关联，并且所述设置信号生成电路生成设置信号，该设置信号依据所述转换表设置所述体偏压的电压值；以及

电压生成电路，其生成体偏压，该体偏压具有与从所述设置信号生成电路供应的设置信号相对应的电压值。

11.根据权利要求10所述的电平位移电路，其中，当所述特定的体偏压电压值大于所述第一电压的电压值时，所述控制单元输出报警信号，该报警信号指示出所述第一电压不合适。

12.根据权利要求9所述的电平位移电路，其中：

所述第一和第二MOS晶体管中每个都包括漏极及栅极，所述第一MOS晶体管的漏极耦接至所述第二MOS晶体管的栅极，所述第一MOS晶体管的栅极耦接至所述第二MOS晶体管的漏极，且所述第一和第二MOS晶体管的漏极分别耦接至所述第三和第四MOS晶体管的漏极；并且

所述控制单元依据所述第三和第四MOS晶体管的阈值电压生成所述体偏压，该阈值电压通过以下方程式计算

$\mathrm{Vth}=\mathrm{VL}(1-\frac{\mathrm{VH}}{\mathrm{VL}}\sqrt{\frac{\mathrm{\μ}1\×\mathrm{Cox}\frac{W1}{L1}}{\mathrm{\μ}2\×\mathrm{Cox}\frac{W2}{L2}}})$

其中VL表示所述第一电压的电压值，VH表示所述第二电压的电压值，μ1表示所述第一和第二MOS晶体管的迁移率，L1表示所述第一和第二MOS晶体管的沟道长度，W1表示所述第一和第二MOS晶体管的沟道宽度，μ2表示所述第三和第四MOS晶体管的迁移率，L2表示所述第三和第四MOS晶体管的沟道长度，W2表示所述第三和第四MOS晶体管的沟道宽度，Cox表示MOS晶体管每单位面积的栅极电容。

13.根据权利要求1所述的电平位移电路，还包括：

第一开关，其控制所述第三MOS晶体管的体偏压，以使所述第三MOS晶体管的阈值电压在所述第三MOS晶体管被激活时减小，而在所述第三MOS晶体管被解除激活时增大；以及

第二开关，其控制所述第四MOS晶体管的体偏压，以使所述第四MOS晶体管的阈值电压在所述第四MOS晶体管被激活时减小，而在所述第四MOS晶体管被解除激活时增大。

14.一种电平位移电路，包括：

转换电路，其包括接收输入信号的晶体管，并转换所述输入信号的幅度；

检测电路，其包括所述晶体管的复制晶体管，并检测所述复制晶体管响应于所述输入信号的电压电平是变为导通还是非导通；以及

电压输出电路，其耦接至所述转换电路及所述检测电路，其中所述电压输出电路响应于所述复制晶体管为非导通的检测，将体偏压施加至所述晶体管以使所述复制晶体管变为导通。

15.根据权利要求14所述的电平位移电路，其中，响应于施加至所述晶体管的栅极的所述输入信号的电压电平，当大于所述电压电平的电源电压施加在所述晶体管的源极与漏极之间时，所述转换电路转换所述输入信号的幅度。

16.一种半导体器件，包括：

第一电路，其工作在第一电压；

第二电路，其工作在大于所述第一电压的第二电压；及

电平位移电路，其将具有所述第一电压的信号电平的输入信号转换成具有所述第二电压的信号电平的信号，其中所述电平位移电路包括电平转换单元，且该电平转换单元包括第一导电类型的第一和第二MOS晶体管以及第二导电类型的第三和第四MOS晶体管，所述第二导电类型与所述第一导电类型不同，并且其切换依据所述输入信号以互补的方式而被控制，所述第三和第四MOS晶体管包括分别经由所述第一和第二MOS晶体管被提供有所述第二电压的漏极；以及

控制单元，其耦接至所述电平转换单元，其中在检测到所述第一电压的减小时，所述控制单元控制所述第三和第四MOS晶体管的体偏压以减小所述第三和第四MOS晶体管的阈值电压。

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