JP2018098535A - 主スイッチング素子の駆動回路 - Google Patents

Abstract

【課題】コストの増大を抑えつつ、主スイッチング素子が誤ってオンすることを防止する。【解決手段】制御部３及びスイッチ手段４を備えて駆動回路１を構成し、制御部３は、主スイッチング素子Ｓｍのオン時、スイッチング素子Ｓ１をオンさせ、スイッチング素子Ｓ２をオフさせることにより、主スイッチング素子Ｓｍの制御端子に正の電圧Ｖ＋を印加させると同時に、コンデンサＣの負側端子に負電荷を蓄積させ、主スイッチング素子Ｓｍのオフ時、スイッチング素子Ｓ１をオフさせ、スイッチング素子Ｓ２をオンさせ、スイッチ手段４は、スイッチング素子Ｓ１がオフし、スイッチング素子Ｓ２がオンすると、コンデンサＣの負側端子に蓄積されている負電荷により、主スイッチング素子Ｓｍの制御端子に負の電圧Ｖ−を印加させる。【選択図】図１

Description

本発明は、主スイッチング素子の駆動回路に関する。

図３（ａ）は、既存の駆動回路の一例を示す図である。
図３（ａ）に示す駆動回路３１は、例えば、電力変換装置３２に備えられる主スイッチング素子Ｓｍを駆動するものであって、スイッチング素子Ｓ３１〜Ｓ３５と、コンデンサＣと、スイッチング素子Ｓ３１〜Ｓ３５のオン、オフを制御する制御部３３とを備える。

図３（ｂ）は、スイッチング素子Ｓ３１〜Ｓ３５のオン、オフのタイミング、及び、主スイッチング素子Ｓｍの制御端子の電圧ＶＧの一例を示す図である。
まず、制御部３３は、主スイッチング素子Ｓｍのオン時（時刻ｔ１〜ｔ２）、スイッチング素子Ｓ３１、Ｓ３３、Ｓ３５をオンさせるとともに、スイッチング素子Ｓ３２、Ｓ３４をオフさせる。このとき、電源Ｐの電圧がスイッチング素子Ｓ３３を介して主スイッチング素子Ｓｍの制御端子に印加され、主スイッチング素子Ｓｍの制御端子の電圧ＶＧが正の電圧Ｖ＋になり、主スイッチング素子Ｓｍがオン状態に維持される。また、電源Ｐの正側端子からスイッチング素子Ｓ３１、コンデンサＣ、及びスイッチング素子Ｓ３５を介して電源Ｐの負側端子（グランド）へ電流が流れることにより、コンデンサＣの負側端子に負の電荷が蓄積される。

次に、制御部３３は、主スイッチング素子Ｓｍのオフ時（時刻ｔ２〜ｔ３）、スイッチング素子Ｓ３１、Ｓ３３、Ｓ３５をオフさせるとともに、スイッチング素子Ｓ３２、Ｓ３４をオンさせる。このとき、電源Ｐの電圧は主スイッチング素子Ｓｍの制御端子に印加されない。また、コンデンサＣの正側端子がスイッチング素子Ｓ３２を介して電源Ｐの負側端子に接続され、コンデンサＣの負側端子がスイッチング素子Ｓ３４を介して主スイッチング素子Ｓｍの制御端子に接続される。そのため、コンデンサＣの負側端子に蓄積されている負の電荷により主スイッチング素子Ｓｍの制御端子に負の電圧が印加され、主スイッチング素子Ｓｍの制御端子の電圧ＶＧが負の電圧Ｖ−になり、主スイッチング素子Ｓｍがオフ状態に維持される。

このように、既存の駆動回路３１では、主スイッチング素子Ｓｍのオフ時（時刻ｔ２〜ｔ３）、コンデンサＣの負側端子に蓄積されている負の電荷により主スイッチング素子Ｓｍの制御端子に負の電圧を印加させているため、主スイッチング素子Ｓｍに接続される配線の寄生インダクタンスＬにより主スイッチング素子Ｓｍの制御端子の電圧ＶＧが変動しても、主スイッチング素子Ｓｍの制御端子の電圧ＶＧの上昇を抑えることができ、主スイッチング素子Ｓｍが誤ってオンすること（誤点弧）を防止することができる。

関連する文献として、例えば、特許文献１がある。

特開２００９−２１８２３号公報

しかしながら、既存の駆動回路３１は、多くのスイッチング素子を必要とし、コストが増大してしまうという懸念がある。
本発明の一側面に係る目的は、コストの増大を抑えつつ、主スイッチング素子が誤ってオンすることを防止することが可能な駆動回路を提供することである。

本発明に係る一つの形態である主スイッチング素子の駆動回路は、第１及び第２スイッチング素子と、第１及び第２ダイオードと、コンデンサと、制御部と、スイッチ手段とを備える。

制御部は、主スイッチング素子のオン時、第１スイッチング素子をオンさせ、第２スイッチング素子をオフさせることにより、主スイッチング素子の制御端子に主スイッチング素子をオンさせるための正の電圧を印加させると同時に、電源の正側端子から第１ダイオード、コンデンサ、及び第２ダイオードを介して電源の負側端子へ電流を流すことにより、コンデンサの負側端子に負電荷を蓄積させ、主スイッチング素子のオフ時、第１スイッチング素子をオフさせ、第２スイッチング素子をオンさせる。

スイッチ手段は、第１スイッチング素子がオフし、第２スイッチング素子がオンすると、コンデンサの負側端子に蓄積されている負電荷により、主スイッチング素子の制御端子に主スイッチング素子をオフさせるための負の電圧を印加させる。

本発明は、主スイッチング素子の駆動回路において、コストの増大を抑えつつ、主スイッチング素子が誤ってオンすることを防止することができる。

（ａ）は実施形態の駆動回路を模式的に示す図であり、（ｂ）はスイッチング素子Ｓ１〜Ｓ３のオン、オフのタイミング、主スイッチング素子Ｓｍの制御端子の電圧ＶＧの一例を示す図である。 （ａ）は実施形態の駆動回路の実施例を示す図であり、（ｂ）は実施形態の駆動回路の変形例を示す図である。 （ａ）は既存の駆動回路の一例を示す図であり、（ｂ）はスイッチング素子Ｓ３１〜Ｓ３５のオン、オフのタイミング、主スイッチング素子Ｓｍの制御端子の電圧ＶＧの一例を示す図である。

以下図面に基づいて実施形態について詳細を説明する。
図１は、実施形態の駆動回路を模式的に示す図である。
図１に示す駆動回路１は、例えば、インバータやコンバータなどの電力変換器である電力変換装置２に備えられる、例えば、ブリッジ回路の上アームや下アームを構成する主スイッチング素子ＳｍとしてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を駆動するものであって、電源Ｐと、スイッチング素子Ｓ１（第１スイッチング素子）と、スイッチング素子Ｓ２（第２スイッチング素子）と、ダイオードＤ１（第１ダイオード）と、ダイオードＤ２（第２ダイオード）と、コンデンサＣと、抵抗Ｒ１と、抵抗Ｒ２と、スイッチング素子Ｓ１、Ｓ２のオン、オフを制御する制御部３と、スイッチ手段４とを備える。なお、主スイッチング素子Ｓｍは、ＭＯＳＦＥＴに限らず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）により構成してもよい。また、制御部３は、例えば、ＣＰＵ（Central Processing Unit）、マルチコアＣＰＵ、プログラマブルなデバイス（ＦＰＧＡ（Field Programmable Gate Array）やＰＬＤ（Programmable Logic Device）など）により構成する。

スイッチ手段４は、スイッチング素子Ｓ３（第３スイッチング素子）と、インバータＩＮＶとを備える。
スイッチング素子Ｓ１の一方端が電源Ｐの正側端子に接続され、スイッチング素子Ｓ１の他方端が抵抗Ｒ１を介して主スイッチング素子Ｓｍの制御端子（ゲート端子）に接続されている。また、スイッチング素子Ｓ１の他方端がダイオードＤ１のアノード端子に接続されている。また、スイッチング素子Ｓ１の他方端が抵抗Ｒ１、Ｒ２を介してスイッチング素子Ｓ３の一方端に接続されている。すなわち、スイッチング素子Ｓ１の他方端が主スイッチング素子Ｓｍの制御端子、ダイオードＤ１のアノード端子、及びスイッチング素子Ｓ３の一方端に接続されている。また、ダイオードＤ１のカソード端子がコンデンサＣの正側端子及びスイッチング素子Ｓ２の一方端に接続されている。コンデンサＣの負側端子がスイッチング素子Ｓ３の他方端、インバータＩＮＶの入力端子、及びダイオードＤ２のアノード端子に接続されている。スイッチング素子Ｓ２の他方端及びダイオードＤ２のカソード端子が電源Ｐの負側端子（グランド）に接続されている。スイッチング素子Ｓ１がオン、スイッチング素子Ｓ２がオフすると、電源Ｐの電圧がスイッチング素子Ｓ１及び抵抗Ｒ１を介して主スイッチング素子Ｓｍの制御端子に印加される。スイッチング素子Ｓ１がオフ、スイッチング素子Ｓ２がオンすると、電源Ｐの電圧が主スイッチング素子Ｓｍの制御端子に印加されなくなる。

図１（ｂ）は、スイッチング素子Ｓ１〜Ｓ３のオン、オフのタイミング、主スイッチング素子Ｓｍの制御端子に印加される電圧ＶＧの一例を示す図である。
まず、制御部３は、主スイッチング素子Ｓｍのオン時（時刻ｔ１〜ｔ２）、スイッチング素子Ｓ１をオンさせ、スイッチング素子Ｓ２をオフさせることにより、主スイッチング素子Ｓｍの制御端子に主スイッチング素子Ｓｍをオンさせるための正の電圧Ｖ＋を印加させると同時に、電源Ｐの正側端子からスイッチング素子Ｓ１、ダイオードＤ１、コンデンサＣ、及びダイオードＤ２を介して電源Ｐの負側端子へ電流を流すことにより、コンデンサＣの負側端子に負電荷を蓄積させる。

次に、制御部３は、主スイッチング素子Ｓｍのオフ時（時刻ｔ２〜ｔ３）、スイッチング素子Ｓ１をオフさせ、スイッチング素子Ｓ２をオンさせる。スイッチング素子Ｓ１がオフし、スイッチング素子Ｓ２がオンすることにより、コンデンサＣの正側端子がスイッチング素子Ｓ２を介して電源Ｐの負側端子に接続されると、コンデンサＣの負側端子に蓄積されている負の電荷によりインバータＩＮＶの入力端子にローレベルの信号が入力され、インバータＩＮＶの出力端子からハイレベルの信号が出力される。インバータＩＮＶの出力端子からハイレベルの信号が出力されると、スイッチング素子Ｓ３がオフからオンに切り替わり、コンデンサＣの負側端子がスイッチング素子Ｓ３を介して主スイッチング素子Ｓｍの制御端子に接続される。そのため、コンデンサＣの負側端子に蓄積されている負の電荷により主スイッチング素子Ｓｍの制御端子に負の電圧が印加され、主スイッチング素子Ｓｍの制御端子の電圧ＶＧが負の電圧Ｖ−になり、主スイッチング素子Ｓｍがオフ状態に維持される。負の電圧Ｖ−は、主スイッチング素子Ｓｍに接続される配線の寄生インダクタンスＬにより主スイッチング素子Ｓｍの制御端子の電圧ＶＧが変動しても、主スイッチング素子Ｓｍをオフ状態に維持することが可能な電圧に調整されているものとする。例えば、負の電圧Ｖ−は、負の電圧Ｖ−＝（（「主スイッチング素子Ｓｍのゲート−ソース間容量」×「電源Ｐの電圧」−「コンデンサＣの容量」×（「電源Ｐの電圧」−「ダイオードＤ１、Ｄ２をオンさせるため電圧」×２））／（「主スイッチング素子Ｓｍのゲート−ソース間容量」＋「コンデンサＣの容量」）を計算することにより求める。すなわち、スイッチ手段４は、スイッチング素子Ｓ１がオフし、スイッチング素子Ｓ２がオンすると、コンデンサＣの負側端子に蓄積されている負電荷により、主スイッチング素子Ｓｍの制御端子に主スイッチング素子Ｓｍをオフさせるための負の電圧Ｖ−を印加させる。なお、スイッチング素子Ｓ１がオンになり、スイッチング素子Ｓ２がオフになると、コンデンサＣの負側端子が電源Ｐの負側端子（グランド）の電位になり、インバータＩＮＶの入力端子にハイレベルの信号が入力され、インバータＩＮＶの出力端子からローレベルの信号が出力されるため、スイッチング素子Ｓ３がオンからオフに切り替わる。

図２（ａ）は、実施形態の駆動回路１の実施例を示す図である。
図２（ａ）に示す例では、スイッチング素子Ｓ１をｐチャネルのＭＯＳＦＥＴにより構成し、スイッチング素子Ｓ２をｎチャネルのＭＯＳＦＥＴにより構成している。また、スイッチング素子Ｓ３及びインバータＩＮＶをｎチャネルのＭＯＳＦＥＴ及び抵抗Ｒ３により構成している。すなわち、スイッチング素子Ｓ１のソース端子が電源Ｐの正側端子に接続され、スイッチング素子Ｓ１のドレイン端子が抵抗Ｒ１を介して主スイッチング素子Ｓｍの制御端子（ゲート端子）に接続されている。また、スイッチング素子Ｓ１のドレイン端子がダイオードＤ１のアノード端子に接続されている。また、スイッチング素子Ｓ１のドレイン端子が抵抗Ｒ１、Ｒ２を介してスイッチング素子Ｓ３のドレイン端子に接続されている。また、ダイオードＤ１のカソード端子がコンデンサＣの正側端子及びスイッチング素子Ｓ２のドレイン端子に接続されている。また、コンデンサＣの負側端子がスイッチング素子Ｓ３のソース端子、抵抗Ｒ３の一方端、及びダイオードＤ２のアノード端子に接続されている。また、抵抗Ｒ３の他方端がスイッチング素子Ｓ３のゲート端子及び電源Ｐの負側端子に接続されている。すなわち、スイッチング素子Ｓ３の制御端子がコンデンサＣの負側端子に接続されている。また、スイッチング素子Ｓ２のソース端子及びダイオードＤ２のカソード端子が電源Ｐの負側端子に接続されている。スイッチング素子Ｓ１がオンからオフに切り替わり、スイッチング素子Ｓ２がオフからオンに切り替わり、コンデンサＣの正側端子がスイッチング素子Ｓ２を介して電源Ｐの負側端子に接続されると、コンデンサＣの負側端子に蓄積されている負電荷によりコンデンサＣの負側端子の電圧が抵抗Ｒ３を介してスイッチング素子Ｓ３のゲート端子に印加され、スイッチング素子Ｓ３がオンする。これにより、主スイッチング素子Ｓｍのオフ時、コンデンサＣの負側端子と主スイッチング素子Ｓｍの制御端子を接続することができるため、コンデンサＣの負側端子に蓄積されている負の電荷により主スイッチング素子Ｓｍの制御端子に負の電圧Ｖ−を印加させることができ、主スイッチング素子Ｓｍをオフ状態に維持させることができる。なお、スイッチング素子Ｓ１がオンになり、スイッチング素子Ｓ２がオフになると、コンデンサＣの負側端子が電源Ｐの負側端子（グランド）の電位になり、スイッチング素子Ｓ３がオンからオフに切り替わる。

なお、コンデンサＣの負側端子に蓄積される負電荷を使用せずに、図２（ｂ）に示すように、制御部３から出力される制御信号によりスイッチング素子Ｓ３のオン、オフを制御してもよい。例えば、制御部３は、主スイッチング素子Ｓｍのオン時（時刻ｔ１〜ｔ２）、スイッチング素子Ｓ１をオンさせ、スイッチング素子Ｓ２をオフさせ、スイッチング素子Ｓ３をオフさせる。また、制御部３は、主スイッチング素子Ｓｍのオフ時（時刻ｔ２〜ｔ３）、スイッチング素子Ｓ１をオフさせ、スイッチング素子Ｓ２をオンさせ、スイッチング素子Ｓ３をオンさせる。これにより、主スイッチング素子Ｓｍのオフ時、コンデンサＣの負側端子と主スイッチング素子Ｓｍの制御端子を接続することができるため、コンデンサＣの負側端子に蓄積されている負の電荷により主スイッチング素子Ｓｍの制御端子に負の電圧Ｖ−を印加させることができ、主スイッチング素子Ｓｍをオフ状態に維持させることができる。なお、図２（ｂ）のように、スイッチ手段４を構成する場合、抵抗Ｒ３を省略することができる。

このように、実施形態の駆動回路１では、主スイッチング素子Ｓｍのオフ時、コンデンサＣの負側端子に蓄積されている負の電荷により主スイッチング素子Ｓｍの制御端子に負の電圧Ｖ−を印加させているため、主スイッチング素子Ｓｍに接続される配線の寄生インダクタンスＬにより主スイッチング素子Ｓｍの制御端子の電圧ＶＧが変動しても、主スイッチング素子Ｓｍの制御端子の電圧ＶＧの上昇を抑えることができ、主スイッチング素子Ｓｍが誤ってオンになることを防止することができる。

また、実施形態の駆動回路１では、スイッチング素子Ｓ１〜Ｓ３を備える構成であるため、図３（ａ）に示すような既存の駆動回路３１に比べて、スイッチング素子の数を低減することができ、その分コストを抑えることができる。

なお、本発明は、以上の実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。

１ 駆動回路
２ 電力変換装置
３ 制御部
４ スイッチ手段
Ｐ 電源
Ｓ１〜Ｓ３ スイッチング素子
Ｒ１〜Ｒ３ 抵抗
Ｄ１、Ｄ２ ダイオード
Ｃ コンデンサ
Ｌ 寄生インダクタンス
Ｓｍ 主スイッチング素子
ＩＮＶ インバータ
３１ 駆動回路
３２ 電力変換装置
３３ 制御部
Ｓ３１〜Ｓ３５ スイッチング素子

Claims (3)

1. 主スイッチング素子の駆動回路であって、
   第１及び第２スイッチング素子と、
   第１及び第２ダイオードと、
   コンデンサと、
   前記主スイッチング素子のオン時、前記第１スイッチング素子をオンさせ、前記第２スイッチング素子をオフさせることにより、前記主スイッチング素子の制御端子に前記主スイッチング素子をオンさせるための正の電圧を印加させると同時に、電源の正側端子から前記第１ダイオード、前記コンデンサ、及び前記第２ダイオードを介して前記電源の負側端子へ電流を流すことにより、前記コンデンサの負側端子に負電荷を蓄積させ、前記主スイッチング素子のオフ時、前記第１スイッチング素子をオフさせ、前記第２スイッチング素子をオンさせる制御部と、
   前記第１スイッチング素子がオフし、前記第２スイッチング素子がオンすると、前記コンデンサの負側端子に蓄積されている負電荷により、前記主スイッチング素子の制御端子に前記主スイッチング素子をオフさせるための負の電圧を印加させるスイッチ手段と、
   を備える主スイッチング素子の駆動回路。
2. 請求項１に記載の主スイッチング素子の駆動回路であって、
   前記スイッチ手段は、第３スイッチング素子を備え、
   前記第１スイッチング素子の一方端が前記電源の正側端子に接続され、前記第１スイッチング素子の他方端が前記主スイッチング素子の制御端子、前記第１ダイオードのアノード端子、及び前記第３スイッチング素子の一方端に接続され、
   前記第１ダイオードのカソード端子が前記コンデンサの正側端子及び前記第２スイッチング素子の一方端に接続され、
   前記コンデンサの負側端子が前記第３スイッチング素子の他方端及び前記第２ダイオードのアノード端子に接続され、
   前記第２スイッチング素子の他方端及び前記第２ダイオードのカソード端子が前記電源の負側端子に接続され、
   前記第１スイッチング素子がオンからオフに切り替わり、前記第２スイッチング素子がオフからオンに切り替わると、前記コンデンサの負側端子に蓄積されている負電荷により前記第３スイッチング素子がオフからオンに切り替わる
   ことを特徴とする主スイッチング素子の駆動回路。
3. 請求項２に記載の主スイッチング素子の駆動回路であって、
   前記第３スイッチング素子の制御端子が前記コンデンサの負側端子に接続されている
   ことを特徴とする主スイッチング素子の駆動回路。
   

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