JP2018098535A - 主スイッチング素子の駆動回路 - Google Patents

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【課題】コストの増大を抑えつつ、主スイッチング素子が誤ってオンすることを防止する。【解決手段】制御部3及びスイッチ手段4を備えて駆動回路1を構成し、制御部3は、主スイッチング素子Smのオン時、スイッチング素子S1をオンさせ、スイッチング素子S2をオフさせることにより、主スイッチング素子Smの制御端子に正の電圧V+を印加させると同時に、コンデンサCの負側端子に負電荷を蓄積させ、主スイッチング素子Smのオフ時、スイッチング素子S1をオフさせ、スイッチング素子S2をオンさせ、スイッチ手段4は、スイッチング素子S1がオフし、スイッチング素子S2がオンすると、コンデンサCの負側端子に蓄積されている負電荷により、主スイッチング素子Smの制御端子に負の電圧V−を印加させる。【選択図】図1

Description

本発明は、主スイッチング素子の駆動回路に関する。
図3(a)は、既存の駆動回路の一例を示す図である。
図3(a)に示す駆動回路31は、例えば、電力変換装置32に備えられる主スイッチング素子Smを駆動するものであって、スイッチング素子S31〜S35と、コンデンサCと、スイッチング素子S31〜S35のオン、オフを制御する制御部33とを備える。
図3(b)は、スイッチング素子S31〜S35のオン、オフのタイミング、及び、主スイッチング素子Smの制御端子の電圧VGの一例を示す図である。
まず、制御部33は、主スイッチング素子Smのオン時(時刻t1〜t2)、スイッチング素子S31、S33、S35をオンさせるとともに、スイッチング素子S32、S34をオフさせる。このとき、電源Pの電圧がスイッチング素子S33を介して主スイッチング素子Smの制御端子に印加され、主スイッチング素子Smの制御端子の電圧VGが正の電圧V+になり、主スイッチング素子Smがオン状態に維持される。また、電源Pの正側端子からスイッチング素子S31、コンデンサC、及びスイッチング素子S35を介して電源Pの負側端子(グランド)へ電流が流れることにより、コンデンサCの負側端子に負の電荷が蓄積される。
次に、制御部33は、主スイッチング素子Smのオフ時(時刻t2〜t3)、スイッチング素子S31、S33、S35をオフさせるとともに、スイッチング素子S32、S34をオンさせる。このとき、電源Pの電圧は主スイッチング素子Smの制御端子に印加されない。また、コンデンサCの正側端子がスイッチング素子S32を介して電源Pの負側端子に接続され、コンデンサCの負側端子がスイッチング素子S34を介して主スイッチング素子Smの制御端子に接続される。そのため、コンデンサCの負側端子に蓄積されている負の電荷により主スイッチング素子Smの制御端子に負の電圧が印加され、主スイッチング素子Smの制御端子の電圧VGが負の電圧V−になり、主スイッチング素子Smがオフ状態に維持される。
このように、既存の駆動回路31では、主スイッチング素子Smのオフ時(時刻t2〜t3)、コンデンサCの負側端子に蓄積されている負の電荷により主スイッチング素子Smの制御端子に負の電圧を印加させているため、主スイッチング素子Smに接続される配線の寄生インダクタンスLにより主スイッチング素子Smの制御端子の電圧VGが変動しても、主スイッチング素子Smの制御端子の電圧VGの上昇を抑えることができ、主スイッチング素子Smが誤ってオンすること(誤点弧)を防止することができる。
関連する文献として、例えば、特許文献1がある。
特開2009−21823号公報
しかしながら、既存の駆動回路31は、多くのスイッチング素子を必要とし、コストが増大してしまうという懸念がある。
本発明の一側面に係る目的は、コストの増大を抑えつつ、主スイッチング素子が誤ってオンすることを防止することが可能な駆動回路を提供することである。
本発明に係る一つの形態である主スイッチング素子の駆動回路は、第1及び第2スイッチング素子と、第1及び第2ダイオードと、コンデンサと、制御部と、スイッチ手段とを備える。
制御部は、主スイッチング素子のオン時、第1スイッチング素子をオンさせ、第2スイッチング素子をオフさせることにより、主スイッチング素子の制御端子に主スイッチング素子をオンさせるための正の電圧を印加させると同時に、電源の正側端子から第1ダイオード、コンデンサ、及び第2ダイオードを介して電源の負側端子へ電流を流すことにより、コンデンサの負側端子に負電荷を蓄積させ、主スイッチング素子のオフ時、第1スイッチング素子をオフさせ、第2スイッチング素子をオンさせる。
スイッチ手段は、第1スイッチング素子がオフし、第2スイッチング素子がオンすると、コンデンサの負側端子に蓄積されている負電荷により、主スイッチング素子の制御端子に主スイッチング素子をオフさせるための負の電圧を印加させる。
本発明は、主スイッチング素子の駆動回路において、コストの増大を抑えつつ、主スイッチング素子が誤ってオンすることを防止することができる。
(a)は実施形態の駆動回路を模式的に示す図であり、(b)はスイッチング素子S1〜S3のオン、オフのタイミング、主スイッチング素子Smの制御端子の電圧VGの一例を示す図である。 (a)は実施形態の駆動回路の実施例を示す図であり、(b)は実施形態の駆動回路の変形例を示す図である。 (a)は既存の駆動回路の一例を示す図であり、(b)はスイッチング素子S31〜S35のオン、オフのタイミング、主スイッチング素子Smの制御端子の電圧VGの一例を示す図である。
以下図面に基づいて実施形態について詳細を説明する。
図1は、実施形態の駆動回路を模式的に示す図である。
図1に示す駆動回路1は、例えば、インバータやコンバータなどの電力変換器である電力変換装置2に備えられる、例えば、ブリッジ回路の上アームや下アームを構成する主スイッチング素子SmとしてのMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を駆動するものであって、電源Pと、スイッチング素子S1(第1スイッチング素子)と、スイッチング素子S2(第2スイッチング素子)と、ダイオードD1(第1ダイオード)と、ダイオードD2(第2ダイオード)と、コンデンサCと、抵抗R1と、抵抗R2と、スイッチング素子S1、S2のオン、オフを制御する制御部3と、スイッチ手段4とを備える。なお、主スイッチング素子Smは、MOSFETに限らず、例えば、IGBT(Insulated Gate Bipolar Transistor)により構成してもよい。また、制御部3は、例えば、CPU(Central Processing Unit)、マルチコアCPU、プログラマブルなデバイス(FPGA(Field Programmable Gate Array)やPLD(Programmable Logic Device)など)により構成する。
スイッチ手段4は、スイッチング素子S3(第3スイッチング素子)と、インバータINVとを備える。
スイッチング素子S1の一方端が電源Pの正側端子に接続され、スイッチング素子S1の他方端が抵抗R1を介して主スイッチング素子Smの制御端子(ゲート端子)に接続されている。また、スイッチング素子S1の他方端がダイオードD1のアノード端子に接続されている。また、スイッチング素子S1の他方端が抵抗R1、R2を介してスイッチング素子S3の一方端に接続されている。すなわち、スイッチング素子S1の他方端が主スイッチング素子Smの制御端子、ダイオードD1のアノード端子、及びスイッチング素子S3の一方端に接続されている。また、ダイオードD1のカソード端子がコンデンサCの正側端子及びスイッチング素子S2の一方端に接続されている。コンデンサCの負側端子がスイッチング素子S3の他方端、インバータINVの入力端子、及びダイオードD2のアノード端子に接続されている。スイッチング素子S2の他方端及びダイオードD2のカソード端子が電源Pの負側端子(グランド)に接続されている。スイッチング素子S1がオン、スイッチング素子S2がオフすると、電源Pの電圧がスイッチング素子S1及び抵抗R1を介して主スイッチング素子Smの制御端子に印加される。スイッチング素子S1がオフ、スイッチング素子S2がオンすると、電源Pの電圧が主スイッチング素子Smの制御端子に印加されなくなる。
図1(b)は、スイッチング素子S1〜S3のオン、オフのタイミング、主スイッチング素子Smの制御端子に印加される電圧VGの一例を示す図である。
まず、制御部3は、主スイッチング素子Smのオン時(時刻t1〜t2)、スイッチング素子S1をオンさせ、スイッチング素子S2をオフさせることにより、主スイッチング素子Smの制御端子に主スイッチング素子Smをオンさせるための正の電圧V+を印加させると同時に、電源Pの正側端子からスイッチング素子S1、ダイオードD1、コンデンサC、及びダイオードD2を介して電源Pの負側端子へ電流を流すことにより、コンデンサCの負側端子に負電荷を蓄積させる。
次に、制御部3は、主スイッチング素子Smのオフ時(時刻t2〜t3)、スイッチング素子S1をオフさせ、スイッチング素子S2をオンさせる。スイッチング素子S1がオフし、スイッチング素子S2がオンすることにより、コンデンサCの正側端子がスイッチング素子S2を介して電源Pの負側端子に接続されると、コンデンサCの負側端子に蓄積されている負の電荷によりインバータINVの入力端子にローレベルの信号が入力され、インバータINVの出力端子からハイレベルの信号が出力される。インバータINVの出力端子からハイレベルの信号が出力されると、スイッチング素子S3がオフからオンに切り替わり、コンデンサCの負側端子がスイッチング素子S3を介して主スイッチング素子Smの制御端子に接続される。そのため、コンデンサCの負側端子に蓄積されている負の電荷により主スイッチング素子Smの制御端子に負の電圧が印加され、主スイッチング素子Smの制御端子の電圧VGが負の電圧V−になり、主スイッチング素子Smがオフ状態に維持される。負の電圧V−は、主スイッチング素子Smに接続される配線の寄生インダクタンスLにより主スイッチング素子Smの制御端子の電圧VGが変動しても、主スイッチング素子Smをオフ状態に維持することが可能な電圧に調整されているものとする。例えば、負の電圧V−は、負の電圧V−=((「主スイッチング素子Smのゲート−ソース間容量」×「電源Pの電圧」−「コンデンサCの容量」×(「電源Pの電圧」−「ダイオードD1、D2をオンさせるため電圧」×2))/(「主スイッチング素子Smのゲート−ソース間容量」+「コンデンサCの容量」)を計算することにより求める。すなわち、スイッチ手段4は、スイッチング素子S1がオフし、スイッチング素子S2がオンすると、コンデンサCの負側端子に蓄積されている負電荷により、主スイッチング素子Smの制御端子に主スイッチング素子Smをオフさせるための負の電圧V−を印加させる。なお、スイッチング素子S1がオンになり、スイッチング素子S2がオフになると、コンデンサCの負側端子が電源Pの負側端子(グランド)の電位になり、インバータINVの入力端子にハイレベルの信号が入力され、インバータINVの出力端子からローレベルの信号が出力されるため、スイッチング素子S3がオンからオフに切り替わる。
図2(a)は、実施形態の駆動回路1の実施例を示す図である。
図2(a)に示す例では、スイッチング素子S1をpチャネルのMOSFETにより構成し、スイッチング素子S2をnチャネルのMOSFETにより構成している。また、スイッチング素子S3及びインバータINVをnチャネルのMOSFET及び抵抗R3により構成している。すなわち、スイッチング素子S1のソース端子が電源Pの正側端子に接続され、スイッチング素子S1のドレイン端子が抵抗R1を介して主スイッチング素子Smの制御端子(ゲート端子)に接続されている。また、スイッチング素子S1のドレイン端子がダイオードD1のアノード端子に接続されている。また、スイッチング素子S1のドレイン端子が抵抗R1、R2を介してスイッチング素子S3のドレイン端子に接続されている。また、ダイオードD1のカソード端子がコンデンサCの正側端子及びスイッチング素子S2のドレイン端子に接続されている。また、コンデンサCの負側端子がスイッチング素子S3のソース端子、抵抗R3の一方端、及びダイオードD2のアノード端子に接続されている。また、抵抗R3の他方端がスイッチング素子S3のゲート端子及び電源Pの負側端子に接続されている。すなわち、スイッチング素子S3の制御端子がコンデンサCの負側端子に接続されている。また、スイッチング素子S2のソース端子及びダイオードD2のカソード端子が電源Pの負側端子に接続されている。スイッチング素子S1がオンからオフに切り替わり、スイッチング素子S2がオフからオンに切り替わり、コンデンサCの正側端子がスイッチング素子S2を介して電源Pの負側端子に接続されると、コンデンサCの負側端子に蓄積されている負電荷によりコンデンサCの負側端子の電圧が抵抗R3を介してスイッチング素子S3のゲート端子に印加され、スイッチング素子S3がオンする。これにより、主スイッチング素子Smのオフ時、コンデンサCの負側端子と主スイッチング素子Smの制御端子を接続することができるため、コンデンサCの負側端子に蓄積されている負の電荷により主スイッチング素子Smの制御端子に負の電圧V−を印加させることができ、主スイッチング素子Smをオフ状態に維持させることができる。なお、スイッチング素子S1がオンになり、スイッチング素子S2がオフになると、コンデンサCの負側端子が電源Pの負側端子(グランド)の電位になり、スイッチング素子S3がオンからオフに切り替わる。
なお、コンデンサCの負側端子に蓄積される負電荷を使用せずに、図2(b)に示すように、制御部3から出力される制御信号によりスイッチング素子S3のオン、オフを制御してもよい。例えば、制御部3は、主スイッチング素子Smのオン時(時刻t1〜t2)、スイッチング素子S1をオンさせ、スイッチング素子S2をオフさせ、スイッチング素子S3をオフさせる。また、制御部3は、主スイッチング素子Smのオフ時(時刻t2〜t3)、スイッチング素子S1をオフさせ、スイッチング素子S2をオンさせ、スイッチング素子S3をオンさせる。これにより、主スイッチング素子Smのオフ時、コンデンサCの負側端子と主スイッチング素子Smの制御端子を接続することができるため、コンデンサCの負側端子に蓄積されている負の電荷により主スイッチング素子Smの制御端子に負の電圧V−を印加させることができ、主スイッチング素子Smをオフ状態に維持させることができる。なお、図2(b)のように、スイッチ手段4を構成する場合、抵抗R3を省略することができる。
このように、実施形態の駆動回路1では、主スイッチング素子Smのオフ時、コンデンサCの負側端子に蓄積されている負の電荷により主スイッチング素子Smの制御端子に負の電圧V−を印加させているため、主スイッチング素子Smに接続される配線の寄生インダクタンスLにより主スイッチング素子Smの制御端子の電圧VGが変動しても、主スイッチング素子Smの制御端子の電圧VGの上昇を抑えることができ、主スイッチング素子Smが誤ってオンになることを防止することができる。
また、実施形態の駆動回路1では、スイッチング素子S1〜S3を備える構成であるため、図3(a)に示すような既存の駆動回路31に比べて、スイッチング素子の数を低減することができ、その分コストを抑えることができる。
なお、本発明は、以上の実施の形態に限定されるものでなく、本発明の要旨を逸脱しない範囲内で種々の改良、変更が可能である。
1 駆動回路
2 電力変換装置
3 制御部
4 スイッチ手段
P 電源
S1〜S3 スイッチング素子
R1〜R3 抵抗
D1、D2 ダイオード
C コンデンサ
L 寄生インダクタンス
Sm 主スイッチング素子
INV インバータ
31 駆動回路
32 電力変換装置
33 制御部
S31〜S35 スイッチング素子

Claims (3)

  1. 主スイッチング素子の駆動回路であって、
    第1及び第2スイッチング素子と、
    第1及び第2ダイオードと、
    コンデンサと、
    前記主スイッチング素子のオン時、前記第1スイッチング素子をオンさせ、前記第2スイッチング素子をオフさせることにより、前記主スイッチング素子の制御端子に前記主スイッチング素子をオンさせるための正の電圧を印加させると同時に、電源の正側端子から前記第1ダイオード、前記コンデンサ、及び前記第2ダイオードを介して前記電源の負側端子へ電流を流すことにより、前記コンデンサの負側端子に負電荷を蓄積させ、前記主スイッチング素子のオフ時、前記第1スイッチング素子をオフさせ、前記第2スイッチング素子をオンさせる制御部と、
    前記第1スイッチング素子がオフし、前記第2スイッチング素子がオンすると、前記コンデンサの負側端子に蓄積されている負電荷により、前記主スイッチング素子の制御端子に前記主スイッチング素子をオフさせるための負の電圧を印加させるスイッチ手段と、
    を備える主スイッチング素子の駆動回路。
  2. 請求項1に記載の主スイッチング素子の駆動回路であって、
    前記スイッチ手段は、第3スイッチング素子を備え、
    前記第1スイッチング素子の一方端が前記電源の正側端子に接続され、前記第1スイッチング素子の他方端が前記主スイッチング素子の制御端子、前記第1ダイオードのアノード端子、及び前記第3スイッチング素子の一方端に接続され、
    前記第1ダイオードのカソード端子が前記コンデンサの正側端子及び前記第2スイッチング素子の一方端に接続され、
    前記コンデンサの負側端子が前記第3スイッチング素子の他方端及び前記第2ダイオードのアノード端子に接続され、
    前記第2スイッチング素子の他方端及び前記第2ダイオードのカソード端子が前記電源の負側端子に接続され、
    前記第1スイッチング素子がオンからオフに切り替わり、前記第2スイッチング素子がオフからオンに切り替わると、前記コンデンサの負側端子に蓄積されている負電荷により前記第3スイッチング素子がオフからオンに切り替わる
    ことを特徴とする主スイッチング素子の駆動回路。
  3. 請求項2に記載の主スイッチング素子の駆動回路であって、
    前記第3スイッチング素子の制御端子が前記コンデンサの負側端子に接続されている
    ことを特徴とする主スイッチング素子の駆動回路。
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