JP2008187443A - スイッチ回路及びアッテネータ - Google Patents

Abstract

【課題】低周波領域から高周波領域までの広い周波数領域に亘って低歪みであり、信号ラインのＤＣ電位の変動も抑制することができるスイッチ回路等を提供する。
【解決手段】スイッチ回路１は、入力端Ｔ１１と出力端Ｔ１２との間の信号ラインＬ１に対して直列に（シリーズに）接続されたＧａＡｓ ＦＥＴ１１を備える。ＧａＡｓ ＦＥＴ１１のゲート電極には、スイッチ回路１の高周波領域での歪み改善のための抵抗１２の一端が接続されており、信号ラインＬ１と抵抗１２の他端との間には、スイッチ回路１の低周波領域での歪み改善のための抵抗１３が設けられている。また、スイッチ回路１は、抵抗１２，１３にアノード電極が接続され、信号ラインＬ１の導通及び非導通を切り替えるための制御電圧が入力される制御端Ｔ１３にカソード電極が接続されたダイオード１４を備える。
【選択図】図１

Description

本発明は、信号ラインの導通及び非導通を切り替えるスイッチ回路、及び当該スイッチ回路を備えるアッテネータに関する。

従来から、トランジスタ、ＦＥＴ（Field Effect Transistor：電界効果トランジスタ）等の電子素子を用いた種々のスイッチ回路が提案されている。数百ＭＨｚ〜数十ＧＨｚの高周波信号に対するスイッチ回路としては、高周波特性が優れるＧａＡｓ（ガリウム砒素）を用いて形成されたＦＥＴ（以下、「ＧａＡｓ ＦＥＴ」という）を備えるものが多用されている。図８は、ＧａＡｓ ＦＥＴを使用した従来の最も単純なスイッチ回路を示す図である。尚、このスイッチ回路は、ＳＰＳＴ（Single Pole Single Throw：単極単投）スイッチ回路である。

図８に示す通り、従来のスイッチ回路１００は、高周波信号が入力される入力端Ｔ１０１と高周波信号が出力される出力端Ｔ１０２との間の信号ラインＬ１００に対して直列に（シリーズに）接続されたＧａＡｓ ＦＥＴ１０１と、抵抗１０２，１０３，１０４とを備える。ＧａＡｓ ＦＥＴ１０１は、そのドレイン電極が信号ラインＬ１００を介して入力端Ｔ１０１に接続されており、そのソース電極が信号ラインＬ１００を介して出力端Ｔ１０２に接続されている。

抵抗１０２は、ＧａＡｓ ＦＥＴ１０１のゲート電極と、信号ラインＬ１００の導通及び非導通を切り替えるための制御電圧Ｖ１００が入力される制御端Ｔ１０３との間に設けられている。この抵抗１０２は、高抵抗値を有し、信号の周波数が高い場合にゲート・ソース間の寄生容量Ｃｇを介して制御端Ｔ１０３に信号が出力されてしまうのを防止するために設けられている。

抵抗１０３は、一端がＧａＡｓ ＦＥＴ１０１と出力端Ｔ１０２との間の信号ラインＬ１００に接続されており、他端が接地されている。この抵抗１０３は、信号ラインＬ１００のＤＣ電位を規定するために設けられており、信号ラインＬ１００を伝わる信号のロス（損失）を最小にするために、その抵抗値は信号ラインＬ１００のインピーダンスに対して十分大きな値にされている。抵抗１０４は、抵抗１０３と同様に、高い抵抗値を有する抵抗であり、一端がＧａＡｓ ＦＥＴ１０１と入力端Ｔ１０１との間の信号ラインＬ１００に接続されており、他端が接地されている。尚、終端抵抗があるＤＣ結合回路に入力端Ｔ１０１又は出力端Ｔ１０２が電気的に接続される場合には、抵抗１０４又は抵抗１０３は省略可能である。

上記構成において、電圧が０［Ｖ］である制御電圧Ｖ１００を制御端Ｔ１０３に入力すると、ＧａＡｓ ＦＥＴ１０１のドレイン・ソース間の抵抗値が小さくなって、信号ラインＬ１００に対するＧａＡｓ ＦＥＴ１０１の挿入損失が最小になる。これにより、信号ラインＬ１００は導通状態となり、入力端Ｔ１０１から入力した信号が信号ラインＬ１００を介して出力端Ｔ１０２から出力される。これに対し、電圧値が所定の負の値以下である制御電圧Ｖ１００を制御端Ｔ１０３に入力すると、ＧａＡｓ ＦＥＴ１０１がピンチオフ状態になってドレイン・ソース間の抵抗値が極めて大きくなり、信号ラインＬ１００に対するＧａＡｓ ＦＥＴ１０１の挿入損失が最大になる。これにより、信号ラインＬ１００は非導通状態になり、入力端Ｔ１０１と出力端Ｔ１０２との間が非導通状態になる。

以上のスイッチ回路１００は、数百ＭＨｚ以下の低周波領域において、歪み特性が悪化するという一般的な特徴がある。図９は、従来のスイッチ回路１００の低周波領域における歪み特性の悪化の原因を説明するための図である。マイクロ波信号用のＧａＡｓ ＦＥＴは、一般的にゲート長が短く設定され、ＧａＡｓ ＦＥＴ１０１のソースパッド容量、ドレインパッド容量、及びソース・ドレイン間容量に対してゲート容量Ｃｇが１０倍程度となり、ゲート容量Ｃｇの影響が支配的になる。このゲート容量Ｃｇを考慮すると、スイッチ回路１００は、図９に示す通り、ＧａＡｓ ＦＥＴ１０１のゲート・ドレイン間、及びゲート・ソース間にゲート容量Ｃｇが設けられた回路と考えることができる。

図９に示す回路において、制御電圧Ｖ１００の電圧が０［Ｖ］に設定され、信号ラインＬ１００が導通状態である場合に、大振幅の信号が入力端Ｔ１０１に入力されたときを考える。入力される信号の周波数が低く、ゲート容量Ｃｇのリアクタンスが抵抗１０２の抵抗値に比べて十分大きな領域では、ＧａＡｓ ＦＥＴ１０１のゲート電圧Ｖｇは、抵抗１０２を介して供給される制御電圧Ｖ１００によってほぼ０［Ｖ］になる。このため、ＧａＡｓ ＦＥＴ１０１のドレイン電極の電位をＶｄ、ソース電極の電位をＶｓとすると、ＧａＡｓ ＦＥＴ１０１のゲート・ソース間の電圧Ｖｇｓは、−Ｖｄ，−Ｖｓとほぼ等しくなり、入力端Ｔ１０１から入力される信号に応じて変動してしまう。

これにより、信号ラインＬ１００の電位（ＧａＡｓ ＦＥＴ１０１のゲート・ソース間電圧（−Ｖｇｓ））がＧａＡｓ ＦＥＴ１０１のピンチオフ電圧を超えると、ＧａＡｓ ＦＥＴ１０１がピンチオフ状態になってドレイン・ソース間の抵抗値が極めて大きくなる。これにより、図１０に示す通り、入力端Ｔ１０１から入力される信号Ｓ１００の波形がクリッピングされてしまい、出力端Ｔ１０２から出力される信号Ｓ１０１の波形に歪を生じてしまう。図１０は、低周波領域におけるスイッチ回路１００の入出力信号波形の一例を示す図である。図１０を参照すると、入力される正弦波状の信号Ｓ１００の正電圧側がクリッピングされて信号Ｓ１０１になっているのが分かる。

図１１は、低周波領域における歪みを改善した従来のスイッチ回路を示す図である。図１１に示すスイッチ回路２００は、入力端Ｔ２０１と出力端Ｔ２０２との間の信号ラインＬ２００に対して直列に（シリーズに）接続されたＪＦＥＴ（Junction Field Effect Transistor：接合型電界効果トランジスタ）２０１、ダイオード２０２、抵抗２０３、及び抵抗２０４を備える。ＪＦＥＴ２０１は、そのドレイン電極が信号ラインＬ２００を介して入力端Ｔ２０１に接続されており、そのソース電極が信号ラインＬ２００を介して出力端Ｔ２０２に接続されている。

ダイオード２０２は、そのアノード電極がＪＦＥＴ２０１のゲート電極に接続され、そのカソード電極が制御端Ｔ２０３に接続されている。この制御端Ｔ２０３には、信号ラインＬ２００の導通及び非導通を切り替えるための制御電圧Ｖ２００が入力される。抵抗２０３は、一端が入力端Ｔ２０１（ＪＦＥＴ２０１のドレイン電極）に接続され、他端がＪＦＥＴ２０１のゲート電極に接続されている。抵抗２０４は、図８に示す抵抗１０３と同様の作用をするものであり、信号ラインＬ２００に接続されている。尚、この抵抗２０４も省略可能である。

上記構成において、電圧値が所定の正の値である制御電圧Ｖ２００を制御端Ｔ２０３に入力すると、ダイオード２０２の接合容量が最小となり、ダイオード２０２及び制御端Ｔ２０３がＪＦＥＴ２０１及び抵抗２０３から電気的に切り離されるとともに、信号ラインＬ２００は導通状態となる。このとき、ＪＦＥＴ２０１のゲート・ソース間が抵抗２０３によって接続されているため、ＪＦＥＴ２０１のゲート電圧Ｖｇは、入力端Ｔ２０１から入力される信号に追従する。このため、入力端Ｔ２０１から入力される信号はＪＦＥＴ２０１によってクリッピングされることはない。これに対し、電圧値が所定の負の値である制御電圧Ｖ２００を制御端Ｔ２０３に入力すると、抵抗２０４，２０３を介してグランドからバイアス電流が流れ、ＪＦＥＴ２０１のゲート電極が負バイアスされてピンチオフ状態になり、ドレイン・ソース間の抵抗値が極めて大きくなって信号ラインＬ２００は非導通状態になる。

尚、以下の非特許文献１には、図１１に示すスイッチ回路２００と同様の回路が開示されている。また、以下の非特許文献２には、ＧａＡｓ ＦＥＴを用いたスイッチ回路において、低周波領域での歪み特性を改善する技術が開示されている。
ナショナル・セミコンダクタ・アプリケーション・ノート３２（National Semiconductor Application Note 32），［online］，１９７０年２月，ｐ．１，［平成１９年１月２２日検索］，インターネット＜ＵＲＬ：http://www.national.com/an/AN/AN-32.pdf＞ ジー・ジェー・ガーディナー（G. J. Gardiner），エム・ダブリュ・グリーン（M. W. Green），ディー・シー・スミス（D. C. Smith），「デザイン・テクニークス・フォー・ガリウムアーセナイド・メスエフイーティー・スイッチズ（Design Techniques for GaAs MESFET Switches）」，ＩＥＥＥ ＭＴＴ−Ｓ Ｄｉｇｅｓｔ，１９８９年，Ｌ−１７，ｐ．４０５−４０８

ところで、上述した図１１に示したスイッチ回路２００においては、ＪＦＥＴ２０１のドレイン電極とゲート電極とを接続する抵抗２０３等を設けることで低周波領域における歪みを改善している。図８に示すスイッチ回路１００においても、図１１に示す抵抗２０３と同様の抵抗を設けることで低周波領域での歪が改善されると期待される。しかしながら、図１１に示すスイッチ回路２００では、入力される信号の周波数が高くなるにつれて歪の改善効果が薄れるため、スイッチ回路２００の抵抗２０３等を単にスイッチ回路１００に適用した場合には問題が生ずる。

図１２は、従来のスイッチ回路２００における歪の改善効果が薄れる原因を説明するための図である。図１２に示す通り、ＪＦＥＴ２０１は、ゲート・ドレイン間、及びゲート・ソース間にゲート容量Ｃｇを有し、数Ω〜数十Ω程度のゲート抵抗Ｒｇをゲート電極に有する素子であると考えられる。また、ダイオード２０２と抵抗２０３とは実装パッドを介して接続されているため、この実装パッドの寄生容量Ｃｐが生じると考えられる。

所定の正の電圧値を有する制御電圧Ｖ２００が制御端Ｔ２０３に入力されており、信号ラインＬ２００が導通状態にある場合において、入力端Ｔ２０１から入力される信号の周波数が高くなると、寄生容量Ｃｐのリアクタンスが低下する。ここで、入力端Ｔ２０１から入力される信号の電圧は、抵抗２０３と寄生容量Ｃｐのリアクタンスとによって分圧されるため、寄生容量Ｃｐのリアクタンスが抵抗２０３の抵抗値に比べて十分大きな領域においては、ＪＦＥＴ２０１のゲート電圧Ｖｇがほぼ０［Ｖ］に固定される。よって、ＪＦＥＴ２０１のゲート電圧Ｖｇは、入力端Ｔ２０１から入力される信号に追従しなくなる。

この結果、信号ラインＬ２００の電位（ＪＦＥＴ２０１のゲート・ソース間電圧（Ｖｇｓ））がＪＦＥＴ２０１のピンチオフ電圧よりも小さくなると、ＪＦＥＴ２０１がピンチオフ状態になってドレイン・ソース間の抵抗値が極めて大きくなる。これにより、図１０と同様に、入力端Ｔ２０１から入力される信号の波形がクリッピングされてしまい、出力端Ｔ２０２から出力される信号の波形に歪を生じてしまう。

このとき、同時にゲート容量Ｃｇによるリアクタンスが低下するため、ゲート容量ＣｇによってＪＦＥＴ２０１のゲート電極とドレイン電極とが交流的に接続されるとともに、ゲート電極とソース電極と交流的に接続される。これにより、ＪＦＥＴ２０１のゲート電圧Ｖｇが入力端Ｔ２０１から入力される信号に追従するとも考えられるが、入力端Ｔ２０１から入力される信号の電圧はゲート抵抗Ｒｇと寄生容量Ｃｐのリアクタンスとによって分圧されるため、ゲート容量Ｃｇによる接続の効果は相殺されてしまう。以上の原因により、高周波領域においては歪の改善効果が薄れてしまう。

また、従来のスイッチ回路１００，２００においては、信号ラインＬ１００，Ｌ２００が導通状態にある場合には、そのＤＣ電位は０［Ｖ］である。しかしながら、信号ラインＬ１００，Ｌ２００が非導通状態にある場合には、ＧａＡｓ ＦＥＴ１０１又はＪＦＥＴ２０１が負にバイアスされるため、ＧａＡｓ ＦＥＴ１０１又はＪＦＥＴ２０１の状態によって信号ラインＬ１００，Ｌ２００のＤＣ電位が変動するという問題もある。

本発明は上記事情に鑑みてなされたものであり、低周波領域から高周波領域までの広い周波数領域に亘って低歪みであり、信号ラインのＤＣ電位の変動も抑制することができるスイッチ回路、及び当該スイッチ回路を備えるアッテネータを提供することを目的とする。

上記課題を解決するために、本発明のスイッチ回路は、信号ライン（Ｌ１）の導通及び非導通を切り替えるスイッチ回路（１，２）において、ガリウム砒素を用いて形成され、前記信号ラインに対して直列に接続された第１ＦＥＴ（１１）と、前記第１ＦＥＴのゲート電極に一端が接続された第１抵抗（１２）と、一端が前記信号ラインに接続され、他端が前記第１抵抗の他端に接続された第２抵抗（１３）と、前記第１、第２抵抗の他端に第１電極が接続され、前記信号ラインの導通及び非導通を切り替える第１制御信号が第２電極に入力されるスイッチ素子（１４）とを備えることを特徴としている。
この発明によると、信号ラインが導通状態にある場合に、低周波領域の信号が信号ラインに供給されたときには、第１、第２抵抗によって第１ＦＥＴのゲート電極が信号ラインとほぼ等電位になり、第１ＦＥＴのゲート電極の電位が信号ラインに入力される信号に追従する。一方、高周波領域の信号が信号ラインに供給されたときには、第１ＦＥＴのゲート容量のリアクタンスが第１抵抗の抵抗値よりも十分小さくなり、ゲート容量によって第１ＦＥＴのゲート電極とドレイン電極及びソース電極とが交流的に接続され、ドレイン・ソース間の抵抗が極めて小さくなり、第１ＦＥＴのゲート電極の電位が信号ラインに入力される信号に追従する。
また、本発明のスイッチ回路は、前記信号ラインに対して並列に接続された第２ＦＥＴ（１５）と、一端が前記第２ＦＥＴのゲート電極に接続され、他端に前記第２ＦＥＴのオン状態及びオフ状態を切り替える第２制御信号が入力される第３抵抗（１６）とを備えることを特徴としている。
この発明によると、信号ラインが導通状態にある場合には第２制御信号により第２ＦＥＴがオフ状態にされて信号ラインのＤＣ電位が所定の電位（例えば、０［Ｖ］）に固定される。一方、信号ラインが非導通状態にある場合には第２制御信号により第２ＦＥＴがオン状態にされて信号ラインのＤＣ電位が所定の電位（例えば、０［Ｖ］）に固定される。
また、本発明のスイッチ回路は、前記信号ラインに対して前記第２ＦＥＴが複数設けられていることを特徴としている。
また、本発明のスイッチ回路は、前記第３抵抗の他端に第１電極が接続され、前記第２制御信号が第２電極に入力されるスイッチ素子（１８）を備えることを特徴としている。
また、本発明のスイッチ回路は、前記スイッチ素子がダイオードであって、前記スイッチ素子の第１電極はアノード電極であり、前記スイッチ素子の第２電極はカソード電極であることを特徴としている。
或いは、本発明のスイッチ回路は、前記スイッチ素子がＦＥＴであって、前記第１電極は、ソース電極及びドレイン電極の何れかであり、前記第２電極はゲート電極であることを特徴としている。
更に、本発明のスイッチ回路は、前記信号ラインが、分岐された複数の信号ライン（Ｌ２１、Ｌ２２）を備えており、分岐された複数の信号ラインの各々に上記の何れかに記載のスイッチ回路を備えることを特徴としている。
本発明のアッテネータは、入力される信号を減衰させる複数の減衰経路部（３３）と、前記複数の減衰経路部の接続関係を切り替える複数のスイッチ部（３１、３４）とを有するアッテネータにおいて、前記スイッチ部として上記の何れか一項に記載のスイッチ回路を備えることを特徴としている。
また、本発明のアッテネータは、前記複数の減衰経路部の各々に対応して、入力される信号を減衰させずに通過させる通過経路部（３２）を備えており、前記スイッチ回路によって前記減衰経路部と前記通過経路部とを切り替えるステップアッテネータであることを特徴としている。

本発明によれば、低周波領域の信号が信号ラインに入力された場合には、第１、第２抵抗によって第１ＦＥＴのゲート電極を信号ラインとほぼ等電位にして、第１ＦＥＴのゲート電極の電位を信号ラインに入力される信号に追従させているため、低周波領域での歪みを低減することができるという効果がある。また、高周波領域の信号が信号ラインに入力された場合には、第１ＦＥＴのゲート容量のリアクタンスを第１抵抗の抵抗値よりも十分小さくすることができ、このゲート容量によって第１ＦＥＴのゲート電極とドレイン電極及びソース電極とが交流的に接続される。これにより、第１ＦＥＴのゲート電極の電位を信号ラインに入力される信号に追従させているため、高周波領域での歪みを低減することができるという効果がある。よって、本発明のスイッチ回路は、低周波領域から高周波領域までの広い周波数領域に亘って低歪みであるという特性を有する。
また、本発明によれば、信号ラインが導通状態にある場合には、第２ＦＥＴをオフ状態にして信号ラインのＤＣ電位を所定の電位に固定する一方で、信号ラインが非導通状態にある場合には第２ＦＥＴをオン状態にして信号ラインのＤＣ電位を所定の電位に固定しているため、信号ラインのＤＣ電位の変動を抑制することができるという効果がある。

以下、図面を参照して本発明の実施形態によるスイッチ回路及びアッテネータについて詳細に説明する。

〔スイッチ回路〕
〈第１実施形態〉
図１は、本発明の第１実施形態によるスイッチ回路を示す回路図である。図１に示す通り、本実施形態のスイッチ回路１は、高周波信号が入力される入力端Ｔ１１と高周波信号が出力される入力端Ｔ１２との間の信号ラインＬ１に対して直列に（シリーズに）接続されたＧａＡｓ ＦＥＴ１１（第１ＦＥＴ）と、抵抗１２（第１抵抗）、抵抗１３（第２抵抗）、及びダイオード１４（スイッチ素子）とを備える。また、スイッチ回路１は、信号ラインＬ１に対して並列に（シャントに）接続されたＧａＡｓ ＦＥＴ１５（第２ＦＥＴ）と、抵抗１６（第３抵抗）、抵抗１７、及びダイオード１８（スイッチ素子）とを備える。更に、スイッチ回路１は、信号ラインＬ１に接続された抵抗１９，２０を備える。

尚、図１においては、ＧａＡｓ ＦＥＴ１１の支配的な寄生容量であるゲート容量Ｃｇを図示している。また、ダイオード１３と抵抗１２，１３を接続するための実装パッドに寄生する寄生容量Ｃｐ１、及びダイオード１８と抵抗１６，１７を接続するための実装パッドに寄生する容量Ｃｐ２も図示している。また、このスイッチ回路１は、ＳＰＳＴ（Single Pole Single Throw：単極単投）スイッチ回路である。

ＧａＡｓ ＦＥＴ１０１は、そのドレイン電極が信号ラインＬ１を介して入力端Ｔ１１に接続されており、そのソース電極が信号ラインＬ１を介して出力端Ｔ１２に接続されている。抵抗１２は、一端がＧａＡｓ ＦＥＴ１１のゲート電極に接続され、数百ＭＨｚ〜数十ＧＨｚの高周波領域での歪み改善のために設けられている。抵抗１２の抵抗値は、ＧａＡｓ ＦＥＴ１１のゲート抵抗（図示省略）の抵抗値（数Ω〜数十Ω程度）よりも十分大きな値（例えば、数ｋΩ以上）にされている。尚、この抵抗１２の抵抗値とＧａＡｓ ＦＥＴ１１のゲート容量Ｃｇとの時定数によって、高周波領域における歪み改善領域の下限の周波数が決定される。

抵抗１３は、一端がＧａＡｓ ＦＥＴ１１と入力端Ｔ１１との間の信号ラインＬ１に接続されるとともに、他端が抵抗１２の他端に接続され、数百ＭＨｚ以下の低周波領域での歪み改善のために設けられている。この抵抗１３は、信号ラインＬ１に対する挿入損失を小さくするために、その抵抗値が信号ラインＬ１のインピーダンスに対して十分大きな値（例えば、数ｋΩ以上）にされている。尚、抵抗１３の抵抗値、ダイオード１４の接合容量、及び抵抗１２，１３を接続するための実装パッドに寄生する寄生容量Ｃｐ１の時定数によって低周波領域における歪み改善領域の上限の周波数が決定される。

ダイオード１４は、アノード電極が抵抗１２，１３の他端に接続され、カソード電極が制御端Ｔ１３に接続されている。この制御端Ｔ１３には、信号ラインＬ１の導通及び非導通を切り替えるための制御電圧Ｖ１（第１制御信号）が入力される。

ＧａＡｓ ＦＥＴ１５は、ドレイン電極及びソース電極の何れか一方がＦＥＴ１１と入力端Ｔ１１との間の信号ラインＬ１に接続されるとともに、ドレイン電極及びソース電極の何れか他方が接地されている。このＧａＡｓ ＦＥＴ１５は、信号ラインＬ１のＤＣ電位の変動を抑制するために設けられている。尚、ここでは、信号ラインＬ１に対してＧａＡｓ ＦＥＴ１５が並列に接続されている場合を例に挙げて説明するが、ＧａＡｓ ＦＥＴ１５に代えてＭＯＳ ＦＥＴを設けることも可能である。また、ここでは、信号ラインＬ１に対して並列に１つのＧａＡｓ ＦＥＴ１５のみを備える場合を例に挙げて説明するが、信号ラインＬ１に対して並列に複数のＧａＡｓ ＦＥＴが設けられていても良い。

抵抗１６は、一端がＧａＡｓ ＦＥＴ１５のゲート電極に接続されている。抵抗１７は、一端が接地されており、他端が抵抗１６の他端に接続されている。尚、抵抗１６，１７の抵抗値は、適宜所定の値に設定することができる。ダイオード１８は、アノード電極が抵抗１６，１７の他端に接続され、カソード電極が制御端Ｔ１４に接続されている。この制御端Ｔ１４には、ＧａＡｓ ＦＥＴ１５のオン状態及びオフ状態を切り替えるための制御電圧Ｖ２（第２制御信号）が入力される。

抵抗１９は、信号ラインＬ１のＤＣ電位を規定するために、一端がＧａＡｓ ＦＥＴ１１と入力端Ｔ１１との間の信号ラインＬ１に接続され、他端が接地されている。この抵抗１９は、信号ラインＬ１を伝わる信号のロス（損失）を最小にするために、信号ラインＬ１のインピーダンスに対して十分大きな抵抗値とされている。例えば、信号ラインＬ１の特性インピーダンスが５０Ωである場合には、数ｋΩ以上にされている。抵抗２０は、抵抗１９と同様に、高い抵抗値を有する抵抗であり、一端がＧａＡｓ ＦＥＴ１１と出力端Ｔ１２との間の信号ラインＬ１に接続されており、他端が接地されている。尚、終端抵抗があるＤＣ結合回路に入力端Ｔ１１又は入力端Ｔ１２が電気的に接続される場合には、抵抗１９又は抵抗２０は省略可能である。

上記構成において、電圧値が所定の正の値である制御電圧Ｖ１を制御端Ｔ１３に入力すると、ダイオード１４が逆バイアスされてオフ状態になる。尚、制御電圧Ｖ１の値は目標とする１ｄＢ利得圧縮時入力電圧（ＩＰ−１ｄＢ）での信号ラインＬ１の電圧振幅よりも十分大きな値にする。これにより、ダイオード１４及び制御端Ｔ１３が抵抗１２，１３から電気的に切り離される。

すると、ＦＥＴ１１と入力端Ｔ１１との間の信号ラインＬ１とＧａＡｓ ＦＥＴ１１のゲート電極とが、抵抗１３，１２を介して電気的に接続された状態になる。これにより、ＧａＡｓ ＦＥＴ１１のゲート電極は信号ラインＬ１とほぼ等電位になり、ＧａＡｓ ＦＥＴ１１のゲート・ソース間の電圧がほぼ０［Ｖ］になって、ＧａＡｓ ＦＥＴ１１の挿入損失が最小になる。これにより、信号ラインＬ１は導通状態となり、入力端Ｔ１１から入力した信号が信号ラインＬ１を介して出力端Ｔ１２から出力される。

信号ラインＬ１が導通状態のときに、電圧値が所定の負の値である制御電圧Ｖ２を制御端Ｔ１４に入力すると、ダイオード１８が順バイアスされてオン状態になる。これにより、グランドから抵抗１７を介してバイアス電流が流れ、ＧａＡｓ ＦＥＴ１５が逆バイアスされてピンチオフ状態になり、ドレイン・ソース間の抵抗値が極めて大きくなる。この結果、信号ラインＬ１に対する挿入損失が低減され、信号ラインＬ１のＤＣ電位の変動が抑制される。

これに対し、電圧値が所定の負の値である制御電圧Ｖ１を制御端Ｔ１３に入力すると、ダイオード１４が順バイアスされてオン状態状態になり、グランドから抵抗１９，１３を介して電流が流れてＧａＡｓ ＦＥＴ１５が逆バイアスされてピンチオフ状態になり、ドレイン・ソース間の抵抗値が極めて大きくなる。この結果、信号ラインＬ１に対する挿入損失が極めて大きくなり、信号ラインＬ１は非導通状態になる。

また、電圧値が所定の正の値である制御電圧Ｖ２を制御端Ｔ１４に入力すると、ダイオード１８が逆バイアスされてオフ状態になり、ダイオード１８及び制御端Ｔ１４が抵抗１６，１７から電気的に切り離される。これにより、ＧａＡｓ ＦＥＴ１５のゲート電極の電位は、抵抗１６，１７を介して接地されて０［Ｖ］になる。この結果、ＧａＡｓ ＦＥＴ１５のドレイン・ソース間の抵抗値が極めて小さくなり、信号ラインＬ１のＤＣ電位は接地電位になって、アイソレーション特性が改善される。

以上の通り、本実施形態のスイッチ回路１においては、一端がＧａＡｓ ＦＥＴ１１のゲート電極に接続された抵抗１２と、一端が信号ラインＬ１に接続されるとともに他端が抵抗１２の他端に接続された抵抗１３を備えることにより、信号ラインＬ１が導通状態のときには、ＧａＡｓ ＦＥＴ１１のゲート電極を信号ラインＬ１とほぼ等電位にしている。このため、ＧａＡｓ ＦＥＴ１１のゲート電極の電位を、信号ラインＬ１に入力される信号に追従させることができ、低周波領域での歪を低減することができる。

図２は、本発明の第１実施形態によるスイッチ回路１の周波数特性の一例を示す図である。但し、図２に示す周波数特性は、信号ラインＬ１に対してＧａＡｓ ＦＥＴ１５を４個備えたスイッチ回路についてのものである。図２においては縦軸に周波数をとり、縦軸に１ｄＢ利得圧縮時入力電圧（ＩＰ−１ｄＢ）をとっている。尚、図２において、符号Ｋ１を付して破線で示した曲線は、図８に示す従来のスイッチ回路の周波数特性を示し、符号Ｋ２を付して実線で示した曲線は、本実施形態のスイッチ回路１の周波数特性を示している。

図２を参照すると、低周波領域Ｒ１においては曲線Ｋ１に比べて曲線Ｋ２の値が大きくなっているのが分かる。尚、この低周波領域Ｒ１は、ダイオード１４のリアクタンス及び寄生容量Ｃｐ１のリアクタンスが抵抗１０２の抵抗値に比べて十分大きい領域である。また、図２を参照すると、低周波領域Ｒ１よりも周波数が高い領域Ｒ２においては、曲線Ｋ２の値が若干落ち込んでいることが分かる。これは、ダイオード１４のリアクタンス及び寄生容量Ｃｐ１のリアクタンスが抵抗１０２の抵抗値と近い値となって、入力端Ｔ１１から入力される信号の電圧が抵抗１３と寄生容量Ｃｐ１のリアクタンスとによって分圧され、ＧａＡｓ ＦＥＴ１１のゲート電極の電位が、信号ラインＬ１に入力される信号に追従しなくなるからである。

しかしながら、図２の高周波領域Ｒ３では、周波数が高くなるにつれて曲線Ｋ２の値も上昇していることが分かる。これは、数百ＭＨｚ以上の高周波領域では、ＧａＡｓ ＦＥＴ１１のゲート容量Ｃｇのリアクタンスが抵抗１２の抵抗値よりも十分小さくなり、ゲート容量ＣｇによってＧａＡｓ ＦＥＴ１１のゲート電極とドレイン電極とが交流的に接続されるとともにゲート電極とソース電極と交流的に接続され、ドレイン・ソース間の抵抗が極めて小さくなるからである。これにより、ＧａＡｓ ＦＥＴ１１のゲート電圧Ｖｇが入力端Ｔ１１から入力される信号に追従することになり、高周波領域Ｒ３での歪み特性が改善される。このように、本実施形態のスイッチ回路１は、低周波領域から高周波領域までの広い周波数領域に亘って低歪みであるという特性を有する。

また、本実施形態のスイッチ回路１においては、信号ラインＬ１が導通状態のときには、ＧａＡｓ ＦＥＴ１１がオン状態ではあるが、ダイオード１４が電気的に切り離されているとともにＧａＡｓ ＦＥＴ１５がピンチオフ状態である。このため、抵抗１９には電流が流れないため、入力端Ｔ１１及び出力端Ｔ１２のＤＣ電位は共に０［Ｖ］になる。また、信号ラインＬ１が非導通状態のときには、ＧａＡｓ ＦＥＴ１１がピンチオフ状態であるため、出力端Ｔ１２のＤＣ電位は０［Ｖ］になる。一方、ＧａＡｓ ＦＥＴ１５のゲート・ソース間電圧が０［Ｖ］になってドレイン・ソース間の抵抗値が極めて小さくなるため、入力端Ｔ１１のＤＣ電位はほぼ０［Ｖ］になる。このため、信号ラインＬ１のＤＣ電位の変動を抑制することができる。

図３は、本発明の第１実施形態によるスイッチ回路の変形例を示す回路図である。尚、図３においては、図１に示すスイッチ回路１が備える構成と同一の構成には同一の符号を付してある。図３に示すスイッチ回路２は、図１に示すスイッチ回路１から抵抗１７及びダイオード１８を省略した構成である。かかる構成のスイッチ回路２において、信号ラインＬ１を導通状態にする場合には、ＧａＡｓ ＦＥＴ１１を十分ピンチオフ状態にすることができる所定の負の値を有する制御電圧Ｖ２を制御端Ｔ１４に与える必要がある。また、信号ラインＬ１を非導通状態にする場合には、０［Ｖ］である制御電圧Ｖ２を制御端Ｔ１４に与える必要がある。

〈第２実施形態〉
図４は、本発明の第２実施形態によるスイッチ回路を示す回路図である。尚、図４においては、図１に示すスイッチ回路１が備える構成に相当する構成には同一の符号を付してある。図４に示す本実施形態のスイッチ回路３は、ＳＰＤＴ（Single Pole Double Throw：単極双投）スイッチ回路である。

図４に示す通り、本実施形態においては、１つの入力端Ｔ１１に対して２つの出力端Ｔ２１，Ｔ２２が設けられており、入力端Ｔ１１に接続された信号ラインＬ１０が２つの信号ラインＬ２１，Ｌ２２に分岐され、一方の信号ラインＬ１１が出力端Ｔ２１に接続され、他方の信号ラインＬ２２が出力端Ｔ２２に接続されている。そして、信号ラインＬ２１，Ｌ２２の各々に対して、図１に示すスイッチ回路１のＧａＡｓ ＦＥＴ１１、抵抗１２，１３、ダイオード１４、ＧａＡｓ ＦＥＴ１５、抵抗１６，１７、及びダイオード１８が設けられている。尚、抵抗１９は、信号ラインＬ１０に接続されている。

但し、信号ラインＬ２１に対して設けられたダイオード１４及び信号ラインＬ２２に対して設けられたダイオード１８のカソード電極が制御端Ｔ１３に接続され、信号ラインＬ２１に対して設けられたダイオード１８及び信号ラインＬ２２に対して設けられたダイオード１４のカソード電極が制御端Ｔ１４に接続されている。

上記構成において、電圧値が所定の正の値である制御電圧を制御端Ｔ１３に入力するとともに、電圧値が所定の負の値である制御電圧を制御端Ｔ１４に入力すると、信号ラインＬ２１に対して設けられたＧａＡｓ ＦＥＴ１１及び信号ラインＬ２２に対して設けられたＧａＡｓ ＦＥＴ１５の挿入損失が最小になり、信号ラインＬ２１に対して設けられたＧａＡｓ ＦＥＴ１５及び信号ラインＬ２２に対して設けられたＧａＡｓ ＦＥＴ１１がピンチオフ状態になり、ドレイン・ソース間の抵抗値が極めて大きくなる。これにより、信号ラインＬ２１が導通状態になるとともに信号ラインＬ２２が非導通状態になり、入力端Ｔ１１から入力された信号は、信号ラインＬ２１を介して出力端Ｔ２１から出力される。

これに対し、電圧値が所定の負の値である制御電圧を制御端Ｔ１３に入力するとともに、電圧値が所定の正の値である制御電圧を制御端Ｔ１４に入力すると、信号ラインＬ２１に対して設けられたＧａＡｓ ＦＥＴ１１及び信号ラインＬ２２に対して設けられたＧａＡｓ ＦＥＴ１５がピンチオフ状態になってドレイン・ソース間の抵抗値が極めて大きくなり、信号ラインＬ２１に対して設けられたＧａＡｓ ＦＥＴ１５及び信号ラインＬ２２に対して設けられたＧａＡｓ ＦＥＴ１１の挿入損失が最小になる。これにより、信号ラインＬ２１が非導通状態になるとともに信号ラインＬ２２が導通状態になり、入力端Ｔ１１から入力された信号は、信号ラインＬ２２を介して出力端Ｔ２２から出力される。

図５は、本発明の第２実施形態によるスイッチ回路の変形例を示す回路図である。尚、図５においては、図４に示すスイッチ回路３が備える構成と同一の構成には同一の符号を付してある。図５に示すスイッチ回路４は、信号ラインＬ２１，Ｌ２２の各々に対して設けられるＧａＡｓ ＦＥＴ１５を複数備えた構成である。図５に示す例では、信号ラインＬ２１，Ｌ２２の各々に対して４個のＧａＡｓ ＦＥＴ１５が設けられている。このＧａＡｓ ＦＥＴ１５は信号ラインＬ２１，Ｌ２２毎に２個を１組として２組設けられており、組とされたＧａＡｓ ＦＥＴ１５のゲート電極同士が接続され、組毎に抵抗１６が設けられている。

以上の構成にすることで、信号ラインＬ２１，Ｌ２２のＤＣ電位の変動をより抑制してアイソレーション特性を高めることができる。尚、図５においては、信号ラインＬ２１，Ｌ２２の各々に対して４個のＧａＡｓ ＦＥＴ１５を備える構成を例示したが、信号ラインＬ２１，Ｌ２２の各々に対して設けるＧａＡｓ ＦＥＴ１５の数は任意である。また、図４に示すスイッチ回路３及び図５に示すスイッチ回路４においては、図３に示すスイッチ回路２と同様に、抵抗１７及びダイオード１８を省略した構成にすることも可能である。

〈第３実施形態〉
図６は、本発明の第３実施形態によるスイッチ回路を示す回路図である。尚、図６においては、図４に示したスイッチ回路３が備える構成と同一の構成には同一の符号を付してある。図６に示す本実施形態のスイッチ回路５は、図４に示すスイッチ回路３が備えるダイオード１４に代えてＦＥＴ２１を備え、且つ、ダイオード１８に代えてＦＥＴ２２を備える構成である。尚、これらＦＥＴ２１，２２は、ＧａＡｓ ＦＥＴであっても良く、ＭＯＳ ＦＥＴであっても良い。ＦＥＴ２１，２２をＧａＡｓ ＦＥＴとすることで、ＧａＡｓ ＦＥＴ１１，１５とともに集積化を図ることができる。

信号ラインＬ２１に対して設けられたＦＥＴ２１は、ドレイン電極が信号ラインＬ２１に対して設けられた抵抗１２，１３の他端に接続され、ソース電極が負電源（−Ｖｓｓ）に接続されており、ゲート電極が制御端Ｔ１３に接続されている。また、信号ラインＬ２１に対して設けられたＦＥＴ２２は、ドレイン電極が信号ラインＬ２１に対して設けられた抵抗１６，１７の他端に接続され、ソース電極が負電源（−Ｖｓｓ）に接続されており、ゲート電極が制御端Ｔ１４に接続されている。

信号ラインＬ２２に対して設けられたＦＥＴ２１は、ドレイン電極が信号ラインＬ２２に対して設けられた抵抗１２，１３の他端に接続され、ソース電極が負電源（−Ｖｓｓ）に接続されており、ゲート電極が制御端Ｔ１４に接続されている。また、信号ラインＬ２２に対して設けられたＦＥＴ２２は、ドレイン電極が信号ラインＬ２２に対して設けられた抵抗１６，１７の他端に接続され、ソース電極が負電源（−Ｖｓｓ）に接続されており、ゲート電極が制御端Ｔ１３に接続されている。

かかる構成のスイッチ回路５において、信号ラインＬ１を導通状態にするとともに信号ラインＬ２を非導通状態にする場合には、−Ｖｓｓ−Ｖｘである制御電圧を制御端Ｔ１２に与えるとともに、−Ｖｓｓである制御電圧を制御端Ｔ１４に与える必要がある。ここで、上記の電圧Ｖｘは、｜Ｖｓｓ−Ｖｘ｜が目標とする１ｄＢ利得圧縮時入力電圧（ＩＰ−１ｄＢ）での信号ラインの電圧振幅よりも十分大きな値となる電圧である。

〔アッテネータ〕
次に、本発明の一実施形態によるアッテネータについて説明する。アッテネータは、周知の通り、信号を減衰させる複数の減衰経路部を備え、スイッチ部の切り替えによって減衰経路部の接続関係を切り替えることにより、信号の減衰率が可変な回路である。本実施形態のアッテネータは、スイッチ部として前述した第１〜第３実施形態のスイッチ部１〜５のうちの何れかを備えている。以下、アッテネータの構成を、アッテネータの一種であるステップアッテネータを例に挙げて説明する。

図７は、本発明の一実施形態によるアッテネータの構成を示すブロック図である。図７に示す通り、本実施形態のアッテネータ３０は、信号の入力端Ｔ３１と信号の出力端Ｔ３２との間に、スイッチ部３１、スルーパス３２（通過経路部）、アッテネータパス３３（減衰経路部）、及びスイッチ部３４からなる減衰回路３５を複数縦続接続した構成であり、減衰率を段階的に可変させることができる。

スイッチ部３１は、１つの入力端ｔ０と２つの出力端ｔ１，ｔ２とを備えており、入力端ｔ０に接続する出力端ｔ１，ｔ２を切り替える。また、スイッチ部３４は、２つの入力端ｕ１，ｕ２と１つの出力端ｕ０とを備えており、出力端ｕ０に接続する入力端ｕ１，ｕ２を切り替える。これらのスイッチ部３１，３２として、前述したスイッチ回路３〜５を用いることができる。

具体的には、スイッチ部３１については、スイッチ回路３〜５の入力端Ｔ１１を入力端ｔ０とし、出力端Ｔ２１，Ｔ２２を出力端ｔ１，ｔ２とすることにより、入力端Ｔ１１から入力される信号を出力端Ｔ２１，Ｔ２２の何れか一方に出力することが可能となる。また、スイッチ部３２については、スイッチ回路３〜５の入力端Ｔ１１を出力端ｕ０とし、出力端Ｔ２１，Ｔ２２を入力端ｕ１，ｕ２とすれば良い。

尚、スイッチ部３１，３４は連動して動作する。つまり、スイッチ部３１の入力端ｔ０と出力端ｔ１とが接続される場合には、スイッチ部３４の入力端ｕ１と出力端ｕ０とが接続され、スイッチ部３１の入力端ｔ０と出力端ｔ２とが接続される場合には、スイッチ部３４の入力端ｕ２と出力端ｕ０とが接続される。

スルーパス３２は、入力される信号を減衰させずに通過させるパス（経路）であり、一端がスイッチ部３１の出力端ｔ１に接続され、他端がスイッチ部３４の入力端ｕ１に接続される。減衰経路部３３は、入力される信号を所定の減衰率で減衰させる回路（例えば、一般的なπ型、Ｔ型等のアッテネータ回路）を備えており、一端がスイッチ部３１の出力端ｔ２に接続され、他端がスイッチ部３４の入力端ｕ２に接続される。

上記構成において、複数の減衰回路３５毎にスイッチ３１，３４を連動させて切り替えると、入力端Ｔ３１から入力される信号は、減衰回路３５毎にスルーパス３２及び減衰経路部３３の何れ一方を介して出力端Ｔ３２から出力される。ここで、減衰回路３５毎のスイッチ部３１，３４を切り替えてスルーパス３２を通過させる回数を多くすると入力端Ｔ３１から入力される信号の減衰率を低くすることができる。逆に、減衰経路部３３を通過させる回数を多くすると入力端Ｔ３１から入力される信号の減衰率を高くすることができる。このように、減衰回路３５毎のスイッチ部３１，３４の切り替えにより、減衰量を段階的に可変することができる。

以上、本発明の実施形態によるスイッチ回路及びアッテネータについて説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、ＳＰＳＴスイッチ回路及びＳＰＤＴスイッチ回路について説明したが、本発明は一般的なＳＰｎＴスイッチ回路にも適用することができる。

また、以上の説明では、本発明の実施形態によるスイッチ回路をアッテネータに適用した場合について説明したが、本発明のスイッチ回路が適用される装置はアッテネータに限らず、高周波信号を発生する装置や高周波信号を受信する装置等にも適用することができる。更には、電子的なスイッチが必要となる装置一般に適用することが可能である。

本発明の第１実施形態によるスイッチ回路を示す回路図である。 本発明の第１実施形態によるスイッチ回路１の周波数特性の一例を示す図である。 本発明の第１実施形態によるスイッチ回路の変形例を示す回路図である。 本発明の第２実施形態によるスイッチ回路を示す回路図である。 本発明の第２実施形態によるスイッチ回路の変形例を示す回路図である。 本発明の第３実施形態によるスイッチ回路を示す回路図である。 本発明の一実施形態によるアッテネータの構成を示すブロック図である。 ＧａＡｓ ＦＥＴを使用した従来の最も単純なスイッチ回路を示す図である。 従来のスイッチ回路１００の低周波領域における歪み特性の悪化の原因を説明するための図である。 低周波領域におけるスイッチ回路１００の入出力信号波形の一例を示す図である。 低周波領域における歪みを改善した従来のスイッチ回路を示す図である。 従来のスイッチ回路２００における歪の改善効果が薄れる原因を説明するための図である。

符号の説明

１〜５ スイッチ回路
１１ ＧａＡｓ ＦＥＴ
１２，１３ 抵抗
１４ ダイオード
１５ ＧａＡｓ ＦＥＴ
１６ 抵抗
１８ ダイオード
２１，２２ ＦＥＴ
３１ スイッチ部
３２ スルーパス
３３ 減衰経路部
３４ スイッチ部
Ｌ１，Ｌ２１，Ｌ２２ 信号ライン

Claims (9)

1. 信号ラインの導通及び非導通を切り替えるスイッチ回路において、
   ガリウム砒素を用いて形成され、前記信号ラインに対して直列に接続された第１ＦＥＴと、
   前記第１ＦＥＴのゲート電極に一端が接続された第１抵抗と、
   一端が前記信号ラインに接続され、他端が前記第１抵抗の他端に接続された第２抵抗と、
   前記第１、第２抵抗の他端に第１電極が接続され、前記信号ラインの導通及び非導通を切り替える第１制御信号が第２電極に入力されるスイッチ素子と
   を備えることを特徴とするスイッチ回路。
2. 前記信号ラインに対して並列に接続された第２ＦＥＴと、
   一端が前記第２ＦＥＴのゲート電極に接続され、他端に前記第２ＦＥＴのオン状態及びオフ状態を切り替える第２制御信号が入力される第３抵抗と
   を備えることを特徴とする請求項１記載のスイッチ回路。
3. 前記信号ラインに対して前記第２ＦＥＴが複数設けられていることを特徴とする請求項２記載のスイッチ回路。
4. 前記第３抵抗の他端に第１電極が接続され、前記第２制御信号が第２電極に入力されるスイッチ素子を備えることを特徴とする請求項２又は請求項３記載のスイッチ回路。
5. 前記スイッチ素子はダイオードであって、前記スイッチ素子の第１電極はアノード電極であり、前記スイッチ素子の第２電極はカソード電極であることを特徴とする請求項１から請求項４の何れか一項に記載のスイッチ回路。
6. 前記スイッチ素子はＦＥＴであって、前記第１電極は、ソース電極及びドレイン電極の何れかであり、前記第２電極はゲート電極であることを特徴とする請求項１から請求項４の何れか一項に記載のスイッチ回路。
7. 前記信号ラインは、分岐された複数の信号ラインを備えており、
   分岐された複数の信号ラインの各々に請求項１から請求項６の何れか一項に記載のスイッチ回路を備えることを特徴とするスイッチ回路。
8. 入力される信号を減衰させる複数の減衰経路部と、前記複数の減衰経路部の接続関係を切り替える複数のスイッチ部とを有するアッテネータにおいて、
   前記スイッチ部として請求項１から請求項７の何れか一項に記載のスイッチ回路を備えることを特徴とするアッテネータ。
9. 前記アッテネータは、前記複数の減衰経路部の各々に対応して、入力される信号を減衰させずに通過させる通過経路部を備えており、前記スイッチ回路によって前記減衰経路部と前記通過経路部とを切り替えるステップアッテネータであることを特徴とする請求項８記載のアッテネータ。

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