WO2022196033A1 - ゲート駆動回路 - Google Patents

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WO2022196033A1
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transistor
gate
resistor
drive circuit
emitter
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慎也 田島
聖也 喜多川
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ローム株式会社
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    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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    • H03K2017/066—Maximizing the OFF-resistance instead of minimizing the ON-resistance

Definitions

  • the present disclosure relates to gate drive circuits.
  • gate drive circuits that drive the gates of transistors to be driven are known to have a Miller clamp function (for example, Patent Document 1).
  • a Miller clamp transistor connected to the gate of the transistor to be driven is provided.
  • electric charges can be extracted from the gate of the transistor to be driven through the Miller clamp transistor.
  • it is possible to suppress the occurrence of a phenomenon (erroneous turn-on) in which the gate voltage of the transistor to be driven increases and the transistor to be driven is erroneously turned on.
  • the Miller clamp transistor when the Miller clamp transistor is incorporated in an IC package as in Patent Document 1, the size of the IC package is relatively large. The length of wiring outside the IC package is increased. As a result, when the impedance of the wiring increases and the gate voltage of the transistor to be driven in the off state increases, the effect of suppressing the gate voltage increase by the Miller clamp transistor may decrease.
  • An object of the present disclosure is to provide a gate drive circuit that can improve the effect of suppressing erroneous turn-on of a transistor to be driven.
  • a gate drive circuit includes: a PNP transistor having an emitter connected to the gate of the driven transistor and a collector connected to a ground application terminal; a capacitor having a first end connected to the base of the PNP transistor and a second end connected to the ground application end; a base-emitter resistor having a first end connected to the emitter of the PNP transistor and a second end connected to the base of the PNP transistor; a charge supply unit capable of supplying charge to the gate of the transistor to be driven; a charge extraction unit configured to extract charges from the gate of the transistor to be driven; a charging unit configured to charge the capacitor when the charge supply unit supplies charges to the gate of the driven transistor; a discharging unit configured to discharge the capacitor when the electric charge extracting unit extracts the electric charge from the gate of the transistor to be driven; It is configured to have
  • the gate drive circuit it is possible to improve the effect of suppressing erroneous turn-on of the transistor to be driven.
  • FIG. 1 is a diagram showing an example of a transistor drive system.
  • FIG. 2 is a diagram showing the configuration of a gate drive circuit according to a comparative example.
  • FIG. 3 is a diagram showing the configuration of the gate drive circuit according to the first embodiment.
  • FIG. 4A is a diagram showing the operation of turning on the NMOS transistor in the first embodiment.
  • FIG. 4B is a diagram showing the operation of turning off the NMOS transistor in the first embodiment.
  • FIG. 5 is a diagram showing the configuration of a transistor drive system used for simulation.
  • FIG. 6A is a diagram showing a signal waveform example of a simulation result.
  • FIG. 6B is a diagram showing a signal waveform example of a simulation result.
  • FIG. 6A is a diagram showing a signal waveform example of a simulation result.
  • FIG. 7 is a diagram showing the configuration of a gate drive circuit according to the second embodiment.
  • FIG. 8 is a diagram showing the operation of turning on the NMOS transistor in the second embodiment.
  • FIG. 9 is a diagram showing the configuration of a gate drive circuit according to the third embodiment.
  • FIG. 10A is a diagram showing the operation of turning on the NMOS transistor in the third embodiment.
  • FIG. 10B is a diagram showing the operation of turning off the NMOS transistor in the third embodiment.
  • FIG. 1 is a diagram showing an example of a transistor drive system.
  • the transistor driving system 100 shown in FIG. 1 includes a high-side transistor QH and a low-side transistor QL, which are transistors to be driven, a high-side gate driving circuit GH, and a low-side gate driving circuit GL.
  • a high side gate drive circuit GH drives the gate of the high side transistor QH.
  • a low-side gate drive circuit GL drives the gate of the low-side transistor QL.
  • the high-side transistor QH and low-side transistor QL are composed of NMOS transistors.
  • the drain of the high-side transistor QH is connected to the application terminal of the power supply voltage HVdc.
  • the power supply voltage HVdc is a DC voltage.
  • the source of high side transistor QH is connected to the drain of low side transistor QL at node Nsw.
  • the source of the low-side transistor QL is connected to the application terminal of the ground PGND.
  • the power supply voltage HVdc is based on the ground PGND.
  • the high-side transistor QH and the low-side transistor QL are MOSFETs (metal-oxide-semiconductor field-effect transistors) using semiconductor materials such as SiC, GaN, and Si, respectively.
  • MOSFETs metal-oxide-semiconductor field-effect transistors
  • semiconductor materials such as SiC, GaN, and Si, respectively.
  • each of the high-side transistor QH and the low-side transistor QL may be an IGBT (Insulated Gate Bipolar Transistor).
  • a switching voltage Vsw is generated at the node Nsw by complementary switching of the high-side transistor QH and the low-side transistor QL by the high-side gate driving circuit GH and the low-side gate driving circuit GL, respectively.
  • FIG. 2 is a diagram showing the configuration of a gate drive circuit 20 according to a comparative example.
  • the gate drive circuit 20 is a circuit for driving the gate of the NMOS transistor Q.
  • FIG. 2 is a diagram showing the configuration of a gate drive circuit 20 according to a comparative example.
  • the gate drive circuit 20 is a circuit for driving the gate of the NMOS transistor Q.
  • FIG. 2 is a diagram showing the configuration of a gate drive circuit 20 according to a comparative example.
  • the gate drive circuit 20 is a circuit for driving the gate of the NMOS transistor Q.
  • the NMOS transistor Q is a transistor to be driven, and corresponds to either the high-side transistor QH or the low-side transistor QL shown in FIG. 1 described above. That is, the gate drive circuit 20 corresponds to either the high side gate drive circuit GH or the low side gate drive circuit GL. Therefore, both the high side gate drive circuit GH and the low side gate drive circuit GL can have the same configuration as in FIG.
  • the gate drive circuit 20 has a gate driver 10, a resistor R20, and a capacitor C20.
  • the gate driver 10 is an IC package (semiconductor package) having an integrated internal configuration shown in FIG.
  • a resistor R20 and a capacitor C20 are discrete elements externally attached to the gate driver 10, respectively.
  • the gate driver 10 has a primary side circuit 1, a secondary side circuit 2, and an isolation transformer 3.
  • the gate driver 10 also includes a GND1 terminal, a VCC1 terminal, an INA terminal, an INB terminal, a GND2 terminal, a VCC2 terminal, an OUT terminal, and an MC terminal, which are external terminals (lead terminals) for establishing electrical connection with the outside.
  • the primary side circuit 1 has a first Schmidt trigger 11 , a second Schmidt trigger 12 , an AND circuit 13 , a pulse generator 14 , and a first UVLO (Under Voltage Lock Out) section 15 .
  • the secondary circuit 2 has a logic section 21 , a PMOS transistor 22 , an NMOS transistor 23 , a Miller clamp MOS transistor 24 , a comparator 25 , a second UVLO section 26 and an OVP (overvoltage protection) section 27 . is doing.
  • the isolation transformer 3 is provided to connect the primary side circuit 1 and the secondary side circuit 2 .
  • the isolation transformer 3 transmits a signal from the primary circuit 1 to the secondary circuit 2 while insulating the primary circuit 1 and the secondary circuit 2 .
  • the first UVLO unit 15 monitors the power supply voltage Vcc1 applied to the VCC1 terminal, and shuts down the primary circuit 1 when the power supply voltage Vcc1 becomes lower than a predetermined voltage.
  • the first Schmitt trigger 11 transmits the first input signal In1 externally input to the INA terminal to the first input terminal of the AND circuit 13 .
  • the second Schmitt trigger 12 transmits the second input signal In2 externally input to the INB terminal to the second input terminal of the AND circuit 13 .
  • the AND circuit 13 ANDs the signal level input to the first input terminal and the level obtained by inverting the signal level input to the second input terminal. Therefore, the first input signal In1 is at low level and the second input signal In2 is at low level, or the first input signal In1 is at low level and the second input signal In2 is at high level, or the first input signal In1 is at high level and the second input signal In1 is at high level.
  • the second input signal In2 is high level
  • the output of the AND circuit 13 is low level
  • the first input signal In1 is high level and the second input signal In2 is low level
  • the output of the AND circuit 13 is high level. becomes.
  • the pulse generator 14 is triggered by the fall of the output of the AND circuit 13 from high level to low level, generates a pulse narrower than the output of the AND circuit 13 , and outputs the pulse to the primary side of the isolation transformer 3 . .
  • a change in current caused by a pulse supplied to the primary side of the isolation transformer 3 generates a current on the secondary side of the isolation transformer 3 , which is supplied to the logic section 21 .
  • a high level signal is output from the logic section 21 and input to the gate of the PMOS transistor 22 and the gate of the NMOS transistor 23 .
  • the PMOS transistor 22 and the NMOS transistor 23 are connected in series between the power supply voltage Vcc2 applied to the VCC2 terminal and the second ground GND2 applied to the GND2 terminal to form a switching arm.
  • the source of the PMOS transistor 22 is connected to the application terminal of the power supply voltage Vcc2.
  • the drain of PMOS transistor 22 is connected to the drain of NMOS transistor 23 at node N2.
  • the source of the NMOS transistor 23 is connected to the application end of the second ground GND2.
  • a node N1 where the gate of the PMOS transistor 22 and the gate of the NMOS transistor 23 are connected is connected to the output end of the logic section 21 .
  • the node N2 is connected to the OUT terminal.
  • One end of a discharge resistor R20 is externally connected to the OUT terminal.
  • the other end of the discharge resistor R20 is connected to the gate of the NMOS transistor Q.
  • the source of the NMOS transistor Q is externally connected to the GND2 terminal.
  • the second ground GND2 that serves as the reference potential of the secondary circuit 2 is different from the first ground GND1 that is applied to the GND1 terminal and serves as the reference potential of the primary circuit 1.
  • the PMOS transistor 22 is turned off, the NMOS transistor 23 is turned on, and the voltage of the OUT terminal goes to the second ground GND2 ( low level). As a result, the NMOS transistor Q is turned off.
  • the pulse generator 14 is triggered by the rise of the output of the AND circuit 13 from low level to high level, and generates a pulse narrower than the output of the AND circuit 13 to the primary side of the isolation transformer 3. Output. A change in current caused by a pulse supplied to the primary side of the isolation transformer 3 generates a current on the secondary side of the isolation transformer 3 , which is supplied to the logic section 21 . In this case, a low level signal is output from the logic section 21 and applied to the node N1.
  • the PMOS transistor 22 is turned on, the NMOS transistor 23 is turned off, and the voltage of the OUT terminal becomes the power supply voltage Vcc2 (high level).
  • the NMOS transistor Q is turned on.
  • the transistor to be driven by the gate driver 10 may be composed of an IGBT instead of the NMOS transistor Q.
  • the other end of the resistor R20 is connected to the gate of the IGBT, and the GND2 terminal is connected to the emitter of the IGBT.
  • the second UVLO unit 26 monitors the power supply voltage Vcc2 applied to the VCC2 terminal, and shuts down the secondary circuit 2 when the power supply voltage Vcc2 becomes lower than a predetermined voltage.
  • the OVP unit 27 is a circuit that detects an overvoltage of the power supply voltage Vcc2.
  • the Miller clamp MOS transistor 24 is an NMOS transistor for a Miller clamp function that can suppress erroneous turn-on of the NMOS transistor Q due to an increase in the gate voltage of the NMOS transistor Q when the NMOS transistor Q is in the off state.
  • the high-side transistor QH and the low-side transistor QL when one of the transistors to be driven is turned off and the other transistor to be driven is turned on, one of the transistors to be driven is turned on.
  • a phenomenon in which the gate voltage rises may occur.
  • the gate-drain parasitic capacitance of the high side transistor QH, the NMOS transistor 23 (FIG. 2) of the gate driver 10 and the second ground GND2 A current flows through the line toward the low-side transistor QL.
  • the gate voltage of the high-side transistor QH rises due to the parasitic inductance in the line of the second ground GND2.
  • This rise in gate voltage may cause the high-side transistor QH to be erroneously turned on. The same applies to erroneous turn-on when the low-side transistor QL is in the off state.
  • the Miller clamp MOS transistor 24 of the gate driver 10 is provided to suppress such erroneous turn-on of the transistor to be driven.
  • the drain of the Miller clamp MOS transistor 24 is connected to the MC terminal.
  • the gate of the NMOS transistor Q is externally connected to the MC terminal.
  • the source of the Miller clamp MOS transistor 24 is connected to the GND2 terminal.
  • a gate of the Miller clamp MOS transistor 24 is driven by the logic section 21 .
  • the inverting input terminal (-) of the comparator 25 is connected to the MC terminal.
  • the non-inverting input terminal (+) of the comparator 25 is connected to the application terminal of the reference voltage REF.
  • the comparator 25 compares the voltage of the MC terminal, that is, the gate voltage of the NMOS transistor Q, with the reference voltage REF, and outputs the comparison result to the logic section 21 .
  • the logic unit 21 when the signal output from the logic unit 21 to the node N1 switches from low level to high level, the voltage of the OUT terminal switches from high level to low level. At this time, charges are extracted from the gate of the NMOS transistor Q through the resistor R20, so that the gate voltage of the NMOS transistor Q starts to drop and the NMOS transistor Q is turned off. Then, when the gate voltage of the NMOS transistor Q, that is, the voltage of the MC terminal becomes lower than the reference voltage REF, the output of the comparator 25 switches to high level. As a result, the logic unit 21 outputs a high level signal to the gate of the Miller clamp MOS transistor 24 to turn on the Miller clamp MOS transistor 24 .
  • the logic section 21 When the voltage of the OUT terminal is switched from low level to high level by the logic section 21 to turn on the NMOS transistor Q, the logic section 21 turns off the Miller clamp MOS transistor 24 .
  • the gate driver 10 incorporating the Miller clamp MOS transistor 24 is an IC package having a relatively large size. It is necessary to lengthen the wiring length of the wiring to be connected. Therefore, when the impedance of the wiring increases and the gate voltage of the NMOS transistor Q tries to rise in the OFF state, there is a possibility that the effect of suppressing the rise of the gate voltage by the Miller clamp MOS transistor 24 may deteriorate.
  • the gate driver 10 needs to be provided with a detection terminal (MC terminal) for detecting the gate voltage of the NMOS transistor Q.
  • FIG. 3 is a diagram showing the configuration of the gate drive circuit 201 according to the first embodiment.
  • the gate drive circuit 201 drives the gate of the NMOS transistor Q, which is a transistor to be driven.
  • the NMOS transistor Q corresponds to either the high-side transistor QH or the low-side transistor QL shown in FIG. Therefore, the gate drive circuit 201 corresponds to either the high side gate drive circuit GH or the low side gate drive circuit GL.
  • the gate drive circuit 201 includes a gate driver 10, a PNP transistor Q1, a high-side NPN transistor Q2, a low-side PNP transistor Q3, a base-emitter resistor R1, a discharge resistor R2, It has an on-resistor Ron, an off-resistor Roff, a charging resistor R3, and a backflow prevention diode D1.
  • the backflow prevention diode D1 is a discrete element externally attached to the gate driver 10 .
  • PNP and NPN transistors are bipolar transistors.
  • the configuration of the gate driver 10 is the same as that of the comparative example described above.
  • the collector of the high side NPN transistor Q2 is connected to the application terminal of the power supply voltage Vcc2.
  • the emitter of the high-side NPN transistor Q2 is connected to one end of the on-resistor Ron at a node N11.
  • the other end of the on-resistor Ron is connected to the gate of the NMOS transistor Q.
  • the emitter of the low-side PNP transistor Q3 is connected at a node N15 to one end of the off resistor Roff.
  • the other end of the OFF resistor Roff is connected to the other end of the ON resistor Ron at a node N12.
  • the collector of the low-side PNP transistor Q3 is connected to the GND2 terminal, that is, the application end of the second ground GND2.
  • the base of the high side NPN transistor Q2 and the base of the low side PNP transistor Q3 are commonly connected to the OUT terminal.
  • the PNP transistor Q1 is a transistor provided for the Miller clamp function.
  • the emitter of PNP transistor Q1 is connected to the gate of NMOS transistor Q at node N14.
  • the collector of the PNP transistor Q1 is connected to the application end of the second ground GND2.
  • the base of PNP transistor Q1 is connected to one end of capacitor C1 at node N17.
  • One end of the base-emitter resistor R1 is connected to the node N13.
  • the other end of the base-emitter resistor R1 is connected to the node N17.
  • One end of the discharge resistor R2 is connected to the node N17.
  • the other end of the discharge resistor R2 is connected to the node N15.
  • One end of the charging resistor R3 is connected to the node N11.
  • the other end of the charging resistor R3 is connected to the anode of the backflow prevention diode D1.
  • the cathode of anti-backflow diode D1 is connected at node N17 and node N16.
  • the MC terminal of the gate driver 10 is not externally connected and is not used.
  • the circuit externally attached to the gate driver 10 can be configured by resistors, capacitors, bipolar transistors, and diodes, so that the cost can be reduced. Smaller installation area. Also, the above circuit does not have a complicated configuration. Furthermore, since the current-driven PNP transistor Q1 is used as the mirror clamp transistor, it is resistant to noise.
  • Gate drive operation The operation of driving the gate of the NMOS transistor Q by the gate drive circuit 201 having such a configuration will be described.
  • the gate drive circuit 201 has a charge supply section 201A, a charge extraction section 201B, a charge section 201C, and a discharge section 201D as functional sections.
  • the charge supply unit 201A has a high-side NPN transistor Q2 and an on-resistor Ron, and has the function of supplying charges to the gate of the NMOS transistor Q to turn on the NMOS transistor Q.
  • the charge extractor 201B has a low-side PNP transistor Q3 and an off resistor Roff, and has a function of extracting charges from the gate of the NMOS transistor Q and turning off the NMOS transistor Q.
  • the charging section 201C has a high-side NPN transistor Q2, a charging resistor R3, and a backflow prevention diode D1, and has a function of charging the capacitor C1 when the charge supplying section 201A supplies charge to the gate of the NMOS transistor Q. .
  • the discharging section 201D has a low-side PNP transistor Q3 and a discharging resistor R2, and has a function of discharging the capacitor C1 when the charge extracting section 201B extracts charges from the gate of the NMOS transistor Q.
  • FIG. 4A the operation when turning on the NMOS transistor Q will be described using FIG. 4A.
  • the high side NPN transistor Q2 is turned on and the low side PNP transistor Q3 is turned off.
  • a current flows from the application terminal of the power supply voltage Vcc2 to the gate of the NMOS transistor Q through the high-side NPN transistor Q2 and the ON resistor Ron. That is, the charge supply unit 201A supplies charges to the gate of the NMOS transistor Q.
  • FIG. Therefore, the gate voltage of the NMOS transistor Q starts to rise and the NMOS transistor Q is turned on.
  • the resistance value of the ON resistor Ron is made larger than the resistance value of the charging resistor R3.
  • Ron has a resistance value about three times as large as R3.
  • FIG. 4B the operation for turning off the NMOS transistor Q will be described using FIG. 4B.
  • the high side NPN transistor Q2 is turned off and the low side PNP transistor Q3 is turned on.
  • FIG. Therefore, the gate voltage of the NMOS transistor Q starts to drop and the NMOS transistor Q is turned off.
  • the PNP transistor Q1 is used as the Miller clamp transistor. Since a small-sized IC package can be used as the PNP transistor Q1, the PNP transistor Q1 can be arranged as close to the NMOS transistor Q as possible. Therefore, the wiring length of the wiring connecting the PNP transistor Q1 and the gate of the NMOS transistor Q is shortened, and the effect of suppressing the rise of the gate voltage of the NMOS transistor Q can be improved. That is, the effect of suppressing erroneous turn-on of the NMOS transistor Q is improved.
  • the MC terminal of the gate driver 10 is not used. Therefore, it is possible to use a gate driver that does not have a detection terminal for detecting the gate voltage of the NMOS transistor Q.
  • FIG. 5 is a diagram showing the configuration of a transistor driving system that is the object of simulation.
  • the configuration shown in FIG. 5 has a configuration in which a constant current source IC is arranged between the drain and source of the high-side transistor QH in the configuration shown in FIG.
  • Each of the high side gate drive circuit GH and the low side gate drive circuit GL shown in FIG. 5 includes a circuit having the same configuration as the circuit externally attached to the gate driver 10 shown in FIG.
  • FIGS. 6A and 6B Signal waveforms of simulation results are shown in FIGS. 6A and 6B. 6A and 6B, the drain current ID_L flowing through the low-side transistor QL, the drain-source voltage VDS_L of the low-side transistor QL, the gate-source voltage VGS_H of the high-side transistor QH, and the voltage VGS_H of the low-side transistor QL Each waveform of the gate-source voltage VGS_L is shown.
  • the solid lines show the simulation results using the circuit of this embodiment (that is, with the Miller clamp function), and the dashed lines show the simulation results without the Miller clamp function.
  • FIG. 6B also shows how the charge extraction unit 201B extracts charges from the gate of the low-side transistor QL, lowers the gate-source voltage VGS_L of the low-side transistor QL, and turns off the low-side transistor QL.
  • the capacitor C1 is discharged by the discharging unit 201D, but the PNP transistor Q1 is kept off due to the delay caused by the capacitor C1 and the discharging resistor R2, and the short-circuiting of the gate-source voltage VGS_L to the ground PGND is suppressed. It can be seen that That is, heat generation of the PNP transistor Q1 can be suppressed.
  • C1 is determined so as to satisfy the following formula (1).
  • Cgs is the parasitic capacitance between the gate and the source of the NMOS transistor Q.
  • R2 is determined so as to satisfy the following equation (2).
  • R3 is determined so as to satisfy the following equation (3). Ron ⁇ Cgs>R3 ⁇ C1 (3)
  • FIG. 7 is a diagram showing the configuration of the gate drive circuit 202 according to the second embodiment. The difference in configuration from the first embodiment (FIG. 3) of the gate drive circuit 202 shown in FIG. be.
  • the anode of emitter-connected diode D2 is connected to the emitter of high-side NPN transistor Q2.
  • the cathode of emitter-connected diode D2 is connected to the emitter of low-side PNP transistor Q3.
  • the charging section 201C has a high-side NPN transistor Q2, an emitter-connected diode D2, and a charging/discharging resistor R2, unlike the first embodiment.
  • the emitter-connected diode D2 also functions as a backflow prevention diode.
  • the charging section 201C has a high-side NPN transistor Q2, an emitter-connected diode D2, and a charging/discharging resistor R2, and the capacitor C1 is charged by the charging section 201C.
  • the capacitor C1 is discharged by the discharging section 201D, as in the first embodiment. That is, in the second embodiment, both charging and discharging of the capacitor C1 are performed via the common charging/discharging resistor R2. Therefore, in the first embodiment, since the resistors R3 and R2 are separate for charging and discharging, it is easier to design the resistance values.
  • the emitter connection diode D2 can be provided instead of the charging resistor R3 and the backflow prevention diode D1, so the number of parts can be reduced.
  • FIG. 9 is a diagram showing the configuration of the gate drive circuit 203 according to the third embodiment.
  • the gate drive circuit 203 shown in FIG. 9 includes a gate driver Dr, an on/off resistor R11, a base-emitter resistor R12, a charging resistor R13, a backflow prevention diode D11, a capacitor C11, and a PNP transistor Q1. and have
  • the gate driver Dr is an IC package and has a high side NPN transistor Q4 and a low side PNP transistor Q5.
  • the gate driver Dr also has a VCC2 terminal, an OUT terminal, and a GND2 terminal as external terminals.
  • Resistors R11 to R13, backflow prevention diode D11, capacitor C11, and PNP transistor Q1 are discrete elements externally attached to gate driver Dr.
  • the collector of the high side NPN transistor Q4 is connected to the VCC2 terminal.
  • the VCC2 terminal is connected to the application terminal of the power supply voltage Vcc2.
  • the emitter of high side NPN transistor Q4 is connected to the emitter of low side PNP transistor Q5 at node N20.
  • a collector of the low-side PNP transistor Q5 is connected to the GND2 terminal.
  • the base-emitter resistor R12, capacitor C11, and PNP transistor Q1 shown in FIG. 9 correspond to the base-emitter resistor R1, capacitor C1, and PNP transistor Q1 shown in FIG. 3, respectively.
  • the node N20 is connected to the OUT terminal.
  • the OUT terminal is connected at node N21 to one end of on/off resistor R11.
  • the other end of the on/off resistor R11 is connected to one end of the base-emitter resistor R12 at a node N22 and to the emitter of the PNP transistor Q1 at a node N23.
  • One end of the charging resistor R13 is connected to the node N21.
  • the other end of the charging resistor R13 is connected to the anode of the backflow prevention diode D11.
  • the cathode of backflow prevention diode D11 is connected to node N24 to which the other end of base-emitter resistor R12 and one end of capacitor C11 are connected.
  • the gate drive circuit 203 has a charge supply section 203A, a charge extraction section 203B, a charge section 203C, and a discharge section 203D.
  • the charge supply unit 203A has a high-side NPN transistor Q4 and an on/off resistor R11.
  • the charge extractor 203B has a low-side PNP transistor Q5 and an on/off resistor R11.
  • Charging unit 203C has high-side NPN transistor Q4, charging resistor R13, and backflow prevention diode D11.
  • the discharge section 203D has a base-emitter resistor R12, an on/off resistor R11, and a low-side PNP transistor Q5.
  • the gate driver Dr when the base signal B applied to each base of the high side NPN transistor Q4 and the low side PNP transistor Q5 is switched from low level to high level, the high side NPN transistor Q4 is turned on and the low side PNP transistor Q5 is turned on. turned off. As a result, as indicated by the solid line in FIG. 10A, a current flows from the power supply voltage Vcc2 application terminal to the gate of the NMOS transistor Q through the high-side NPN transistor Q4 and the ON/OFF resistor R11. That is, charges are supplied to the gate of the NMOS transistor Q by the charge supply unit 203A. As a result, the NMOS transistor Q is turned on.
  • the high side NPN transistor Q4 is turned off and the low side PNP transistor Q5 is turned on.
  • the charge is extracted from the gate of the NMOS transistor Q through the on/off resistor R11 and the low-side PNP transistor Q5. That is, the charge is extracted from the gate of the NMOS transistor Q by the charge extractor 203B. As a result, the NMOS transistor Q is turned off.
  • the gate driver Dr including the high-side NPN transistor Q4 and the low-side PNP transistor Q5 whose emitters are commonly connected at the node N20.
  • current flows through the path through the on/off resistor R11 both when the NMOS transistor Q is turned on and when it is turned off.
  • the high-side NPN transistor Q2 and the low-side PNP transistor Q3 whose emitters are not connected in common are used.
  • a current flows through a path through Ron and through a path through off-resistor Roff during turn-off. Therefore, it becomes easier to design the resistance value in the first and second embodiments.
  • the gate drive circuit (201) has an emitter connected to the gate of the transistor to be driven (Q) and a collector connected to the ground application terminal.
  • the charge supply section (201A) has an ON resistance (Ron) arranged in a charge supply path, and the charging section (201C) is provided in a charging path.
  • a charging resistor (R3) may be provided, and the charging resistor may have a smaller resistance value than the ON resistor (second configuration).
  • the resistance value R3 of the charging resistor may be configured to satisfy the following expression (third configuration). Ron ⁇ Cgs>R3 ⁇ C1 where Ron: the resistance value of the ON resistor, C1: the capacitance value of the capacitor, and Cgs: the capacitance value of the parasitic capacitance between the gate and source of the transistor to be driven.
  • the charging section (201C) may be configured to have a backflow prevention diode (D1) arranged in a charging path (fourth configuration).
  • the discharge section (201D) may be configured to have a discharge resistor (R2) arranged in a discharge path (fifth configuration).
  • the charge extracting portion (201B) has an OFF resistor (Roff) arranged in a path for extracting charges, and the resistance value R2 of the discharge resistor satisfies the following expression: It may be configured (sixth configuration). Roff ⁇ Cgs ⁇ R2 ⁇ C1 where Roff: the resistance value of the OFF resistor, C1: the capacitance value of the capacitor, and Cgs: the capacitance value of the parasitic capacitance between the gate and source of the transistor to be driven.
  • the resistance value R1 of the base-emitter resistor (R1) may satisfy the following formula (seventh configuration). R1 > 100 x R2 However, R2: the resistance value of the discharge resistor
  • the capacitance value C1 of the capacitor (C1) may satisfy the following formula (eighth configuration). C1 ⁇ Cgs/10 where Cgs is the capacitance value of the parasitic capacitance between the gate and source of the transistor to be driven;
  • a high-side NPN transistor having a collector connected to an application terminal of a power supply voltage (Vcc2); an ON resistor (Ron) having a first end connected to the emitter of the high-side NPN transistor and a second end connected to the gate of the driven transistor; a low-side PNP transistor (Q3) having a collector connected to the ground application end; an off resistor (Roff) having a first end connected to the emitter of the low-side PNP transistor and a second end connected to the gate of the driven transistor; has The on-resistor and the off-resistor may be configured separately (ninth configuration).
  • the charging section (201C) is connected to a first node (N11) to which the emitter of the high-side NPN transistor (Q2) and the first end of the ON resistor are connected. and a charging resistor (R3) having a first end connected to the first end of the capacitor (C1) and a second end connected to the first end of the capacitor (C1);
  • the discharge part (201D) has a first end connected to a second node (N15) to which the emitter of the low-side PNP transistor (Q3) and the first end of the off resistor (Roff) are connected;
  • a configuration having a discharge resistor (R2) having a second end connected to the first end of the capacitor (tenth configuration) may be employed.
  • the charging section (201C) has a backflow prevention diode (D1) arranged between the first node (N11) and the first end of the capacitor (C1). (11th configuration).
  • an emitter-connected diode (D2) having an anode connected to the emitter of the high-side NPN transistor (Q2) and a cathode connected to the emitter of the low-side PNP transistor (Q3).
  • a first end connected to a third node where the emitter of the low-side PNP transistor and the first end of the off resistor (Roff) are connected, and a second end connected to the first end of the capacitor (C1). and a charging/discharging resistor (R2) having an end (a twelfth configuration).
  • a high-side NPN transistor having a collector connected to an application terminal of a power supply voltage (Vcc2); a low-side PNP transistor (Q5) having a collector connected to the ground application end; a first terminal connected to a fourth node (N20) to which the emitter of the high side NPN transistor and the emitter of the low side PNP transistor are connected; and a second terminal connected to the gate of the driven transistor (Q).
  • an on/off resistor (R11) having has The charging part (203C) has a first terminal connected to a fifth node (N21) to which the fourth node and the first terminal of the on/off resistor are connected, and a first terminal of the capacitor (C11).
  • a charging resistor (R13) having one end and a connected second end;
  • the discharge section (203D) may be configured to have the base-emitter resistor (R12) and the ON/OFF resistor (13th configuration).
  • the charging section (203C) has a backflow prevention diode (D11) arranged between the fifth node (N21) and the first end of the capacitor (C11). (14th configuration).
  • the charge supply section (201A), the charge extraction section (201B), the charging section (201C), and the discharging section (201D) can be driven.
  • a configuration having a gate driver (10) that is integrated may be used (a fifteenth configuration).
  • the gate driver (10) may be configured without a detection terminal for detecting the gate voltage of the drive target transistor (Q) (sixteenth configuration).
  • a transistor driving system (100) includes a high-side transistor (QH) and a low-side transistor (QL), which are transistors to be driven, respectively;
  • QH high-side transistor
  • QL low-side transistor
  • the present disclosure can be used, for example, for driving gates such as MOS transistors.

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Abstract

ゲート駆動回路（２０１）は、駆動対象トランジスタ（Ｑ）のゲートに接続されるエミッタと、グランドの印加端に接続されるコレクタと、を有するＰＮＰトランジスタ（Ｑ１）と、前記ＰＮＰトランジスタのベースに接続される第１端と、前記グランドの印加端に接続される第２端とを有するキャパシタ（Ｃ１）と、前記ＰＮＰトランジスタのエミッタに接続される第１端と、前記ＰＮＰトランジスタのベースに接続される第２端とを有するベース・エミッタ間抵抗（Ｒ１）と、前記駆動対象トランジスタのゲートに電荷を供給可能に構成された電荷供給部（２０１Ａ）と、前記駆動対象トランジスタのゲートから電荷を引き抜き可能に構成された電荷引抜き部（２０１Ｂ）と、前記電荷供給部により前記駆動対象トランジスタのゲートに電荷を供給するときに前記キャパシタを充電可能に構成された充電部（２０１Ｃ）と、前記電荷引抜き部により前記駆動対象トランジスタのゲートから電荷を引き抜くときに前記キャパシタを放電可能に構成された放電部（２０１Ｄ）と、を有する。

Description

ゲート駆動回路
　本開示は、ゲート駆動回路に関する。
　従来、駆動対象トランジスタのゲートを駆動するゲート駆動回路においては、ミラークランプ機能を有するものが知られている（例えば特許文献１）。ミラークランプ機能においては、駆動対象トランジスタのゲートに接続されるミラークランプ用トランジスタを設ける。駆動対象トランジスタがオフ状態のときに上記ミラークランプ用トランジスタをオン状態とすることで、駆動対象トランジスタのゲートからミラークランプ用トランジスタを介して電荷を引き抜くことを可能とする。これにより、駆動対象トランジスタのゲート電圧が上昇して、駆動対象トランジスタが誤ってターンオンされる現象（誤オン）の発生を抑制することができる。
特開２０１２－２５７４２１号公報
　しかしながら、特許文献１などのように、ミラークランプ用トランジスタがＩＣパッケージに内蔵される場合、ＩＣパッケージのサイズは比較的に大きいため、ミラークランプ用トランジスタと駆動対象トランジスタのゲートとを接続するためのＩＣパッケージ外部における配線の長さが長くなる。これにより、配線のインピーダンスが大きくなり、オフ状態である駆動対象トランジスタのゲート電圧が上昇した場合に、ミラークランプ用トランジスタによりゲート電圧の上昇を抑える効果が低下する虞があった。
　本開示は、駆動対象トランジスタの誤オンを抑制する効果を向上させることができるゲート駆動回路を提供することを目的とする。
　本開示に係るゲート駆動回路は、
　駆動対象トランジスタのゲートに接続されるエミッタと、グランドの印加端に接続されるコレクタと、を有するＰＮＰトランジスタと、
　前記ＰＮＰトランジスタのベースに接続される第１端と、前記グランドの印加端に接続される第２端とを有するキャパシタと、
　前記ＰＮＰトランジスタのエミッタに接続される第１端と、前記ＰＮＰトランジスタのベースに接続される第２端とを有するベース・エミッタ間抵抗と、
　前記駆動対象トランジスタのゲートに電荷を供給可能に構成された電荷供給部と、
　前記駆動対象トランジスタのゲートから電荷を引き抜き可能に構成された電荷引抜き部と、
　前記電荷供給部により前記駆動対象トランジスタのゲートに電荷を供給するときに前記キャパシタを充電可能に構成された充電部と、
　前記電荷引抜き部により前記駆動対象トランジスタのゲートから電荷を引き抜くときに前記キャパシタを放電可能に構成された放電部と、
　を有する構成としている。
　本開示に係るゲート駆動回路によれば、駆動対象トランジスタの誤オンを抑制する効果を向上させることができる。
図１は、トランジスタ駆動システムの一例を示す図である。 図２は、比較例に係るゲート駆動回路の構成を示す図である。 図３は、第１実施形態に係るゲート駆動回路の構成を示す図である。 図４Ａは、第１実施形態においてＮＭＯＳトランジスタをターンオンさせる場合の動作を示す図である。 図４Ｂは、第１実施形態においてＮＭＯＳトランジスタをターンオフさせる場合の動作を示す図である。 図５は、シミュレーションに使用したトランジスタ駆動システムの構成を示す図である。 図６Ａは、シミュレーション結果の信号波形例を示す図である。 図６Ｂは、シミュレーション結果の信号波形例を示す図である。 図７は、第２実施形態に係るゲート駆動回路の構成を示す図である。 図８は、第２実施形態においてＮＭＯＳトランジスタをターンオンさせる場合の動作を示す図である。 図９は、第３実施形態に係るゲート駆動回路の構成を示す図である。 図１０Ａは、第３実施形態においてＮＭＯＳトランジスタをターンオンさせる場合の動作を示す図である。 図１０Ｂは、第３実施形態においてＮＭＯＳトランジスタをターンオフさせる場合の動作を示す図である。
　以下に本開示の例示的な実施形態について図面を参照して説明する。
＜１．トランジスタ駆動システム＞
　図１は、トランジスタ駆動システムの一例を示す図である。図１に示すトランジスタ駆動システム１００は、それぞれ駆動対象トランジスタであるハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬと、ハイサイドゲート駆動回路ＧＨと、ローサイドゲート駆動回路ＧＬと、を有している。ハイサイドゲート駆動回路ＧＨは、ハイサイドトランジスタＱＨのゲートを駆動する。ローサイドゲート駆動回路ＧＬはローサイドトランジスタＱＬのゲートを駆動する。
　ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬは、ＮＭＯＳトランジスタにより構成される。ハイサイドトランジスタＱＨのドレインは、電源電圧ＨＶｄｃの印加端に接続される。電源電圧ＨＶｄｃは、ＤＣ電圧である。ハイサイドトランジスタＱＨのソースは、ローサイドトランジスタＱＬのドレインにノードＮｓｗにおいて接続される。ローサイドトランジスタＱＬのソースは、グランドＰＧＮＤの印加端に接続される。電源電圧ＨＶｄｃは、グランドＰＧＮＤを基準とする。
　ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬは、それぞれ例えば、ＳｉＣ、ＧａＮ、Ｓｉなどを半導体材料とするＭＯＳＦＥＴ（metal-oxide-semiconductor　field-effect　transistor）である。または、例えば、ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬは、それぞれＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）であってもよい。
　ハイサイドゲート駆動回路ＧＨ、ローサイドゲート駆動回路ＧＬによりハイサイドトランジスタＱＨ、ローサイドトランジスタＱＬがそれぞれ相補的にスイッチングされることにより、ノードＮｓｗにはスイッチング電圧Ｖｓｗが発生する。
　ハイサイドゲート駆動回路ＧＨおよびローサイドゲート駆動回路ＧＬの各構成については、後述する。
＜２．比較例＞
　ここでは、本開示の実施形態について説明する前に、本開示の実施形態との比較のための比較例について説明する。図２は、比較例に係るゲート駆動回路２０の構成を示す図である。図２に示すように、ゲート駆動回路２０は、ＮＭＯＳトランジスタＱのゲートを駆動するための回路である。
　なお、ＮＭＯＳトランジスタＱは駆動対象トランジスタであり、先述した図１に示すハイサイドトランジスタＱＨとローサイドトランジスタＱＬのいずれかに相当する。すなわち、ゲート駆動回路２０は、ハイサイドゲート駆動回路ＧＨとローサイドゲート駆動回路ＧＬのいずれかに相当する。従って、ハイサイドゲート駆動回路ＧＨおよびローサイドゲート駆動回路ＧＬは、いずれも図２と同様の構成とすることができる。
　ゲート駆動回路２０は、ゲートドライバ１０と、抵抗Ｒ２０と、キャパシタＣ２０と、を有している。ゲートドライバ１０は、図２に示す内部構成を集積化して有するＩＣパッケージ（半導体パッケージ）である。抵抗Ｒ２０およびキャパシタＣ２０は、それぞれゲートドライバ１０に対して外付けされるディスクリートな素子である。
　ゲートドライバ１０は、１次側回路１と、２次側回路２と、絶縁トランス３と、を有している。また、ゲートドライバ１０は、外部との電気的接続を確立するための外部端子（リード端子）であるＧＮＤ１端子、ＶＣＣ１端子、ＩＮＡ端子、ＩＮＢ端子、ＧＮＤ２端子、ＶＣＣ２端子、ＯＵＴ端子、およびＭＣ端子を有する。
　１次側回路１は、第１シュミットトリガ１１と、第２シュミットトリガ１２と、ＡＮＤ回路１３と、パルス発生器１４と、第１ＵＶＬＯ（Under　Voltage　Lock　Out）部１５と、を有している。
　２次側回路２は、ロジック部２１と、ＰＭＯＳトランジスタ２２と、ＮＭＯＳトランジスタ２３と、ミラークランプＭＯＳトランジスタ２４と、コンパレータ２５と、第２ＵＶＬＯ部２６と、ＯＶＰ（過電圧保護）部２７と、を有している。
　絶縁トランス３は、１次側回路１と２次側回路２とを繋ぐように設けられる。絶縁トランス３は、１次側回路１と２次側回路２とを絶縁しつつも、１次側回路１からの信号を２次側回路２へ伝達する。
　第１ＵＶＬＯ部１５は、ＶＣＣ１端子に印加される電源電圧Ｖｃｃ１を監視するものであり、電源電圧Ｖｃｃ１が所定の電圧よりも低くなったときに、１次側回路１をシャットダウンさせる。
　第１シュミットトリガ１１は、ＩＮＡ端子に外部入力される第１入力信号Ｉｎ１をＡＮＤ回路１３の第１入力端へ伝達する。第２シュミットトリガ１２は、ＩＮＢ端子に外部入力される第２入力信号Ｉｎ２をＡＮＤ回路１３の第２入力端へ伝達する。
　ＡＮＤ回路１３は、第１入力端に入力される信号レベルと、第２入力端に入力される信号レベルを反転させたレベルとの論理積をとる。従って、第１入力信号Ｉｎ１がローレベル、第２入力信号Ｉｎ２がローレベル、もしくは第１入力信号Ｉｎ１がローレベル、第２入力信号Ｉｎ２がハイレベル、もしくは第１入力信号Ｉｎ１がハイレベル、第２入力信号Ｉｎ２がハイレベルの場合に、ＡＮＤ回路１３の出力はローレベルとなり、第１入力信号Ｉｎ１がハイレベル、第２入力信号Ｉｎ２がローレベルの場合に、ＡＮＤ回路１３の出力はハイレベルとなる。
　パルス発生器１４は、ＡＮＤ回路１３の出力のハイレベルからローレベルへの立下げをトリガーとして、ＡＮＤ回路１３の出力よりも幅の狭いパルスを生成して絶縁トランス３の１次側に出力する。絶縁トランス３の１次側に供給されたパルスによる電流の変化により、絶縁トランス３の２次側に電流が発生し、これがロジック部２１に供給される。この場合、ロジック部２１からはハイレベルの信号が出力されて、ＰＭＯＳトランジスタ２２のゲートおよびＮＭＯＳトランジスタ２３のゲートに入力される。
　ここで、ＰＭＯＳトランジスタ２２とＮＭＯＳトランジスタ２３は、ＶＣＣ２端子に印加される電源電圧Ｖｃｃ２とＧＮＤ２端子に印加される第２グランドＧＮＤ２との間で直列に接続されてスイッチングアームを構成する。具体的には、ＰＭＯＳトランジスタ２２のソースは、電源電圧Ｖｃｃ２の印加端に接続される。ＰＭＯＳトランジスタ２２のドレインは、ＮＭＯＳトランジスタ２３のドレインにノードＮ２にて接続される。ＮＭＯＳトランジスタ２３のソースは、第２グランドＧＮＤ２の印加端に接続される。
　ＰＭＯＳトランジスタ２２のゲートとＮＭＯＳトランジスタ２３のゲートが接続されるノードＮ１は、ロジック部２１の出力端に接続される。
　ノードＮ２は、ＯＵＴ端子に接続される。ＯＵＴ端子には、放電用抵抗Ｒ２０の一端が外部接続される。放電用抵抗Ｒ２０の他端は、ＮＭＯＳトランジスタＱのゲートに接続される。ＮＭＯＳトランジスタＱのソースは、ＧＮＤ２端子に外部接続される。なお、２次側回路２の基準電位となる第２グランドＧＮＤ２は、ＧＮＤ１端子に印加されて１次側回路１の基準電位となる第１グランドＧＮＤ１とは異なる。
　ここで、先述のようにロジック部２１からのハイレベルの信号がノードＮ１に印加された場合、ＰＭＯＳトランジスタ２２はオフ状態、ＮＭＯＳトランジスタ２３はオン状態となり、ＯＵＴ端子の電圧は第２グランドＧＮＤ２（ローレベル）となる。これにより、ＮＭＯＳトランジスタＱは、オフ状態となる。
　一方、パルス発生器１４は、ＡＮＤ回路１３の出力のローレベルからハイレベルへの立上げをトリガーとして、ＡＮＤ回路１３の出力よりも幅の狭いパルスを生成して絶縁トランス３の１次側に出力する。絶縁トランス３の１次側に供給されたパルスによる電流の変化により、絶縁トランス３の２次側に電流が発生し、これがロジック部２１に供給される。この場合、ロジック部２１からはローレベルの信号が出力されて、ノードＮ１に印加される。
　この場合、ＰＭＯＳトランジスタ２２はオン状態、ＮＭＯＳトランジスタ２３はオフ状態となり、ＯＵＴ端子の電圧は電源電圧Ｖｃｃ２（ハイレベル）となる。これにより、ＮＭＯＳトランジスタＱは、オン状態となる。
　なお、ゲートドライバ１０による駆動される対象のトランジスタは、ＮＭＯＳトランジスタＱの代わりにＩＧＢＴによって構成してもよい。この場合は、ＩＧＢＴのゲートに抵抗Ｒ２０の他端を接続し、ＩＧＢＴのエミッタにＧＮＤ２端子を接続する。
　第２ＵＶＬＯ部２６は、ＶＣＣ２端子に印加される電源電圧Ｖｃｃ２を監視するものであり、電源電圧Ｖｃｃ２が所定の電圧よりも低くなったときに、２次側回路２をシャットダウンさせる。また、ＯＶＰ部２７は、電源電圧Ｖｃｃ２の過電圧を検出する回路である。
　ミラークランプＭＯＳトランジスタ２４は、ＮＭＯＳトランジスタＱがオフ状態のときにＮＭＯＳトランジスタＱのゲート電圧が上昇してＮＭＯＳトランジスタＱの誤オンが発生することを抑制できるミラークランプ機能のためのＮＭＯＳトランジスタである。
　ここで、ハイサイドトランジスタＱＨおよびローサイドトランジスタＱＬ（図１）においては、いずれか一方の駆動対象トランジスタがオフ状態の場合に他方の駆動対象トランジスタがターンオンされたときに、上記一方の駆動対象トランジスタのゲート電圧が持ち上がる現象が生じる場合がある。例えば、ハイサイドトランジスタＱＨがオフ状態の場合にローサイドトランジスタＱＬがターンオンされた場合、ハイサイドトランジスタＱＨのゲート・ドレイン間寄生容量、ゲートドライバ１０のＮＭＯＳトランジスタ２３（図２）および第２グランドＧＮＤ２のラインを介してローサイドトランジスタＱＬに向けて電流が流れる。このとき、第２グランドＧＮＤ２のラインにおける寄生インダクタンスにより、ハイサイドトランジスタＱＨのゲート電圧が持ち上がってしまう。このゲート電圧の持ち上がりにより、ハイサイドトランジスタＱＨに誤オンが発生する虞がある。ローサイドトランジスタＱＬがオフ状態の場合の誤オンについても同様である。ゲートドライバ１０のミラークランプＭＯＳトランジスタ２４は、このような駆動対象トランジスタの誤オンを抑制するために設けられる。
　ミラークランプＭＯＳトランジスタ２４のドレインは、ＭＣ端子に接続される。ＮＭＯＳトランジスタＱのゲートは、ＭＣ端子に外部接続される。ミラークランプＭＯＳトランジスタ２４のソースは、ＧＮＤ２端子に接続される。ミラークランプＭＯＳトランジスタ２４のゲートは、ロジック部２１により駆動される。
　コンパレータ２５の反転入力端（－）は、ＭＣ端子に接続される。コンパレータ２５の非反転入力端（＋）は、基準電圧ＲＥＦの印加端に接続される。これにより、コンパレータ２５は、ＭＣ端子の電圧、すなわちＮＭＯＳトランジスタＱのゲート電圧を基準電圧ＲＥＦと比較し、比較結果をロジック部２１に出力する。
　ミラークランプ機能の動作について説明すると、ロジック部２１からノードＮ１に出力される信号がローレベルからハイレベルに切り替わると、ＯＵＴ端子の電圧はハイレベルからローレベルに切り替わる。このとき、ＮＭＯＳトランジスタＱのゲートから抵抗Ｒ２０を介して電荷が引き抜かれることで、ＮＭＯＳトランジスタＱのゲート電圧は低下を開始し、ＮＭＯＳトランジスタＱがターンオフされる。そして、ＮＭＯＳトランジスタＱのゲート電圧、すなわちＭＣ端子の電圧が基準電圧ＲＥＦを下回ったときにコンパレータ２５の出力がハイレベルに切り替わる。これにより、ロジック部２１は、ミラークランプＭＯＳトランジスタ２４のゲートにハイレベルの信号を出力し、ミラークランプＭＯＳトランジスタ２４をオン状態にさせる。従って、オフ状態のＮＭＯＳトランジスタＱのゲート電圧が持ち上がろうとした場合でも、ＮＭＯＳトランジスタＱのゲートからミラークランプＭＯＳトランジスタ２４を介して電荷が引き抜かれるため、ＮＭＯＳトランジスタＱのゲート電圧の持ち上がりが抑制される。これにより、ＮＭＯＳトランジスタＱの誤オンを抑制できる。
　なお、ロジック部２１によりＯＵＴ端子の電圧がローレベルからハイレベルに切り替えられてＮＭＯＳトランジスタＱがターンオンされるときに、ロジック部２１はミラークランプＭＯＳトランジスタ２４をオフ状態にさせる。
　しかしながら、このような比較例に係るゲート駆動回路２０では、ミラークランプＭＯＳトランジスタ２４を内蔵するゲートドライバ１０は、サイズが比較的に大きいＩＣパッケージであるため、ＭＣ端子とＮＭＯＳトランジスタＱのゲートとを接続する配線の配線長を長くする必要がある。従って、上記配線のインピーダンスが大きくなり、オフ状態でＮＭＯＳトランジスタＱのゲート電圧が持ち上がろうとした場合に、ミラークランプＭＯＳトランジスタ２４によりゲート電圧の上昇を抑える効果が低下する虞があった。
　また、比較例に係るゲート駆動回路２０では、ＮＭＯＳトランジスタＱのゲート電圧を検出するための検出端子（ＭＣ端子）をゲートドライバ１０に設ける必要があるといった課題もある。
＜３．第１実施形態＞
　ここでは、本開示の第１実施形態について説明する。
＜３－１．ゲート駆動回路の構成＞
　図３は、第１実施形態に係るゲート駆動回路２０１の構成を示す図である。ゲート駆動回路２０１は、駆動対象トランジスタであるＮＭＯＳトランジスタＱのゲートを駆動する。先述した比較例と同様に、ＮＭＯＳトランジスタＱは、図１に示すハイサイドトランジスタＱＨとローサイドトランジスタＱＬのいずれかに相当する。従って、ゲート駆動回路２０１は、ハイサイドゲート駆動回路ＧＨとローサイドゲート駆動回路ＧＬのいずれかに相当する。
　図３に示すように、ゲート駆動回路２０１は、ゲートドライバ１０と、ＰＮＰトランジスタＱ１と、ハイサイドＮＰＮトランジスタＱ２と、ローサイドＰＮＰトランジスタＱ３と、ベース・エミッタ間抵抗Ｒ１と、放電用抵抗Ｒ２と、オン用抵抗Ｒｏｎと、オフ用抵抗Ｒｏｆｆと、充電用抵抗Ｒ３と、逆流防止ダイオードＤ１と、を有している。ＰＮＰトランジスタＱ１と、ハイサイドＮＰＮトランジスタＱ２と、ローサイドＰＮＰトランジスタＱ３と、ベース・エミッタ間抵抗Ｒ１と、放電用抵抗Ｒ２と、オン用抵抗Ｒｏｎと、オフ用抵抗Ｒｏｆｆと、充電用抵抗Ｒ３と、逆流防止ダイオードＤ１は、ゲートドライバ１０に対して外付けされる各々ディスクリートな素子である。ＰＮＰトランジスタおよびＮＰＮトランジスタは、バイポーラトランジスタである。
　ゲートドライバ１０の構成は、先述した比較例と同様である。ハイサイドＮＰＮトランジスタＱ２のコレクタは、電源電圧Ｖｃｃ２の印加端に接続される。ハイサイドＮＰＮトランジスタＱ２のエミッタは、オン用抵抗Ｒｏｎの一端にノードＮ１１において接続される。オン用抵抗Ｒｏｎの他端は、ＮＭＯＳトランジスタＱのゲートに接続される。
　ローサイドＰＮＰトランジスタＱ３のエミッタは、オフ用抵抗Ｒｏｆｆの一端にノードＮ１５において接続される。オフ用抵抗Ｒｏｆｆの他端は、オン用抵抗Ｒｏｎの他端にノードＮ１２において続される。ローサイドＰＮＰトランジスタＱ３のコレクタは、ＧＮＤ２端子、すなわち第２グランドＧＮＤ２の印加端に接続される。ハイサイドＮＰＮトランジスタＱ２のベースとローサイドＰＮＰトランジスタＱ３のベースは、ＯＵＴ端子に共通接続される。
　ＰＮＰトランジスタＱ１は、ミラークランプ機能のために設けられるトランジスタである。ＰＮＰトランジスタＱ１のエミッタは、ＮＭＯＳトランジスタＱのゲートにノードＮ１４において接続される。ＰＮＰトランジスタＱ１のコレクタは、第２グランドＧＮＤ２の印加端に接続される。
　ＰＮＰトランジスタＱ１のベースは、キャパシタＣ１の一端にノードＮ１７において接続される。ベース・エミッタ間抵抗Ｒ１の一端は、ノードＮ１３に接続される。ベース・エミッタ間抵抗Ｒ１の他端は、ノードＮ１７に接続される。放電用抵抗Ｒ２の一端は、ノードＮ１７に接続される。放電用抵抗Ｒ２の他端は、ノードＮ１５に接続される。
　充電用抵抗Ｒ３の一端は、ノードＮ１１に接続される。充電用抵抗Ｒ３の他端は、逆流防止ダイオードＤ１のアノードに接続される。逆流防止ダイオードＤ１のカソードは、ノードＮ１７とノードＮ１６において接続される。
　なお、図３に示すように、ゲートドライバ１０のＭＣ端子には外部接続をせず、ＭＣ端子は使用しない。
　このように本実施形態に係るゲート駆動回路２０１によれば、ゲートドライバ１０に対して外付けさせる回路を、抵抗、キャパシタ、バイポーラトランジスタ、およびダイオードにより構成できるので、低コストを図ることができ、設置面積が小さくなる。また、上記回路は複雑な構成にはならない。さらに、ミラークランプ用トランジスタとして、電流駆動型のＰＮＰトランジスタＱ１を用いるため、ノイズに強くなる。
＜３－２．ゲート駆動動作＞
　このような構成であるゲート駆動回路２０１によるＮＭＯＳトランジスタＱのゲートを駆動する動作について説明する。
　ここで、ゲート駆動回路２０１は、機能部として、電荷供給部２０１Ａ、電荷引抜き部２０１Ｂ、充電部２０１Ｃ、および放電部２０１Ｄを有している。
　電荷供給部２０１Ａは、ハイサイドＮＰＮトランジスタＱ２およびオン用抵抗Ｒｏｎを有し、ＮＭＯＳトランジスタＱのゲートに電荷を供給し、ＮＭＯＳトランジスタＱをターンオンさせる機能を有する。
　電荷引抜き部２０１Ｂは、ローサイドＰＮＰトランジスタＱ３およびオフ用抵抗Ｒｏｆｆを有し、ＮＭＯＳトランジスタＱのゲートから電荷を引き抜き、ＮＭＯＳトランジスタＱをターンオフさせる機能を有する。
　充電部２０１Ｃは、ハイサイドＮＰＮトランジスタＱ２、充電用抵抗Ｒ３、および逆流防止ダイオードＤ１を有し、電荷供給部２０１ＡがＮＭＯＳトランジスタＱのゲートに電荷を供給するときにキャパシタＣ１を充電させる機能を有する。
　放電部２０１Ｄは、ローサイドＰＮＰトランジスタＱ３および放電用抵抗Ｒ２を有し、電荷引抜き部２０１ＢがＮＭＯＳトランジスタＱのゲートから電荷を引き抜くときにキャパシタＣ１を放電させる機能を有する。
　まず、ＮＭＯＳトランジスタＱをターンオンさせる場合の動作について図４Ａを用いて説明する。ゲートドライバ１０によりＯＵＴ端子の電圧がローレベルからハイレベルに切り替えられると、ハイサイドＮＰＮトランジスタＱ２がオン状態に、ローサイドＰＮＰトランジスタＱ３がオフ状態となる。これにより、図４Ａの実線に示すように、電源電圧Ｖｃｃ２の印加端からハイサイドＮＰＮトランジスタＱ２、およびオン用抵抗Ｒｏｎを介してＮＭＯＳトランジスタＱのゲートに電流が流れ込む。すなわち、電荷供給部２０１Ａは、ＮＭＯＳトランジスタＱのゲートに電荷を供給する。従って、ＮＭＯＳトランジスタＱのゲート電圧が上昇を開始し、ＮＭＯＳトランジスタＱがターンオンされる。
　このとき、図４Ａの破線に示すように、電源電圧Ｖｃｃ２の印加端からノードＮ１１、充電用抵抗Ｒ３、および逆流防止ダイオードＤ１を介してキャパシタＣ１に電流が流れ込む。すなわち、充電部２０１Ｃは、キャパシタＣ１を充電させる。
　ここで、オン用抵抗Ｒｏｎの抵抗値は、充電用抵抗Ｒ３の抵抗値よりも大きくしている。例えば、Ｒｏｎは、Ｒ３の３倍程度の抵抗値である。これにより、キャパシタＣ１が急速に充電されるので、ＰＮＰトランジスタＱ１のベース電圧を急速に上昇させ、ＰＮＰトランジスタＱ１をオフ状態とさせる。従って、ＰＮＰトランジスタＱ１がオン状態となってＰＮＰトランジスタＱ１に貫通電流が流れることを抑制できる。
　次に、ＮＭＯＳトランジスタＱをターンオフさせる場合の動作について図４Ｂを用いて説明する。ゲートドライバ１０によりＯＵＴ端子の電圧がハイレベルからローレベルに切り替えられると、ハイサイドＮＰＮトランジスタＱ２がオフ状態に、ローサイドＰＮＰトランジスタＱ３がオン状態となる。これにより、図４Ｂの実線に示すように、ＮＭＯＳトランジスタＱのゲートからオフ用抵抗ＲｏｆｆおよびローサイドＰＮＰトランジスタＱ３を介した経路で電流が流れ、ＮＭＯＳトランジスタＱのゲートから電荷が引き抜かれる。すなわち、電荷引抜き部２０１Ｂは、ＮＭＯＳトランジスタＱのゲートから電荷を引き抜く。従って、ＮＭＯＳトランジスタＱのゲート電圧が低下を開始し、ＮＭＯＳトランジスタＱがターンオフされる。
　このとき、図４Ｂの破線に示すように、キャパシタＣ１から放電用抵抗Ｒ２およびローサイドＰＮＰトランジスタＱ３を介した経路で電流が流れる。すなわち、放電部２０１Ｄは、キャパシタＣ１を放電させる。このとき、放電用抵抗Ｒ２およびキャパシタＣ１からなる遅延回路によりＰＮＰトランジスタＱ１のベース電圧の低下が遅延される。従って、ＮＭＯＳトランジスタＱのゲート電圧が十分に低下するまではＰＮＰトランジスタＱ１がオン状態とされることを回避し、ＰＮＰトランジスタＱ１に流れる電流による発熱を抑制できる。なお、ＰＮＰトランジスタＱ１がオン状態とされた後は、ＮＭＯＳトランジスタＱのゲート電圧の低下によりＰＮＰトランジスタＱ１はオフ状態とされる。すなわち、ＮＭＯＳトランジスタＱがオフ状態のときにＰＮＰトランジスタＱ１はオフ状態である。
　なお、逆流防止ダイオードＤ１は、キャパシタＣ１が放電されるときに、キャパシタＣ１からノードＮ１６、充電用抵抗Ｒ３、ノードＮ１１、およびオン用抵抗Ｒｏｎを介してＮＭＯＳトランジスタＱのゲートに電荷が供給されてＮＭＯＳトランジスタＱのターンオフを阻害することを抑制している。
＜３－３．ミラークランプ動作＞
　次に、ゲート駆動回路２０１によるミラークランプ動作について説明する。ＮＭＯＳトランジスタＱがオフ状態の場合に、ＮＭＯＳトランジスタＱのゲート電圧に持ち上がりが生じた場合、当該ゲート電圧がベース・エミッタ間抵抗Ｒ１と放電用抵抗Ｒ２によって分圧されることによりベース・エミッタ間抵抗Ｒ１の両端間に電圧が発生する。すなわち、ＰＮＰトランジスタＱ１のベース・エミッタ間に発生する電圧により、ＰＮＰトランジスタＱ１にエミッタからベースに流れるベース電流が発生し、ＰＮＰトランジスタＱ１がオン状態とされる。これにより、ＮＭＯＳトランジスタＱのゲートからＰＮＰトランジスタＱ１を介して電荷が引き抜かれるため、ＮＭＯＳトランジスタＱのゲート電圧の持ち上がりが抑制される。従って、ＮＭＯＳトランジスタＱの誤オンを抑制できる。
　このように本実施形態では、ミラークランプ用トランジスタとしてＰＮＰトランジスタＱ１を用いる。ＰＮＰトランジスタＱ１としてはサイズの小さいＩＣパッケージを使用することができるため、ＰＮＰトランジスタＱ１をＮＭＯＳトランジスタＱのなるべく近くに配置させることができる。従って、ＰＮＰトランジスタＱ１とＮＭＯＳトランジスタＱのゲートとを接続する配線の配線長が短くなり、ＮＭＯＳトランジスタＱのゲート電圧の上昇を抑制する効果を向上させることができる。すなわち、ＮＭＯＳトランジスタＱの誤オンを抑制する効果が向上する。
　また、図３に示すようにゲートドライバ１０のＭＣ端子は使用していない。そのため、ＮＭＯＳトランジスタＱのゲート電圧を検出するための検出端子を備えないゲートドライバを利用することも可能である。
＜３－４．動作シミュレーション＞
　ここで、本実施形態の有効性を検証すべく実施したシミュレーションについて説明する。図５は、シミュレーションの対象としたトランジスタ駆動システムの構成を示す図である。図５に示す構成は、図１に示した構成においてハイサイドトランジスタＱＨのドレイン・ソース間に定電流源ＩＣを配置した構成となっている。また、図５に示すハイサイドゲート駆動回路ＧＨおよびローサイドゲート駆動回路ＧＬの各々は、図３に示すゲートドライバ１０に外付けされる回路と同様の構成の回路を含んでいる。
　シミュレーション結果の信号波形を図６Ａおよび図６Ｂに示す。なお、図６Ａおよび図６Ｂともに、上段から順に、ローサイドトランジスタＱＬに流れるドレイン電流ＩＤ_Ｌ、ローサイドトランジスタＱＬのドレイン・ソース間電圧ＶＤＳ_Ｌ、ハイサイドトランジスタＱＨのゲート・ソース間電圧ＶＧＳ_Ｈ、およびローサイドトランジスタＱＬのゲート・ソース間電圧ＶＧＳ_Ｌの各波形を示す。また、図６Ａおよび図６Ｂにおいて、実線は本実施形態の回路（すなわちミラークランプ機能付き）を使用したシミュレーション結果を、破線はミラークランプ機能を備えない場合のシミュレーション結果を示す。
　図６Ａにおいては、ハイサイドトランジスタＱＨとローサイドトランジスタＱＬの双方がオフ状態であるデッドタイムＤＴの後、ローサイドトランジスタＱＬのゲート・ソース間電圧ＶＤＳ_Ｌが立ち上げられてローサイドトランジスタＱＬがターンオンされる。このとき、図６Ａに示すハイサイドトランジスタＱＨのゲート・ソース間電圧ＶＧＳ_Ｈの実線と破線を比較してわかるように、本実施形態ではゲート・ソース間電圧ＶＧＳ_Ｈの持ち上がりを抑制できている。すなわち、ＰＮＰトランジスタＱ１によるミラークランプ機能が有効に機能していることがわかる。なお、これにより、図６Ａに示すように、ローサイドトランジスタＱＬに流れるドレイン電流ＩＤ_Ｌの立ち上がり時における持ち上がりが抑制されている。
　また、図６Ｂにおいては、電荷引抜き部２０１ＢによりローサイドトランジスタＱＬのゲートから電荷が引き抜かれてローサイドトランジスタＱＬのゲート・ソース間電圧ＶＧＳ_Ｌが低下して、ローサイドトランジスタＱＬがターンオフされる様子を示している。このとき、放電部２０１ＤによりキャパシタＣ１から放電されるが、キャパシタＣ１と放電用抵抗Ｒ２による遅延により、ＰＮＰトランジスタＱ１のオフ状態が維持され、ゲート・ソース間電圧ＶＧＳ_ＬのグランドＰＧＮＤとの短絡が抑制されていることがわかる。すなわち、ＰＮＰトランジスタＱ１の発熱を抑制できている。
＜３－５．回路定数の決定＞
　図３に示す本実施形態にかかる回路構成における回路定数の設計方法の一例について説明する。回路定数を決定する順番としては、Ｃ１→Ｒ２→Ｒ３→Ｒ１の順番となる。
　初めに、Ｃ１を決定する。例えば、下記（１）式を満たすようにＣ１を決定する。
Ｃ１＜Ｃｇｓ／１０　（１）
なお、Ｃｇｓ：ＮＭＯＳトランジスタＱのゲート・ソース間寄生容量である。
　次に、ＮＭＯＳトランジスタＱのターンオフ時においてＰＮＰトランジスタＱ１のターンオンを遅延させる回路を構成するＣ１とＲ２について、下記（２）式を満たすようにＲ２を決定する。
　Ｒｏｆｆ×Ｃｇｓ≦Ｒ２×Ｃ１　（２）
　次に、ＮＭＯＳトランジスタＱのターンオン時においてキャパシタＣ１を急速に充電してＰＮＰトランジスタＱ１をオフ状態とするべく、下記（３）式を満たすようにＲ３を決定する。
　Ｒｏｎ×Ｃｇｓ＞Ｒ３×Ｃ１　（３）
　次に、オフ状態のＮＭＯＳトランジスタＱのゲート電圧が持ち上がろうとした場合にＰＮＰトランジスタＱ１のベース・エミッタ間電圧を確保してＰＮＰトランジスタＱ１をターンオンさせるべく、下記（４）式を満たすようにＲ１を決定する。
　Ｒ１＞１００×Ｒ２　（４）
＜４．第２実施形態＞
　次に、本開示の第２実施形態について説明する。図７は、第２実施形態に係るゲート駆動回路２０２の構成を示す図である。図７に示すゲート駆動回路２０２の第１実施形態（図３）との構成上の相違点は、充電用抵抗Ｒ３および逆流防止ダイオードＤ１は設けずに、エミッタ接続ダイオードＤ２を設けていることである。
　より具体的には、エミッタ接続ダイオードＤ２のアノードは、ハイサイドＮＰＮトランジスタＱ２のエミッタに接続される。エミッタ接続ダイオードＤ２のカソードは、ローサイドＰＮＰトランジスタＱ３のエミッタに接続される。このようなゲート駆動回路２０２においては、充電部２０１Ｃは、第１実施形態と異なり、ハイサイドＮＰＮトランジスタＱ２、エミッタ接続ダイオードＤ２、および充放電用抵抗Ｒ２を有する。なお、エミッタ接続ダイオードＤ２は、逆流防止ダイオードとしても機能する。
　ここで、ゲート駆動回路２０２におけるＮＭＯＳトランジスタＱのターンオン時の動作について図８を用いて説明する。ＯＵＴ端子の電圧がローレベルからハイレベルに切り替わると、ハイサイドＮＰＮトランジスタＱ２はオン状態、ローサイドＰＮＰトランジスタＱ３はオフ状態となる。これにより、第１実施形態と同様に、図８の実線に示すように、電荷供給部２０１ＡによりＮＭＯＳトランジスタＱのゲートに電荷が供給される。
　このとき、図８の破線に示すように、電源電圧Ｖｃｃ２の印加端からハイサイドＮＰＮトランジスタＱ２、エミッタ接続ダイオードＤ２、および充放電用抵抗Ｒ２を介して電流がキャパシタＣ１に流れ込む。すなわち、充電部２０１Ｃは、ハイサイドＮＰＮトランジスタＱ２、エミッタ接続ダイオードＤ２、および充放電用抵抗Ｒ２を有しており、充電部２０１ＣによりキャパシタＣ１が充電される。
　また、ＮＭＯＳトランジスタＱのターンオフ時においては、第１実施形態と同様に、キャパシタＣ１は放電部２０１Ｄにより放電される。すなわち、第２実施形態では、キャパシタＣ１の充電、放電ともに共通の充放電用抵抗Ｒ２を介して実施される。従って、第１実施形態のほうが充電用と放電用とで抵抗がＲ３とＲ２で別個のため、抵抗値を設計しやすい。しかしながら、第２実施形態のほうが充電用抵抗Ｒ３および逆流防止ダイオードＤ１の代わりにエミッタ接続ダイオードＤ２を設ければよいので、部品点数が削減される。
＜５．第３実施形態＞
　次に、本開示の第３実施形態について説明する。図９は、第３実施形態に係るゲート駆動回路２０３の構成を示す図である。
　図９に示すゲート駆動回路２０３は、ゲートドライバＤｒと、オン／オフ用抵抗Ｒ１１と、ベース・エミッタ間抵抗Ｒ１２と、充電用抵抗Ｒ１３と、逆流防止ダイオードＤ１１と、キャパシタＣ１１と、ＰＮＰトランジスタＱ１と、を有する。ゲートドライバＤｒは、ＩＣパッケージであり、ハイサイドＮＰＮトランジスタＱ４と、ローサイドＰＮＰトランジスタＱ５を有している。また、ゲートドライバＤｒは、外部端子として、ＶＣＣ２端子、ＯＵＴ端子、およびＧＮＤ２端子を有する。抵抗Ｒ１１～Ｒ１３、逆流防止ダイオードＤ１１、キャパシタＣ１１、およびＰＮＰトランジスタＱ１は、ゲートドライバＤｒに外付けされる各々ディスクリートな素子である。
　ハイサイドＮＰＮトランジスタＱ４のコレクタは、ＶＣＣ２端子に接続される。ＶＣＣ２端子は、電源電圧Ｖｃｃ２の印加端に接続される。ハイサイドＮＰＮトランジスタＱ４のエミッタは、ローサイドＰＮＰトランジスタＱ５のエミッタとノードＮ２０において接続される。ローサイドＰＮＰトランジスタＱ５のコレクタは、ＧＮＤ２端子に接続される。
　図９に示すベース・エミッタ間抵抗Ｒ１２、キャパシタＣ１１、およびＰＮＰトランジスタＱ１は、それぞれ図３に示すベース・エミッタ間抵抗Ｒ１、キャパシタＣ１、およびＰＮＰトランジスタＱ１に相当する。
　ノードＮ２０は、ＯＵＴ端子に接続される。ＯＵＴ端子は、オン／オフ用抵抗Ｒ１１の一端にノードＮ２１において接続される。オン／オフ用抵抗Ｒ１１の他端は、ベース・エミッタ間抵抗Ｒ１２の一端とノードＮ２２において接続されるとともに、ＰＮＰトランジスタＱ１のエミッタにノードＮ２３において接続される。
　充電用抵抗Ｒ１３の一端は、ノードＮ２１に接続される。充電用抵抗Ｒ１３の他端は、逆流防止ダイオードＤ１１のアノードに接続される。逆流防止ダイオードＤ１１のカソードは、ベース・エミッタ間抵抗Ｒ１２の他端とキャパシタＣ１１の一端とが接続されるノードＮ２４に接続される。
　次に、このような構成であるゲート駆動回路２０３の動作について図１０Ａおよび図１０Ｂを用いて説明する。ここで、ゲート駆動回路２０３は、電荷供給部２０３Ａと、電荷引抜き部２０３Ｂと、充電部２０３Ｃと、放電部２０３Ｄと、を有する。
　電荷供給部２０３Ａは、ハイサイドＮＰＮトランジスタＱ４およびオン／オフ用抵抗Ｒ１１を有する。電荷引抜き部２０３Ｂは、ローサイドＰＮＰトランジスタＱ５およびオン／オフ用抵抗Ｒ１１を有する。充電部２０３Ｃは、ハイサイドＮＰＮトランジスタＱ４、充電用抵抗Ｒ１３、および逆流防止ダイオードＤ１１を有する。放電部２０３Ｄは、ベース・エミッタ間抵抗Ｒ１２、オン／オフ用抵抗Ｒ１１、およびローサイドＰＮＰトランジスタＱ５を有する。
　ゲートドライバＤｒにおいて、ハイサイドＮＰＮトランジスタＱ４とローサイドＰＮＰトランジスタＱ５の各ベースに印加されるベース信号Ｂがローレベルからハイレベルへ切り替えられると、ハイサイドＮＰＮトランジスタＱ４がオン状態、ローサイドＰＮＰトランジスタＱ５がオフ状態とされる。これにより、図１０Ａの実線に示すように、電源電圧Ｖｃｃ２の印加端からハイサイドＮＰＮトランジスタＱ４およびオン／オフ用抵抗Ｒ１１を介して電流がＮＭＯＳトランジスタＱのゲートに流れ込む。すなわち、電荷供給部２０３ＡによりＮＭＯＳトランジスタＱのゲートに電荷が供給される。これにより、ＮＭＯＳトランジスタＱはターンオンされる。
　このとき、図１０Ａの破線に示すように、電源電圧Ｖｃｃ２の印加端からハイサイドＮＰＮトランジスタＱ４、充電用抵抗Ｒ１３および逆流防止ダイオードＤ１１を介してキャパシタＣ１１に電荷が供給される。すなわち、充電部２０３ＣによりキャパシタＣ１１が充電される。
　また、ベース信号Ｂがハイレベルからローレベルへ切り替えられると、ハイサイドＮＰＮトランジスタＱ４がオフ状態、ローサイドＰＮＰトランジスタＱ５がオン状態とされる。これにより、図１０Ｂの実線に示すように、ＮＭＯＳトランジスタＱのゲートからオン／オフ用抵抗Ｒ１１およびローサイドＰＮＰトランジスタＱ５を介して電荷が引き抜かれる。すなわち、電荷引抜き部２０３ＢによりＮＭＯＳトランジスタＱのゲートから電荷が引き抜かれる。これにより、ＮＭＯＳトランジスタＱはターンオフされる。
　このとき、図１０Ｂの破線に示すように、キャパシタＣ１１からベース・エミッタ間抵抗Ｒ１２、オン／オフ用抵抗Ｒ１１、およびローサイドＰＮＰトランジスタＱ５を介してキャパシタＣ１１から電荷が引き抜かれる。すなわち、放電部２０３ＤによりキャパシタＣ１１が放電され、ベース・エミッタ間抵抗Ｒ１２とオン／オフ用抵抗Ｒ１１とをあわせた抵抗は、放電用抵抗として機能する。
　このように、第３実施形態であれば、エミッタがノードＮ２０にて共通接続されたハイサイドＮＰＮトランジスタＱ４、ローサイドＰＮＰトランジスタＱ５を備えるゲートドライバＤｒを用いることが可能となる。ただし、第３実施形態では、ＮＭＯＳトランジスタＱのターンオン時、ターンオフ時の両方でオン／オフ用抵抗Ｒ１１を通る経路で電流が流れる。これに対し、第１、第２実施形態（図３、図７）であれば、エミッタが共通接続されていないハイサイドＮＰＮトランジスタＱ２、ローサイドＰＮＰトランジスタＱ３を用いることで、ターンオン時はオン用抵抗Ｒｏｎを通る経路、ターンオフ時はオフ用抵抗Ｒｏｆｆを通る経路で電流が流れる。従って、第１、第２実施形態のほうが抵抗値を設計しやすくなる。
＜６．付記＞
　以上のように、例えば、本開示の一態様に係るゲート駆動回路（２０１）は、駆動対象トランジスタ（Ｑ）のゲートに接続されるエミッタと、グランドの印加端に接続されるコレクタと、を有するＰＮＰトランジスタ（Ｑ１）と、
　前記ＰＮＰトランジスタのベースに接続される第１端と、前記グランドの印加端に接続される第２端とを有するキャパシタ（Ｃ１）と、
　前記ＰＮＰトランジスタのエミッタに接続される第１端と、前記ＰＮＰトランジスタのベースに接続される第２端とを有するベース・エミッタ間抵抗（Ｒ１）と、
　前記駆動対象トランジスタのゲートに電荷を供給可能に構成された電荷供給部（２０１Ａ）と、
　前記駆動対象トランジスタのゲートから電荷を引き抜き可能に構成された電荷引抜き部（２０１Ｂ）と、
　前記電荷供給部により前記駆動対象トランジスタのゲートに電荷を供給するときに前記キャパシタを充電可能に構成された充電部（２０１Ｃ）と、
　前記電荷引抜き部により前記駆動対象トランジスタのゲートから電荷を引き抜くときに前記キャパシタを放電可能に構成された放電部（２０１Ｄ）と、を有する構成としている（第１の構成）。
　また、上記第１の構成において、前記電荷供給部（２０１Ａ）は、電荷を供給する経路に配置されるオン用抵抗（Ｒｏｎ）を有し、前記充電部（２０１Ｃ）は、充電を行う経路に配置される充電用抵抗（Ｒ３）を有し、前記充電用抵抗は、前記オン用抵抗よりも抵抗値が小さい構成としてもよい（第２の構成）。
　また、上記第２の構成において、前記充電用抵抗の抵抗値Ｒ３は、下記式を満たす構成としてもよい（第３の構成）。
　Ｒｏｎ×Ｃｇｓ＞Ｒ３×Ｃ１
　ただし、Ｒｏｎ：前記オン用抵抗の抵抗値、Ｃ１：前記キャパシタの容量値、Ｃｇｓ：前記駆動対象トランジスタのゲート・ソース間寄生容量の容量値
　また、上記第２または第３の構成において、前記充電部（２０１Ｃ）は、充電を行う経路に配置される逆流防止ダイオード（Ｄ１）を有する構成としてもよい（第４の構成）。
　また、上記第１から第４のいずれかの構成において、前記放電部（２０１Ｄ）は、放電を行う経路に配置される放電用抵抗（Ｒ２）を有する構成としてもよい（第５の構成）。
　また、上記第５の構成において、前記電荷引抜き部（２０１Ｂ）は、電荷を引き抜く経路に配置されるオフ用抵抗（Ｒｏｆｆ）を有し、前記放電用抵抗の抵抗値Ｒ２は、下記式を満たす構成としてもよい（第６の構成）。
　Ｒｏｆｆ×Ｃｇｓ≦Ｒ２×Ｃ１
　ただし、Ｒｏｆｆ：前記オフ用抵抗の抵抗値、Ｃ１：前記キャパシタの容量値、Ｃｇｓ：前記駆動対象トランジスタのゲート・ソース間寄生容量の容量値
　また、上記第５または第６の構成において、前記ベース・エミッタ間抵抗（Ｒ１）の抵抗値Ｒ１は、下記式を満たす構成としてもよい（第７の構成）。
　Ｒ１＞１００×Ｒ２
　ただし、Ｒ２：前記放電用抵抗の抵抗値
　また、上記第１から第７のいずれかの構成において、前記キャパシタ（Ｃ１）の容量値Ｃ１は、下記式を満たす構成としてもよい（第８の構成）。
　Ｃ１＜Ｃｇｓ／１０
　ただし、Ｃｇｓ：前記駆動対象トランジスタのゲート・ソース間寄生容量の容量値
　また、上記第１から第８のいずれかの構成において、電源電圧（Ｖｃｃ２）の印加端に接続されるコレクタを有するハイサイドＮＰＮトランジスタ（Ｑ２）と、
　前記ハイサイドＮＰＮトランジスタのエミッタに接続される第１端と、前記駆動対象トランジスタのゲートに接続される第２端とを有するオン用抵抗（Ｒｏｎ）と、
　前記グランドの印加端に接続されるコレクタを有するローサイドＰＮＰトランジスタ（Ｑ３）と、
　前記ローサイドＰＮＰトランジスタのエミッタに接続される第１端と、前記駆動対象トランジスタのゲートに接続される第２端とを有するオフ用抵抗（Ｒｏｆｆ）と、
　を有し、
　前記オン用抵抗と前記オフ用抵抗は別個である構成としてもよい（第９の構成）。
　また、上記第９の構成において、前記充電部（２０１Ｃ）は、前記ハイサイドＮＰＮトランジスタ（Ｑ２）のエミッタと前記オン用抵抗の第１端とが接続される第１ノード（Ｎ１１）に接続される第１端と、前記キャパシタ（Ｃ１）の第１端に接続される第２端とを有する充電用抵抗（Ｒ３）を有し、
　前記放電部（２０１Ｄ）は、前記ローサイドＰＮＰトランジスタ（Ｑ３）のエミッタと前記オフ用抵抗（Ｒｏｆｆ）の第１端とが接続される第２ノード（Ｎ１５）に接続される第１端と、前記キャパシタの第１端に接続される第２端とを有する放電用抵抗（Ｒ２）を有する構成としてもよい（第１０の構成）。
　また、上記第１０の構成において、前記充電部（２０１Ｃ）は、前記第１ノード（Ｎ１１）と前記キャパシタ（Ｃ１）の第１端との間に配置される逆流防止ダイオード（Ｄ１）を有する構成としてもよい（第１１の構成）。
　また、上記第９の構成において、前記ハイサイドＮＰＮトランジスタ（Ｑ２）のエミッタに接続されるアノードと、前記ローサイドＰＮＰトランジスタ（Ｑ３）のエミッタに接続されるカソードと、を有するエミッタ接続ダイオード（Ｄ２）と、
　前記ローサイドＰＮＰトランジスタのエミッタと前記オフ用抵抗（Ｒｏｆｆ）の第１端とが接続される第３ノードに接続される第１端と、前記キャパシタ（Ｃ１）の第１端に接続される第２端とを有する充放電用抵抗（Ｒ２）と、を有する構成としてもよい（第１２の構成）。
　また、上記第１から第８のいずれかの構成において、電源電圧（Ｖｃｃ２）の印加端に接続されるコレクタを有するハイサイドＮＰＮトランジスタ（Ｑ４）と、
　前記グランドの印加端に接続されるコレクタを有するローサイドＰＮＰトランジスタ（Ｑ５）と、
　前記ハイサイドＮＰＮトランジスタのエミッタと前記ローサイドＰＮＰトランジスタのエミッタとが接続される第４ノード（Ｎ２０）に接続される第１端と、前記駆動対象トランジスタ（Ｑ）のゲートに接続される第２端とを有するオン／オフ用抵抗（Ｒ１１）と、
を有し、
　前記充電部（２０３Ｃ）は、前記第４ノードと前記オン／オフ用抵抗の第１端とが接続される第５ノード（Ｎ２１）に接続される第１端と、前記キャパシタ（Ｃ１１）の第１端と接続される第２端とを有する充電用抵抗（Ｒ１３）を有し、
　前記放電部（２０３Ｄ）は、前記ベース・エミッタ間抵抗（Ｒ１２）と、前記オン／オフ用抵抗と、を有する構成としてもよい（第１３の構成）。
　また、上記第１３の構成において、前記充電部（２０３Ｃ）は、前記第５ノード（Ｎ２１）と前記キャパシタ（Ｃ１１）の第１端との間に配置される逆流防止ダイオード（Ｄ１１）を有する構成としてもよい（第１４の構成）。
　また、上記第１から第１４のいずれかの構成において、前記電荷供給部（２０１Ａ）、前記電荷引抜き部（２０１Ｂ）、前記充電部（２０１Ｃ）、および前記放電部（２０１Ｄ）を駆動可能に構成されたゲートドライバ（１０）を有する構成としてもよい（第１５の構成）。
　また、上記第１５の構成において、前記ゲートドライバ（１０）は、駆動対象トランジスタ（Ｑ）のゲート電圧を検出するための検出端子を有さない構成としてもよい（第１６の構成）。
　また、本開示の一態様に係るトランジスタ駆動システム（１００）は、それぞれ駆動対象トランジスタであるハイサイドトランジスタ（ＱＨ）およびローサイドトランジスタ（ＱＬ）と、
　前記ハイサイドトランジスタのゲートと前記ローサイドトランジスタのゲートをそれぞれ駆動可能に構成された別個の回路である上記第１から第１６のいずれかの構成としたゲート駆動回路（２０１）と、を有する構成としている。
　本開示は、例えば、ＭＯＳトランジスタなどのゲートの駆動に利用することができる。
　　　１　　　１次側回路
　　　２　　　２次側回路
　　　３　　　絶縁トランス
　　１０　　　ゲートドライバ
　　１１　　　第１シュミットトリガ
　　１２　　　第２シュミットトリガ
　　１３　　　ＡＮＤ回路
　　１４　　　パルス発生器
　　１５　　　第１ＵＶＬＯ部
　　２０　　　ゲート駆動回路
　　２１　　　ロジック部
　　２２　　　ＰＭＯＳトランジスタ
　　２３　　　ＮＭＯＳトランジスタ
　　２４　　　ミラークランプＭＯＳトランジスタ
　　２５　　　コンパレータ
　　２６　　　第２ＵＶＬＯ部
　　２７　　　ＯＶＰ部
　１００　　　トランジスタ駆動システム
　２０１～２０３　　　ゲート駆動回路
　２０１Ａ　　電荷供給部
　２０１Ｂ　　電荷引抜き部
　２０１Ｃ　　充電部
　２０１Ｄ　　放電部
　２０３Ａ　　電荷供給部
　２０３Ｂ　　電荷引抜き部
　２０３Ｃ　　充電部
　２０３Ｄ　　放電部
　　Ｃ１　　　キャパシタ
　Ｃ１１　　　キャパシタ
　Ｃ２０　　　キャパシタ
　　Ｄ１　　　逆流防止ダイオード
　Ｄ１１　　　逆流防止ダイオード
　　Ｄ２　　　エミッタ接続ダイオード
　　Ｄｒ　　　ゲートドライバ
　　ＧＨ　　　ハイサイドゲート駆動回路
　　ＧＬ　　　ローサイドゲート駆動回路
　　ＩＣ　　　定電流源
　　　Ｑ　　　ＮＭＯＳトランジスタ
　　Ｑ１　　　ＰＮＰトランジスタ
　　Ｑ２　　　ハイサイドＮＰＮトランジスタ
　　Ｑ３　　　ローサイドＰＮＰトランジスタ
　　Ｑ４　　　ハイサイドＮＰＮトランジスタ
　　Ｑ５　　　ローサイドＰＮＰトランジスタ
　　ＱＨ　　　ハイサイドトランジスタ
　　ＱＬ　　　ローサイドトランジスタ
　　Ｒ１　　　ベース・エミッタ間抵抗
　Ｒ１１　　　オン／オフ用抵抗
　Ｒ１２　　　ベース・エミッタ間抵抗
　Ｒ１３　　　充電用抵抗
　　Ｒ２　　　放電用抵抗
　Ｒ２０　　　抵抗
　　Ｒ３　　　充電用抵抗
　Ｒｏｆｆ　　　オフ用抵抗
　Ｒｏｎ　　　オン用抵抗

Claims (17)

  1. 　駆動対象トランジスタのゲートに接続されるエミッタと、グランドの印加端に接続されるコレクタと、を有するＰＮＰトランジスタと、
    　前記ＰＮＰトランジスタのベースに接続される第１端と、前記グランドの印加端に接続される第２端とを有するキャパシタと、
    　前記ＰＮＰトランジスタのエミッタに接続される第１端と、前記ＰＮＰトランジスタのベースに接続される第２端とを有するベース・エミッタ間抵抗と、
    　前記駆動対象トランジスタのゲートに電荷を供給可能に構成された電荷供給部と、
    　前記駆動対象トランジスタのゲートから電荷を引き抜き可能に構成された電荷引抜き部と、
    　前記電荷供給部により前記駆動対象トランジスタのゲートに電荷を供給するときに前記キャパシタを充電可能に構成された充電部と、
    　前記電荷引抜き部により前記駆動対象トランジスタのゲートから電荷を引き抜くときに前記キャパシタを放電可能に構成された放電部と、
    　を有する、ゲート駆動回路。
  2. 　前記電荷供給部は、電荷を供給する経路に配置されるオン用抵抗を有し、
    　前記充電部は、充電を行う経路に配置される充電用抵抗を有し、
    　前記充電用抵抗は、前記オン用抵抗よりも抵抗値が小さい、請求項１に記載のゲート駆動回路。
  3. 　前記充電用抵抗の抵抗値Ｒ３は、下記式を満たす、請求項２に記載のゲート駆動回路。
    　Ｒｏｎ×Ｃｇｓ＞Ｒ３×Ｃ１
    　ただし、Ｒｏｎ：前記オン用抵抗の抵抗値、Ｃ１：前記キャパシタの容量値、Ｃｇｓ：前記駆動対象トランジスタのゲート・ソース間寄生容量の容量値
  4. 　前記充電部は、充電を行う経路に配置される逆流防止ダイオードを有する、請求項２または請求項３に記載のゲート駆動回路。
  5. 　前記放電部は、放電を行う経路に配置される放電用抵抗を有する、請求項１から請求項４のいずれか１項に記載のゲート駆動回路。
  6. 　前記電荷引抜き部は、電荷を引き抜く経路に配置されるオフ用抵抗を有し、
    　前記放電用抵抗の抵抗値Ｒ２は、下記式を満たす、請求項５に記載のゲート駆動回路。
    　Ｒｏｆｆ×Ｃｇｓ≦Ｒ２×Ｃ１
    　ただし、Ｒｏｆｆ：前記オフ用抵抗の抵抗値、Ｃ１：前記キャパシタの容量値、Ｃｇｓ：前記駆動対象トランジスタのゲート・ソース間寄生容量の容量値
  7. 　前記ベース・エミッタ間抵抗の抵抗値Ｒ１は、下記式を満たす、請求項５または請求項６に記載のゲート駆動回路。
    　Ｒ１＞１００×Ｒ２
    　ただし、Ｒ２：前記放電用抵抗の抵抗値
  8. 　前記キャパシタの容量値Ｃ１は、下記式を満たす、請求項１から請求項７のいずれか１項に記載のゲート駆動回路。
    　Ｃ１＜Ｃｇｓ／１０
    　ただし、Ｃｇｓ：前記駆動対象トランジスタのゲート・ソース間寄生容量の容量値
  9. 　電源電圧の印加端に接続されるコレクタを有するハイサイドＮＰＮトランジスタと、
    　前記ハイサイドＮＰＮトランジスタのエミッタに接続される第１端と、前記駆動対象トランジスタのゲートに接続される第２端とを有するオン用抵抗と、
    前記グランドの印加端に接続されるコレクタを有するローサイドＰＮＰトランジスタと、
    　前記ローサイドＰＮＰトランジスタのエミッタに接続される第１端と、前記駆動対象トランジスタのゲートに接続される第２端とを有するオフ用抵抗と、
    　を有し、
    　前記オン用抵抗と前記オフ用抵抗は別個である、請求項１から請求項８のいずれか１項に記載のゲート駆動回路。
  10. 　前記充電部は、前記ハイサイドＮＰＮトランジスタのエミッタと前記オン用抵抗の第１端とが接続される第１ノードに接続される第１端と、前記キャパシタの第１端に接続される第２端とを有する充電用抵抗を有し、
    　前記放電部は、前記ローサイドＰＮＰトランジスタのエミッタと前記オフ用抵抗の第１端とが接続される第２ノードに接続される第１端と、前記キャパシタの第１端に接続される第２端とを有する放電用抵抗を有する、請求項９に記載のゲート駆動回路。
  11. 　前記充電部は、前記第１ノードと前記キャパシタの第１端との間に配置される逆流防止ダイオードを有する、請求項１０に記載のゲート駆動回路。
  12. 　前記ハイサイドＮＰＮトランジスタのエミッタに接続されるアノードと、前記ローサイドＰＮＰトランジスタのエミッタに接続されるカソードと、を有するエミッタ接続ダイオードと、
    　前記ローサイドＰＮＰトランジスタのエミッタと前記オフ用抵抗の第１端とが接続される第３ノードに接続される第１端と、前記キャパシタの第１端に接続される第２端とを有する充放電用抵抗と、
    を有する、請求項９に記載のゲート駆動回路。
  13. 　電源電圧の印加端に接続されるコレクタを有するハイサイドＮＰＮトランジスタと、
    前記グランドの印加端に接続されるコレクタを有するローサイドＰＮＰトランジスタと、
    　前記ハイサイドＮＰＮトランジスタのエミッタと前記ローサイドＰＮＰトランジスタのエミッタとが接続される第４ノードに接続される第１端と、前記駆動対象トランジスタのゲートに接続される第２端とを有するオン／オフ用抵抗と、
    を有し、
    　前記充電部は、前記第４ノードと前記オン／オフ用抵抗の第１端とが接続される第５ノードに接続される第１端と、前記キャパシタの第１端と接続される第２端とを有する充電用抵抗を有し、
    前記放電部は、前記ベース・エミッタ間抵抗と、前記オン／オフ用抵抗と、を有する、請求項１から請求項８のいずれか１項に記載のゲート駆動回路。
  14. 　前記充電部は、前記第５ノードと前記キャパシタの第１端との間に配置される逆流防止ダイオードを有する、請求項１３に記載のゲート駆動回路。
  15. 　前記電荷供給部、前記電荷引抜き部、前記充電部、および前記放電部を駆動可能に構成されたゲートドライバを有する、請求項１から請求項１４のいずれか１項に記載のゲート駆動回路。
  16. 　前記ゲートドライバは、駆動対象トランジスタのゲート電圧を検出するための検出端子を有さない、請求項１５に記載のゲート駆動回路。
  17. 　それぞれ駆動対象トランジスタであるハイサイドトランジスタおよびローサイドトランジスタと、
    　前記ハイサイドトランジスタのゲートと前記ローサイドトランジスタのゲートをそれぞれ駆動可能に構成された別個の回路である請求項１から請求項１６のいずれか１項に記載のゲート駆動回路と、
    　を有する、トランジスタ駆動システム。
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