DE112021006843T5

DE112021006843T5 - Gate-treiberschaltung

Info

Publication number: DE112021006843T5
Application number: DE112021006843.1T
Authority: DE
Inventors: Shinya Tajima; Seiya Kitagawa
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2021-03-19
Filing date: 2021-12-28
Publication date: 2023-11-09
Also published as: JPWO2022196033A1; CN116982260A; US20230421151A1; WO2022196033A1

Abstract

Eine Gate-Treiberschaltung (201) umfasst: einen PNP-Transistor (Q1) mit einem Emitter, der mit einem Gate eines angesteuerten Transistors (Q) verbunden ist, und einem Kollektor, der mit einem Masseanschluss verbunden ist; einen Kondensator (C1), dessen erstes Ende mit einer Basis des PNP-Transistors und dessen zweites Ende mit dem Masseanschluss verbunden ist einen Basis-Emitter-Widerstand (R1) mit einem ersten Ende, das mit dem Emitter des PNP-Transistors verbunden ist, und einem zweiten Ende, das mit der Basis des PNP-Transistors verbunden ist; einen elektrischen Ladungszuführabschnitt (201A), der eingerichtet ist, in der Lage zu sein, dem Gate des angesteuerten Transistors elektrische Ladung zuzuführen; einen elektrischen Ladungsextraktionsabschnitt (201B), der eingerichtet ist, in der Lage zu sein, elektrische Ladung aus dem Gate des angesteuerten Transistors abzuziehen; einen Ladeabschnitt (201C), der eingerichtet ist, in der Lage zu sein, den Kondensator aufzuladen, wenn dem angesteuerten Transistor durch den elektrischen Ladungsversorgungsabschnitt elektrische Ladung zugeführt wird; und einen Entladeabschnitt (201D), der eingerichtet ist, in der Lage zu sein, den Kondensator zu entladen, wenn dem Gate des angesteuerten Transistors durch den elektrischen Ladungsextraktionsabschnitt elektrische Ladung entzogen wird.

Description

TECHNISCHES GEBIET
Die vorliegende Offenbarung bezieht sich auf Gate-Treiberschaltungen (auch: Gate-Ansteuerschaltungen).
STAND DER TECHNIK
Einige bekannte Gate-Ansteuerschaltungen zum Ansteuern des Gates eines Ansteuerungszieltransistors haben eine Spiegelklemmfunktion (vgl. z. B. das unten angegebene Patentdokument 1). Die Spiegelklemmfunktion erfordert einen Spiegelklemmtransistor, der mit dem Gate des Treibertransistors verbunden ist. Wenn der Zieltransistor ausgeschaltet ist, kann durch das Einschalten des Spiegelklemmtransistors elektrische Ladung vom Gate des Zieltransistors über den Spiegelklemmtransistor abgezogen werden. Auf diese Weise kann verhindert werden, dass der Zieltransistor aufgrund eines Anstiegs der Gate-Spannung des Zieltransistors fälschlicherweise eingeschaltet wird (ein Phänomen, das als fehlerhaftes Einschalten bezeichnet wird).
ZITIERLISTE
PATENTLITERATUR
Patentdokument 1: JP-A- 2012-257421
ÜBERBLICK ÜBER DIE ERFINDUNG
TECHNISCHE AUFGABE
In einem Fall, in dem der Spiegelklemmtransistor, wie in Patentdokument 1 offenbart, in einem IC-Gehäuse untergebracht ist, ist aufgrund der vergleichsweise großen Größe des IC-Gehäuses ein langer Leiter außerhalb des IC-Gehäuses erforderlich, um den Spiegelklemmtransistor mit dem Gate des Ansteuerungszieltransistors zu verbinden. Die daraus resultierende hohe Impedanz des Leiters kann im Falle eines Anstiegs der Gate-Spannung des Zieltransistors im ausgeschalteten Zustand die Wirkung des Spiegelklemmtransistors, der den Anstieg der Gate-Spannung unterdrückt, verringern.
Ein Ziel der vorliegenden Offenbarung ist es, eine Gate-Treiberschaltung vorzustellen, die einen verbesserten Effekt des Unterdrückens des fehlerhaften Einschaltens eines Zieltransistors bietet.
LÖSUNG DER AUSFGABE
Gemäß der vorliegenden Offenbarung umfasst eine Gate-Treiberschaltung:

einen PNP-Transistor mit einem Emitter, der mit dem Gate eines Treibertransistors verbunden ist, und einem Kollektor, der mit einem Anwendungsanschluss für ein Massepotenzial verbunden ist;
einen Kondensator mit einem ersten Anschluss, der mit einer Basis des PNP-Transistors verbunden ist, und einem zweiten Anschluss, der mit dem Anschluss für das Massepotenzial verbunden ist;
einen Basis-Emitter-Widerstand mit einem ersten Anschluss, der mit dem Emitter des PNP-Transistors verbunden ist, und einem zweiten Anschluss, der mit der Basis des PNP-Transistors verbunden ist;
einen Ladungszuführer, der eingerichtet ist, in der Lage zu sein, elektrische Ladung an das Gate des Zieltransistors zuzuführen;
einen Ladungsextrahierer, der eingerichtet ist, in der Lage zu sein, elektrische Ladung aus dem Gate des Treibertransistors abzuziehen;
einen Lader, der eingerichtet ist, in der Lage zu sein, den Kondensator aufzuladen, wenn der Ladungszuführer elektrische Ladung an das Gate des Treibertransistors zuführt; und
einen Entlader, der eingerichtet ist, in der Lage zu sein, den Kondensator zu entladen, wenn der Ladungsextrahierer elektrische Ladung aus dem Gate des Ansteuerungszieltransistors abzieht.

VORTEILHAFTE WIRKUNGEN DER ERFINDUNG
Mit einer Gate-Treiberschaltung gemäß der vorliegenden Offenbarung ist es möglich, einen Effekt des Unterdrückens des fehlerhaften Einschaltens eines Zieltransistors zu verbessern.
KURZBESCHREIBUNG DER ZEICHNUNGSFIGUREN

1 ist eine Ansicht, die ein Beispiel für ein Transistoransteuersystem zeigt.
2 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung eines Vergleichsbeispiels zeigt.
3 eine Ansicht, die eine Konfiguration einer Gate-Treiberschaltung gemäß einer ersten Ausführungsform zeigt.
4A ist eine Ansicht, die den Betrieb zeigt, der stattfindet, wenn ein NMOS-Transistor in der ersten Ausführungsform eingeschaltet wird.
4B ist eine Ansicht, die den Betrieb zeigt, der stattfindet, wenn ein NMOS-Transistor in der ersten Ausführungsform ausgeschaltet wird.
5 ist eine Ansicht, die die Konfiguration eines Transistoransteuersystems zeigt, das in einer Simulation verwendet wird.
6A ist eine Ansicht, die ein Beispiel für die in einer Simulation beobachteten Signalverläufe zeigt.
6B ist eine Ansicht, die ein Beispiel für die in einer Simulation beobachteten Signalverläufe zeigt.
7 eine Ansicht, die eine Konfiguration einer Gate-Treiberschaltung gemäß einer zweiten Ausführungsform zeigt.
8 ist eine Ansicht, die den Betrieb zeigt, der stattfindet, wenn ein NMOS-Transistor in der zweiten Ausführungsform eingeschaltet wird.
9 ist eine Ansicht, die eine Konfiguration einer Gate-Treiberschaltung gemäß einer dritten Ausführungsform zeigt.
10A ist eine Ansicht, die den Betrieb zeigt, der stattfindet, wenn ein NMOS-Transistor in der dritten Ausführungsform eingeschaltet wird.
10B ist eine Ansicht, die den Betrieb zeigt, der stattfindet, wenn ein NMOS-Transistor in der dritten Ausführungsform ausgeschaltet wird.

BESCHREIBUNG DER AUSFÜHRUNGSFORMEN
Nachfolgend werden beschreibende Ausführungsformen der vorliegenden Offenbarung unter Bezugnahme auf die beigefügten Zeichnungsfiguren beschrieben.
Industrielle Anwendbarkeit
< 1. Transistoransteuersystem >
1 ist eine Ansicht, die ein Beispiel für ein Transistoransteuersystem zeigt. Das in 1 dargestellte Transistoransteuersystem 100 umfasst einen High-Side-Transistor QH und einen Low-Side-Transistor QL, die jeweils als Zieltransistor dienen, sowie eine High-Side-Gate-Treiberschaltung GH und eine Low-Side-Gate-Treiberschaltung GL. Die High-Side-Gate-Treiberschaltung GH steuert das Gate des High-Side-Transistors QH, und die Low-Side-Gate-Treiberschaltung GL steuert das Gate des Low-Side-Transistors QL.
Die High-Side- und Low-Side-Transistoren QH und QL sind jeweils als NMOS-Transistor eingerichtet. Der Drain des High-Side-Transistors QH ist mit einem Anwendungsanschluss für eine Versorgungsspannung HVdc verbunden. Bei der Versorgungsspannung HVdc handelt es sich um eine Gleichspannung. Die Source des High-Side-Transistors QH ist mit dem Drain des Low-Side-Transistors QL an einem Knoten Nsw verbunden. Die Source des Low-Side-Transistors QL ist mit einem Anwendungsanschluss für ein Massepotential PGND verbunden. Der Bezug für die Versorgungsspannung HVdc ist das Massepotential PGND.
Die High-Side- und Low-Side-Transistoren QH und QL sind jeweils ein MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor), der SiC, GaN, Si oder dergleichen als Halbleitermaterial verwendet. Die High-Side- und Low-Side-Transistoren QH und QL können stattdessen auch jeweils ein IGBT (Insulated-Gate Bipolar Transistor) sein.
Die High-Side- und Low-Side-Gate-Treiberschaltungen GH bzw. GL schalten die High-Side- und Low-Side-Transistoren QH und QL derart komplementär, dass am Knoten Nsw eine Schaltspannung Vsw auftritt.
Die Konfiguration der High-Side- und Low-Side-Gate-Treiberschaltungen GH und GL wird später beschrieben.
< 2. Vergleichsbeispiel >
Vor einer Beschreibung der Ausführungsformen der vorliegenden Offenbarung wird ein Vergleichsbeispiel zum Vergleich mit den Ausführungsformen der vorliegenden Offenbarung beschrieben. 2 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung 20 des Vergleichsbeispiels zeigt. Wie in 2 dargestellt, ist die Gate-Treiberschaltung 20 eine Schaltung zur Ansteuerung des Gates eines NMOS-Transistors Q.
Der NMOS-Transistor Q ist ein Zieltransistor und entspricht entweder dem High-Side-Transistor QH oder dem Low-Side-Transistor QL, wie sie in 1 dargestellt sind, auf die zuvor Bezug genommen wurde. Dementsprechend entspricht die Gate-Treiberschaltung 20 entweder den High-Side- oder Low-Side-Gate-Treiberschaltungen GH und GL. Somit können die High-Side- und Low-Side-Gate-Treiberschaltungen GH und GL jeweils eine Konfiguration ähnlich der in 2 dargestellten haben.
Die Gate-Treiberschaltung 20 umfasst einen Gate-Treiber 10, einen Widerstand R20 und einen Kondensator C20. Der Gate-Treiber 10 ist ein IC-Gehäuse (Halbleitergehäuse), in das die in 2 gezeigte interne Konfiguration integriert ist. Der Widerstand R20 und der Kondensator C20 sind diskrete Komponenten, die extern mit dem Gate-Treiber 10 verbunden sind.
Der Gate-Treiber 10 hat eine Primärschaltung 1 (einen Primärkreis), eine Sekundärschaltung 2 (einen Sekundärkreis) und einen Trenntransformator 3. Der Gate-Treiber 10 hat auch externe Anschlüsse (Leitungsanschlüsse) zur Herstellung einer elektrischen Verbindung mit der Außenwelt, nämlich einen GND1-Anschluss, einen VCC1-Anschluss, einen INA-Anschluss, einen INB-Anschluss, einen GND2-Anschluss, einen VCC2-Anschluss, einen OUT-Anschluss und einen MC-Anschluss.
Die Primärschaltung 1 umfasst einen ersten Schmitt-Trigger 11, einen zweiten Schmitt-Trigger 12, eine UND-Schaltung 13, einen Impulsgenerator 14 und eine erste UVLO-Schaltung (Unterspannungssperre) 15.
Die Sekundärschaltung 2 umfasst eine Logikschaltung 21, einen PMOS-Transistor 22, einen NMOS-Transistor 23, einen Spiegelklemm-MOS-Transistor 24, einen Komparator 25, eine zweite UVLO-Schaltung 26 und eine OVP-Schaltung (Überspannungsschutz) 27.
Der Trenntransformator 3 ist so angeschlossen, dass er die Primär- und die Sekundärschaltung 1 und 2 miteinander koppelt. Während der Trenntransformator 3 die Primär- und Sekundärschaltung 1 und 2 voneinander trennt, überträgt er ein Signal von der Primärschaltung 1 zur Sekundärschaltung 2.
Die erste UVLO-Schaltung 15 überwacht eine Versorgungsspannung Vcc1, die an den Anschluss VCC1 angelegt wird. Fällt die Versorgungsspannung Vcc1 unter eine vorgegebene Spannung, so schaltet die erste UVLO-Schaltung 15 die Primärschaltung 1 ab.
Der erste Schmitt-Trigger 11 überträgt ein erstes Eingangssignal In1, das von außen über den INA-Anschluss eingespeist wird, an den ersten Eingangsanschluss der UND-Schaltung 13. Der zweite Schmitt-Trigger 12 überträgt ein zweites Eingangssignal In2, das von außen über den Anschluss INB eingespeist wird, an den zweiten Eingangsanschluss der UND-Schaltung 13.
Die UND-Schaltung 13 gibt das UND des Signalpegels aus, den sie an dem ersten Eingangsanschluss empfängt, und den Pegel, der sich aus der Invertierung des Signalpegels ergibt, den sie an dem zweiten Eingangsanschluss empfängt. Dementsprechend gibt die UND-Schaltung 13 einen niedrigen Pegel aus, wenn das erste Eingangssignal In1 einen niedrigen Pegel hat und das zweite Eingangssignal In2 einen niedrigen Pegel hat, oder wenn das erste Eingangssignal In1 einen niedrigen Pegel hat und das zweite Eingangssignal In2 einen hohen Pegel hat, oder wenn das erste Eingangssignal In1 einen hohen Pegel hat und das zweite Eingangssignal In2 einen hohen Pegel hat; wenn das erste Eingangssignal In1 einen hohen Pegel hat und das zweite Eingangssignal In2 einen niedrigen Pegel hat, gibt die UND-Schaltung 13 einen hohen Pegel aus.
Ein Abfall des Ausgangssignals der UND-Schaltung 13 von einem hohen Pegel auf einen niedrigen Pegel veranlasst den Impulsgenerator 14, einen Impuls mit einer geringeren Breite als der des Ausgangssignals der UND-Schaltung 13 zu erzeugen und den Impuls auf die Primärseite des Trenntransformators 3 zu geben. Eine Stromänderung, die sich aus dem in die Primärseite des Trenntransformators 3 eingespeisten Impuls ergibt, bewirkt, dass auf der Sekundärseite des Trenntransformators 3 ein Strom auftritt, der in die Logikschaltung 21 eingespeist wird. In diesem Fall gibt die Logikschaltung 21 ein High-Pegel-Signal aus, das dem Gate des PMOS-Transistors 22 und dem Gate des NMOS-Transistors 23 zugeführt wird.
Hierbei sind die PMOS- und NMOS-Transistoren 22 und 23 in Reihe zwischen einer Versorgungsspannung Vcc2, die an den VCC2-Anschluss angelegt wird, und einem zweiten Massepotential GND2, das an den GND2-Anschluss angelegt wird, geschaltet, um einen Schaltarm zu bilden. Im Einzelnen ist die Source des PMOS-Transistors 22 mit einem Anschluss für die Versorgungsspannung Vcc2 verbunden. Der Drain des PMOS-Transistors 22 ist mit dem Drain des NMOS-Transistors 23 an einem Knoten N2 verbunden. Die Source des NMOS-Transistors 23 ist mit einem Anschlussanschluss für das zweite Massepotenzial GND2 verbunden.
Das Gate des PMOS-Transistors 22 und das Gate des NMOS-Transistors 23 sind mit einem Knoten N1 verbunden, der mit dem Ausgangsanschluss der Logikschaltung 21 verbunden ist.
Der Knoten N2 ist mit dem OUT-Anschluss verbunden. An den Anschluss OUT ist ein Anschluss eines Entladewiderstands R20 extern angeschlossen. Der andere Anschluss des Entladewiderstands R20 ist mit dem Gate des NMOS-Transistors Q verbunden. Die Source des NMOS-Transistors Q ist extern mit dem Anschluss GND2 verbunden. Man beachte, dass sich das zweite Massepotenzial GND2, das als Bezugspotenzial im Sekundärkreis 2 dient, vom ersten Massepotenzial GND1 unterscheidet, das an den Anschluss GND1 angelegt wird, um als Bezugspotenzial im Primärkreis 1 zu dienen.
Wird hierbei ein High-Pegel-Signal von der Logikschaltung 21 an den oben erwähnten Knoten N1 angelegt, so ist der PMOS-Transistor 22 ausgeschaltet, der NMOS-Transistor 23 ist eingeschaltet, und die Spannung an dem OUT-Anschluss entspricht dem zweiten Massepotential GND2 (niedriger Pegel). Somit ist der NMOS-Transistor Q ausgeschaltet.
Im Gegensatz dazu löst ein Anstieg des Ausgangs der UND-Schaltung 13 von einem niedrigen Pegel auf einen hohen Pegel den Impulsgenerator 14 aus, um einen Impuls mit einer geringeren Breite als der des Ausgangs der UND-Schaltung 13 zu erzeugen und den Impuls in die Primärseite des Trenntransformators 3 einzuspeisen. Eine Stromänderung, die sich aus dem in die Primärseite des Trenntransformators 3 eingespeisten Impuls ergibt, bewirkt, dass auf der Sekundärseite des Trenntransformators 3 ein Strom auftritt, der in die Logikschaltung 21 eingespeist wird. In diesem Fall gibt die Logikschaltung 21 ein Signal mit niedrigem Pegel aus, das an den Knoten N1 angelegt wird.
In diesem Zustand ist der PMOS-Transistor 22 eingeschaltet, der NMOS-Transistor 23 ist ausgeschaltet, und die Spannung an dem OUT-Anschluss entspricht der Versorgungsspannung Vcc2 (hoher Pegel). Somit ist der NMOS-Transistor Q eingeschaltet.
Jeder Transistor, der vom Gate-Treiber 10 angesteuert werden soll, kann anstelle eines NMOS-Transistors Q als IGBT konfiguriert werden. In diesem Fall ist der andere Anschluss des Widerstands R20 mit dem Gate des IGBT verbunden, und der Anschluss GND2 ist mit dem Emitter des IGBT verbunden.
Die zweite UVLO-Schaltung 26 überwacht die Versorgungsspannung Vcc2, die an den Anschluss VCC2 angelegt wird. Fällt die Versorgungsspannung Vcc2 unter eine vorgegebene Spannung, so schaltet die zweite UVLO-Schaltung 26 den Sekundärkreis 2 ab. Die OVP-Schaltung 27 erkennt eine Überspannung der Versorgungsspannung Vcc2.
Der Spiegelklemm-MOS-Transistor 24 ist ein NMOS-Transistor für eine Spiegelklemmfunktion, mit der ein fehlerhaftes Einschalten des NMOS-Transistors Q aufgrund eines Anstiegs der Gate-Spannung des NMOS-Transistors Q unterdrückt wird, während dieser sich im ausgeschalteten Zustand befindet.
Bei den High-Side- und Low-Side-Transistoren QH und QL (1) kann dieses Phänomen auftreten: Ist einer der Treibertransistoren ausgeschaltet, so bewirkt das Einschalten des anderen, dass die Gate-Spannung des ersten Transistors erhöht wird. Wenn beispielsweise der High-Side-Transistor QH ausgeschaltet ist und der Low-Side-Transistor QL eingeschaltet wird, fließt über die parasitäre Gate-Drain-Kapazität im High-Side-Transistor QH, den NMOS-Transistor 23 im Gate-Treiber 10 (2) und die Leitung des zweiten Massepotenzials GND2 ein Strom zum Low-Side-Transistor QL. Zu diesem Zeitpunkt bewirkt die parasitäre Induktivität auf der Leitung des zweiten Massepotentials GND2 eine Erhöhung der Gate-Spannung des High-Side-Transistors QH. Diese Erhöhung der Gatespannung kann dazu führen, dass der High-Side-Transistor QH fälschlicherweise eingeschaltet wird. Ein fehlerhaftes Einschalten bei ausgeschaltetem Low-Side-Transistor QL lässt sich auf ähnliche Weise erklären. Der Spiegelklemm-MOS-Transistor 24 im Gate-Treiber 10 ist vorgesehen, um ein solches fehlerhaftes Einschalten eines Zieltransistors zu unterdrücken.
Der Drain des Spiegelklemmen-MOS-Transistors 24 ist mit dem MC-Anschluss verbunden. Das Gate des NMOS-Transistors Q ist extern mit dem MC-Anschluss verbunden. Die Source des Spiegelklemm-MOS-Transistors 24 ist mit dem GND2-Anschluss verbunden. Das Gate des Spiegelklemm-MOS-Transistors 24 wird von der Logikschaltung 21 gesteuert.
Der invertierende Eingangsanschluss (-) des Komparators 25 ist mit dem MC-Anschluss verbunden. Der nicht invertierende Eingangsanschluss (+) des Komparators 25 ist mit einem Anwendungsanschluss für eine Bezugsspannung REF verbunden. Der Komparator 25 vergleicht also die Spannung am MC-Anschluss, d. h. die Gate-Spannung des NMOS-Transistors Q, mit der Bezugsspannung REF und leitet das Vergleichsergebnis an die Logikschaltung 21 weiter.
Im Folgenden wird der Betrieb der Spiegelklemmfunktion beschrieben. Wechselt das Signal, das die Logikschaltung 21 dem Knoten N1 zuführt, von einem niedrigen Pegel auf einen hohen Pegel, so wechselt die Spannung am Anschluss OUT von einem hohen Pegel auf einen niedrigen Pegel. Dann wird dem Gate des NMOS-Transistors Q über den Widerstand R20 elektrische Ladung entzogen; dadurch beginnt die Gate-Spannung des NMOS-Transistors Q zu sinken und der NMOS-Transistor Q wird ausgeschaltet. Wird die Gate-Spannung des NMOS-Transistors Q, d. h. die Spannung an der MC-Klemme, niedriger als die Bezugsspannung REF, so schaltet der Ausgang des Komparators 25 auf hohen Pegel (High-Pegel). Somit speist die Logikschaltung 21 ein High-Pegel-Signal in das Gate des Spiegelklemm-MOS-Transistors 24 ein und schaltet den Spiegelklemm-MOS-Transistor 24 ein. Auf diese Weise wird, selbst wenn die Gate-Spannung des NMOS-Transistors Q im ausgeschalteten Zustand zu einer Erhöhung neigt, elektrische Ladung vom Gate des NMOS-Transistors Q über den Spiegelklemm-MOS-Transistor 24 abgezogen, wodurch die Erhöhung der Gate-Spannung des NMOS-Transistors Q unterdrückt wird.
Schaltet die Logikschaltung 21 die Spannung an der OUT-Klemme von einem niedrigen Pegel auf einen hohen Pegel und den NMOS-Transistor Q ein, so schaltet die Logikschaltung 21 den Spiegelklemm-MOS-Transistor 24 aus.
Da der Gate-Treiber 10 mit dem Spiegelklemm-MOS-Transistor 24 ein IC-Gehäuse von vergleichsweise großer Größe ist, ist bei der Gate-Treiberschaltung 20 des oben beschriebenen Vergleichsbeispiels ein langer Leiter erforderlich, um eine Verbindung zwischen dem MC-Anschluss und dem Gate des NMOS-Transistors Q herzustellen. Dies führt zu einer hohen Impedanz des genannten Leiters und kann die Wirkung des Spiegelklemm-MOS-Transistors 24, der den Anstieg der Gatespannung unterdrückt, verringern, wenn die Gatespannung des NMOS-Transistors Q im ausgeschalteten Zustand tendenziell erhöht ist.
Bei der Gate-Treiberschaltung 20 des Vergleichsbeispiels ist es außerdem erforderlich, den Gate-Treiber 10 mit einem Erfassungsanschluss (MC-Anschluss) zu versehen, über den die Gatespannung des NMOS-Transistors Q erfasst werden kann.
< 3. Erste Ausführungsform >
Es wird nun eine erste Ausführungsform der vorliegenden Offenbarung beschrieben.
< 3-1. Konfiguration einer Gate-Treiberschaltung >
3 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung 201 gemäß der ersten Ausführungsform zeigt. Die Gate-Treiberschaltung 201 steuert das Gate eines NMOS-Transistors Q als Zieltransistor an. Wie in dem zuvor beschriebenen Vergleichsbeispiel entspricht der NMOS-Transistor Q entweder dem High-Side- oder dem Low-Side-Transistor QH bzw. QL, die in 1 dargestellt sind. Dementsprechend entspricht die Gate-Treiberschaltung 201 entweder der High-Side- oder der Low-Side-Gate-Treiberschaltung GH und GL.
Wie in 3 gezeigt, umfasst die Gate-Treiberschaltung 201 einen Gate-Treiber 10, einen PNP-Transistor Q1, einen High-Side-NPN-Transistor Q2, einen Low-Side-PNP-Transistor Q3, einen Basis-Emitter-Widerstand R1, einen Entladewiderstand R2, einen Einschaltwiderstand Ron, einen Abschaltwiderstand Roff, einen Ladewiderstand R3 und eine Rückstromsperrdiode D1. Der PNP-Transistor Q1, der High-Side-NPN-Transistor Q2, der Low-Side-PNP-Transistor Q3, der Basis-Emitter-Widerstand R1, der Entladewiderstand R2, der Einschaltwiderstand Ron, der Abschaltwiderstand Roff, der Ladewiderstand R3 und die Rückstromsperrdiode D1 sind diskrete Komponenten, die extern mit dem Gate-Treiber 10 verbunden sind. Die PNP- und NPN-Transistoren sind Bipolartransistoren.
Der Gate-Treiber 10 hat eine ähnliche Konfiguration wie das zuvor beschriebene Vergleichsbeispiel. Der Kollektor des High-Side-NPN-Transistors Q2 ist mit dem Anwendungsanschluss für die Versorgungsspannung Vcc2 verbunden. Der Emitter des High-Side-NPN-Transistors Q2 ist mit einem Anschluss des Einschaltwiderstands Ron an einem Knotenpunkt N11 verbunden. Der andere Anschluss des Einschaltwiderstands Ron ist mit dem Gate des NMOS-Transistors Q verbunden.
Der Emitter des Low-Side-PNP-Transistors Q3 ist mit einem Anschluss des Abschaltwiderstands Roff an einem Knotenpunkt N15 verbunden. Der andere Anschluss des Abschaltwiderstands Roff ist mit dem anderen Anschluss des Einschaltwiderstands Ron an einem Knotenpunkt N12 verbunden. Der Kollektor des Low-Side-PNP-Transistors Q3 ist mit dem Anschluss GND2 verbunden, d. h. mit dem Anschluss für das zweite Massepotenzial GND2. Die Basis des High-Side-NPN-Transistors Q2 und die Basis des Low-Side-PNP-Transistors Q3 sind beide mit dem Anschluss OUT verbunden.
Der PNP-Transistor Q1 ist für die Spiegelklemmfunktion vorgesehen. Der Emitter des PNP-Transistors Q1 ist mit dem Gate des NMOS-Transistors Q an einem Knoten N14 verbunden. Der Kollektor des PNP-Transistors Q1 ist mit dem Anwendungsanschluss für das zweite Massepotenzial GND2 verbunden.
Die Basis des PNP-Transistors Q1 ist mit einem Anschluss des Kondensators C1 an einem Knotenpunkt N17 verbunden. Ein Anschluss des Basis-Emitter-Widerstands R1 ist mit einem Knotenpunkt N13 verbunden. Der andere Anschluss des Basis-Emitter-Widerstands R1 ist mit dem Knotenpunkt N17 verbunden. Ein Anschluss des Entladewiderstands R2 ist mit dem Knoten N17 verbunden. Der andere Anschluss des Entladewiderstands R2 ist mit einem Knotenpunkt N15 verbunden.
Ein Anschluss des Ladewiderstands R3 ist mit dem Knoten N11 verbunden. Der andere Anschluss des Ladewiderstands R3 ist mit der Anode der Rückstromsperrdiode D1 verbunden. Die Kathode der Rückstromsperrdiode D1 ist mit dem Knoten N17 an einem Knoten N16 verbunden.
Wie in 3 dargestellt, ist der MC-Anschluss des Gate-Treibers 10 nicht extern angeschlossen und bleibt unbenutzt.
Wie oben beschrieben, kann bei der Gate-Treiberschaltung 201 gemäß dieser Ausführungsform die Schaltung, die extern mit dem Gate-Treiber 10 verbunden ist, mit Widerständen, einem Kondensator, bipolaren Transistoren und einer Diode aufgebaut werden. Dies trägt zu niedrigen Kosten und Platzersparnis bei. Außerdem ist die oben genannte Schaltung nicht kompliziert aufgebaut. Die Verwendung eines stromgesteuerten PNP-Transistors Q1 als Spiegelklemmtransistor führt außerdem zu einer hohen Robustheit gegenüber Rauschen.
< 3-2. Gate-Treiberbetrieb >
Im Folgenden wird der Vorgang des Ansteuerns des Gates des NMOS-Transistors Q durch die wie oben beschrieben konfigurierte Gate-Treiberschaltung 201 beschrieben.
Die Gate-Treiberschaltung 201 umfasst als Funktionsblöcke einen Ladungszuführer 201A, einen Ladungsextrahierer 201B, einen Lader 201C und einen Entlader 201D.
Der Ladungszuführer 201A umfasst den High-Side-NPN-Transistor Q2 und den Einschaltwiderstand Ron und hat die Funktion, dem Gate des NMOS-Transistors Q elektrische Ladung zuzuführen und dadurch den NMOS-Transistor Q einzuschalten.
Der Ladungsextrahierer 201B umfasst den Low-Side-PNP-Transistor Q3 und den Abschaltwiderstand Roff und hat die Funktion, elektrische Ladung aus dem Gate des NMOS-Transistors Q abzuziehen und dadurch den NMOS-Transistor Q abzuschalten.
Der Lader 201C umfasst den High-Side-NPN-Transistor Q2, den Ladewiderstand R3 und die Rückstromsperrdiode D1 und hat die Funktion, den Kondensator C1 zu laden, wenn der Ladungszuführer 201A elektrische Ladung an das Gate des NMOS-Transistors Q zuführt.
Der Entlader 201D umfasst den Low-Side-PNP-Transistor Q3 und den Entladewiderstand R2 und hat die Funktion, den Kondensator C1 zu entladen, wenn der Ladungsextrahierer 201B elektrische Ladung vom Gate des NMOS-Transistors Q abzieht.
Zunächst wird der Vorgang beschrieben, der stattfindet, wenn der NMOS-Transistor Q eingeschaltet wird, und zwar unter Bezugnahme auf 4A. Wenn der Gate-Treiber 10 die Spannung an der OUT-Klemme von einem niedrigen Pegel auf einen hohen Pegel schaltet, wird der High-Side-NPN-Transistor Q2 eingeschaltet und der Low-Side-PNP-Transistor Q3 ausgeschaltet. Wie durch eine durchgezogene Linie in 4A angedeutet, fließt also ein Strom vom Anwendungsanschluss für die Versorgungsspannung Vcc2 über den High-Side-NPN-Transistor Q2 und den Einschaltwiderstand Ron in das Gate des NMOS-Transistors Q. Das heißt, der Ladungszuführer 201A zuführt elektrische Ladung an das Gate des NMOS-Transistors Q. Dementsprechend beginnt die Gate-Spannung des NMOS-Transistors Q anzusteigen, und der NMOS-Transistor Q wird eingeschaltet.
In der Zwischenzeit fließt, wie durch eine gestrichelte Linie in 4A angedeutet, ein Strom vom Anwendungsanschluss für die Versorgungsspannung Vcc2 über den Knoten N11, den Ladewiderstand R3 und die Rückstromsperrdiode D1 in den Kondensator C1. Das heißt, der Lader 201C lädt den Kondensator C1 auf.
Hierbei wird der Einschaltwiderstand Ron mit einem höheren Widerstandswert als der Ladewiderstand R3 versehen. Zum Beispiel beträgt Ron etwa das Dreifache von R3. Dadurch wird der Kondensator C1 schnell aufgeladen und die Basisspannung des PNP-Transistors Q1 schnell erhöht, wodurch der PNP-Transistor Q1 ausgeschaltet wird. Auf diese Weise kann verhindert werden, dass ein Durchgangsstrom durch den PNP-Transistor Q1 fließt, der aus dem Einschalten des PNP-Transistors Q1 resultiert.
Als Nächstes wird der Vorgang beschrieben, der stattfindet, wenn der NMOS-Transistor Q ausgeschaltet wird (vgl. 4B). Wenn der Gate-Treiber 10 die Spannung an dem OUT-Anschluss von einem hohen Pegel auf einen niedrigen Pegel schaltet, schaltet sich der High-Side-NPN-Transistor Q2 aus und der Low-Side-PNP-Transistor Q3 schaltet sich aus. Wie durch eine durchgezogene Linie in 4B angedeutet, fließt ein Strom über den Pfad vom Gate des NMOS-Transistors Q über den Abschaltwiderstand Roff und den Low-Side-PNP-Transistor Q3, und elektrische Ladung wird aus dem Gate des NMOS-Transistors Q abgezogen. Das heißt, der Ladungsextrahierer 201B zieht („extrahiert“) elektrische Ladung aus dem Gate des NMOS-Transistors Q ab. Dementsprechend beginnt die Gate-Spannung des NMOS-Transistors Q zu fallen, und der NMOS-Transistor Q wird abgeschaltet.
Unterdessen fließt, wie durch eine gestrichelte Linie in 4B angedeutet, ein Strom über den Pfad vom Kondensator C1 über den Entladewiderstand R2 und den Low-Side-PNP-Transistor Q3. Das heißt, der Entlader 201D entlädt den Kondensator C1. Durch die Verzögerungsschaltung, die durch den Entladewiderstand R2 und den Kondensator C1 gebildet wird, wird der Abfall der Basisspannung des PNP-Transistors Q1 verzögert. Solange die Gatespannung des NMOS-Transistors Q nicht ausreichend abfällt, wird der PNP-Transistor Q1 nicht eingeschaltet, wodurch die Wärmeerzeugung durch den Strom, der durch den PNP-Transistor Q1 fließt, unterdrückt wird. Sobald der PNP-Transistor Q1 eingeschaltet ist, hält der Abfall der Gate-Spannung des NMOS-Transistors Q den PNP-Transistor Q1 ausgeschaltet. Das heißt, wenn der NMOS-Transistor Q ausgeschaltet ist, ist auch der PNP-Transistor Q1 ausgeschaltet.
Die Rückstromsperrdiode D1 dient, wenn der Kondensator C1 entladen ist, dazu, zu verhindern, dass elektrische Ladung vom Kondensator C1 über den Knoten N16, den Ladungswiderstand R3, den Knoten N11 und den Einschaltwiderstand Ron zum Gate des NMOS-Transistors Q geleitet wird, und das Ausschalten des NMOS-Transistors Q zu verhindern.
< 3-3. Betrieb der Spiegelklemme >
Als Nächstes wird der Spiegelklemmbetrieb durch die Gate-Treiberschaltung 201 beschrieben. Wenn bei ausgeschaltetem NMOS-Transistor Q eine Erhöhung der Gatespannung des NMOS-Transistors Q auftritt, wird diese Gatespannung durch den Basis-Emitter-Widerstand R1 und den Entladewiderstand R2 spannungsgeteilt, um über dem Basis-Emitter-Widerstand R1 eine Spannung zu erzeugen. Das heißt, die zwischen Basis und Emitter des PNP-Transistors Q1 auftretende Spannung bewirkt, dass ein Basisstrom vom Emitter zur Basis des PNP-Transistors Q1 fließt, wodurch der PNP-Transistor Q1 eingeschaltet wird. Auf diese Weise wird dem Gate des NMOS-Transistors Q über den PNP-Transistor Q1 elektrische Ladung entzogen, was die Erhöhung der Gate-Spannung des NMOS-Transistors Q unterdrückt.
Wie oben beschrieben, wird in dieser Ausführungsform ein PNP-Transistor Q1 als Spiegelklemmtransistor verwendet. Für den PNP-Transistor Q1 kann ein kleines IC-Gehäuse derart verwendet werden, dass der PNP-Transistor Q1 so nahe wie möglich am NMOS-Transistor Q angeordnet werden kann. Dies verkürzt die Länge des Leiters, der den PNP-Transistor Q1 mit dem Gate des NMOS-Transistors Q verbindet, und trägt dazu bei, die Wirkung der Unterdrückung eines Anstiegs der Gatespannung des NMOS-Transistors Q zu verbessern, d. h. es ist möglich, die Wirkung des Unterdrückens eines fehlerhaften Einschaltens des NNOS-Transistors Q zu verbessern.
Wie in 3 gezeigt, bleibt der MC-Anschluss des Gate-Treibers 10 ungenutzt. So ist es möglich, einen Gate-Treiber zu verwenden, der nicht mit einem Erfassungsanschluss versehen ist, über den die Gatespannung des NMOS-Transistors Q erfasst werden kann.
< 3-4. Betriebssimulation >
Es wird nun eine Simulation beschrieben, die durchgeführt wurde, um die Wirksamkeit dieser Ausführungsform zu überprüfen. 5 ist eine Ansicht, die die Konfiguration des in der Simulation verwendeten Transistoransteuersystems zeigt. Die in 5 dargestellte Konfiguration ergibt sich daraus, dass in der in 1 dargestellten Konfiguration eine Konstantstromquelle IC zwischen Drain und Source des High-Side-Transistors QH angeordnet ist. Die High-Side-Gate-Ansteuerschaltung GH und die Low-Side-Gate-Ansteuerschaltung GL in 5 umfassen jeweils Schaltungen, die ähnlich eingerichtet sind wie diejenigen, die extern mit dem in 3 dargestellten Gate-Treiber 10 verbunden sind.
Die in der Simulation beobachteten Signalverläufe sind in den 6A und 6B dargestellt. Die 6A und 6B zeigen jeweils von oben nach unten den Drainstrom ID_L durch den Low-Side-Transistor QL, die Drain-Source-Spannung VDS_L des Low-Side-Transistors QL, die Gate-Source-Spannung VGS_H des High-Side-Transistors QH und die Gate-Source-Spannung VGS_L des Low-Side-Transistors QL. In den 6A und 6B stellen die durchgezogenen Linien die Ergebnisse der Simulation mit der Schaltung gemäß dieser Ausführungsform (d. h. einschließlich der Spiegelklemmfunktion) und die gestrichelten Linien die Ergebnisse einer Simulation ohne die Spiegelklemmfunktion dar.
In 6A wird nach einer Totzeit DT, in der die High-Side- und Low-Side-Transistoren QH und QL beide ausgeschaltet sind, die Gate-Source-Spannung VDS_L des Low-Side-Transistors QL derart erhöht, ass der Low-Side-Transistor QL eingeschaltet wird. Wie aus dem Vergleich der durchgezogenen und gestrichelten Linien, die die Gate-Source-Spannung VGS_H des High-Side-Transistors QH darstellen, ersichtlich wird, gelingt es bei dieser Ausführungsform, eine Erhöhung der Gate-Source-Spannung VGS_H zu unterdrücken. Das heißt, dass die Spiegelklemmfunktion des PNP-Transistors Q1 wirksam ist. Auf diese Weise wird, wie in 6A gezeigt, eine Erhöhung unterdrückt, die beim Anstieg des Drainstroms ID_L durch den Low-Side-Transistor QL auftritt.
Andererseits zeigt 6B, wie der Ladungsextrahierer 201B elektrische Ladung aus dem Gate des Low-Side-Transistors QL abzieht, die Gate-Source-Spannung VGS_L des Low-Side-Transistors QL fällt und der Low-Side-Transistor QL abgeschaltet wird. Unterdessen entlädt der Entlader 201D den Kondensator C1, wobei es sich versteht, dass der PNP-Transistor Q1 aufgrund der durch den Kondensator C1 und den Entladewiderstand R2 erzeugten Verzögerung ausgeschaltet bleibt, wodurch ein Kurzschluss der Gate-Source-Spannung VGS_L mit dem Massepotenzial PGND verhindert wird. Auf diese Weise wird die Wärmeentwicklung im PNP-Transistor Q1 unterdrückt.
< 3-5. Bestimmung von Schaltungskonstanten >
Im Folgenden wird ein Beispiel für die Bestimmung der Schaltungskonstanten in der in 3 gezeigten Schaltungskonfiguration gemäß dieser Ausführungsform beschrieben. Die Schaltungskonstanten werden in der Reihenfolge C1, dann R2, dann R3 und dann R1 bestimmt.
Zunächst wird C1 bestimmt. Zum Beispiel wird C1 so bestimmt, dass der nachstehende Ausdruck (1) erfüllt ist. $C 1 < Cgs / 10$
Dabei ist Cgs die parasitäre Gate-Source-Kapazität des NMOS-Transistors Q.
Anschließend wird für C1 und R2, die die Schaltung bilden, die das Einschalten des PNP-Transistors Q1 beim Ausschalten des NMOS-Transistors Q verzögert, R2 so bestimmt, dass der nachstehende Ausdruck (2) erfüllt ist. $Roff \times Cgs \leq R 2 \times C 1$
Um den Kondensator C1 schnell aufzuladen und den PNP-Transistor Q1 beim Einschalten des NMOS-Transistors Q auszuschalten, wird R3 so bestimmt, dass der nachstehende Ausdruck (3) erfüllt ist. $Ron \times Cgs > R 3 \times C 1$
Um eine ausreichende Basis-Emitter-Spannung des PNP-Transistors Q1 sicherzustellen, damit dieser eingeschaltet werden kann, falls die Gate-Spannung des NMOS-Transistors Q im ausgeschalteten Zustand zu einer Erhöhung neigt, wird R1 so bestimmt, dass Ausdruck (4) erfüllt ist. $R 1 > 100 \times R 2$
<4. Zweite Ausführungsform >
Als nächstes wird eine zweite Ausführungsform der vorliegenden Offenbarung beschrieben. 7 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung 202 gemäß der zweiten Ausführungsform zeigt. Die in 7 gezeigte Gate-Treiberschaltung 202 unterscheidet sich in ihrer Konfiguration von der der ersten Ausführungsform (3) dadurch, dass anstelle des Ladewiderstands R3 und der Rückstromsperrdiode D1 eine mit dem Emitter verbundene Diode D2 vorgesehen ist.
Konkret ist die Anode der emitterverbundenen (emittergeschalteten) Diode D2 mit dem Emitter des High-Side-NPN-Transistors Q2 verbunden. Die Kathode der mit dem Emitter verbundenen Diode D2 ist mit dem Emitter des Low-Side-PNP-Transistors Q3 verbunden. In der auf diese Weise eingerichteten Gate-Treiberschaltung 202 umfasst der Lader 201C im Gegensatz zur ersten Ausführungsform den High-Side-NPN-Transistor Q2, die mit dem Emitter verbundene Diode D2 und den Lade-/Entladewiderstand R2. Die mit dem Emitter verbundene Diode D2 fungiert auch als Rückstromsperrdiode.
Unter Bezugnahme auf 8 wird nun der Vorgang beschrieben, der stattfindet, wenn der NMOS-Transistor Q in der Gate-Treiberschaltung 202 eingeschaltet wird. Wenn die Spannung an dem OUT-Anschluss von einem niedrigen Pegel auf einen hohen Pegel wechselt, wird der High-Side-NPN-Transistor Q2 eingeschaltet und der Low-Side-PNP-Transistor Q3 ausgeschaltet. Wie in der ersten Ausführungsform, die durch eine durchgezogene Linie in 8 dargestellt ist, zuführt der Ladungszuführer 201A elektrische Ladung an das Gate des NMOS-Transistors Q.
In diesem Zustand fließt, wie durch eine gestrichelte Linie in 8 angedeutet, ein Strom von dem Anwendungsanschluss für die Versorgungsspannung Vcc2 über den High-Side-NPN-Transistor Q2, die mit dem Emitter verbundene Diode D2 und den Lade-/Entladewiderstand R2 in den Kondensator C1. Das heißt, der Lader 201C umfasst den High-Side-NPN-Transistor Q2, die mit dem Emitter verbundene Diode D2 und den Lade-/Entladewiderstand R2; der Lader 201C lädt den Kondensator C1.
Wenn hingegen der NMOS-Transistor Q wie bei der ersten Ausführungsform ausgeschaltet ist, wird der Kondensator C1 durch den Entlader 201D entladen. In der zweiten Ausführungsform wird der Kondensator C1 also über denselben Lade-/Entladewiderstand R2 sowohl geladen als auch entladen. Die erste Ausführungsform, bei der unterschiedliche Widerstände R3 und R2 zum Laden und Entladen verwendet werden, ermöglicht somit eine einfachere Gestaltung der Widerstandswerte. Die zweite Ausführung, bei der der Ladewiderstand R3 und die Rückstromsperrdiode D1 durch die emittergeschaltete Diode D2 ersetzt werden können, trägt dagegen zur Verringerung der Anzahl der Bauteile bei.
< 5. Dritte Ausführungsform >
Als nächstes wird eine dritte Ausführungsform der vorliegenden Offenbarung beschrieben. 9 ist eine Ansicht, die die Konfiguration einer Gate-Treiberschaltung 203 gemäß der dritten Ausführungsform zeigt.
Die in 9 gezeigte Gate-Treiberschaltung 203 umfasst einen Gate-Treiber Dr, einen Ein/Abschaltwiderstand R11, einen Basis-Emitter-Widerstand R12, einen Ladewiderstand R13, eine Rückstromsperrdiode D11, einen Kondensator C11 und einen PNP-Transistor Q1. Der Gate-Treiber Dr ist ein IC-Gehäuse und umfasst einen High-Side-NPN-Transistor Q4 und einen Low-Side-PNP-Transistor Q5. Der Gate-Treiber Dr hat als externe Anschlüsse einen VCC2-Anschluss, einen OUT-Anschluss und einen GND2-Anschluss. Die Widerstände R11 bis R13, die Rückstromsperrdiode D11, der Kondensator C11 und der PNP-Transistor Q1 sind diskrete Bauteile, die extern mit dem Gate-Treiber Dr verbunden sind.
Der Kollektor des High-Side-NPN-Transistors Q4 ist mit dem Anschluss VCC2 verbunden. Der Anschluss VCC2 ist mit dem Anwendungsanschluss für die Versorgungsspannung Vcc2 verbunden. Der Emitter des High-Side-NPN-Transistors Q4 ist mit dem Emitter des Low-Side-PNP-Transistors Q5 an einem Knoten N20 verbunden. Der Kollektor des Low-Side-PNP-Transistors Q5 ist mit dem GND2-Anschluss verbunden.
Der Basis-Emitter-Widerstand R12, der Kondensator C11 und der PNP-Transistor Q1 in 9 entsprechen jeweils dem Basis-Emitter-Widerstand R1, dem Kondensator C1 und dem PNP-Transistor Q1 in 3.
Der Knoten N20 ist mit dem Anschluss OUT verbunden. Der OUT-Anschluss ist mit einem Anschluss des Ein/Abschaltwiderstands R11 an einem Knoten N21 verbunden. Der andere Anschluss des Ein/Abschaltwiderstands R11 ist mit einem Anschluss des Basis-Emitter-Widerstands R12 an einem Knoten N22 verbunden und ist auch mit dem Emitter des PNP-Transistors Q1 an einem Knoten N23 verbunden.
Ein Anschluss des Ladewiderstands R13 ist mit dem Knoten N21 verbunden. Der andere Anschluss des Ladewiderstands R13 ist mit der Anode der Rückstromsperrdiode D11 verbunden. Die Kathode der Rückstromsperrdiode D11 ist mit einem Knoten N24 verbunden, an den der andere Anschluss des Basis-Emitter-Widerstands R12 und ein Anschluss des Kondensators C11 angeschlossen sind.
Als nächstes wird der Betrieb der Gate-Treiberschaltung 203, die wie oben beschrieben eingerichtet („konfiguriert“) ist, mit Bezug auf die 10A und 10B beschrieben. Hierbei umfasst die Gate-Treiberschaltung 203 einen Ladungszuführer 203A, einen Ladungsextrahierer 203B, einen Lader 203C und einen Entlader 203D.
Der Ladungszuführer 203A umfasst den High-Side-NPN-Transistor Q4 und den Ein/Abschaltwiderstand R11. Der Ladungsextrahierer 203B umfasst den Low-Side-PNP-Transistor Q5 und den Ein/Abschaltwiderstand R11. Der Lader 203C umfasst den High-Side-NPN-Transistor Q4, den Ladewiderstand R13 und die Rückstromsperrdiode D11. Der Entlader 203D umfasst den Basis-Emitter-Widerstand R12, den Ein/Abschaltwiderstand R11 und den Low-Side-PNP-Transistor Q5.
Wird in dem Gate-Treiber Dr das Basissignal B, das an die jeweiligen Basen des High-Side-NPN-Transistors Q4 und des Low-Side-PNP-Transistors Q5 angelegt wird, von einem niedrigen Pegel auf einen hohen Pegel umgeschaltet, so schaltet sich der High-Side-NPN-Transistor Q4 ein und der Low-Side-PNP-Transistor Q5 aus. Wie durch eine durchgezogene Linie in 10A angedeutet, fließt also vom Anschluss für die Versorgungsspannung Vcc2 über den High-Side-NPN-Transistor Q4 und den Ein/Abschaltwiderstand R11 in das Gate des NMOS-Transistors Q ein Strom. Das heißt, der Ladungszuführer 203A zuführt elektrische Ladung an das Gate des NMOS-Transistors Q. Dadurch wird der NMOS-Transistor Q eingeschaltet.
Unterdessen wird, wie durch eine gestrichelte Linie in 10A angedeutet, elektrische Ladung vom Anwendungsanschluss für die Versorgungsspannung Vcc2 über den High-Side-NPN-Transistor Q4, den Ladewiderstand R13 und die Rückstromsperrdiode D11 an den Kondensator C11 gezuführt. Das heißt, der Lader 203C lädt den Kondensator C11 auf.
Wird andererseits das Basissignal B von einem hohen Pegel auf einen niedrigen Pegel umgeschaltet, so schaltet der High-Side-NPN-Transistor Q4 ab und der Low-Side-PNP-Transistor Q5 schaltet ein. Wie durch eine durchgezogene Linie in 10B angedeutet, wird also elektrische Ladung vom Gate des NMOS-Transistors Q über den Ein/Abschaltwiderstand R11 und den Low-Side-PNP-Transistor Q5 abgezogen. Das heißt, der Ladungsextrahierer 203B entzieht dem Gate des NMOS-Transistors Q elektrische Ladung, wodurch der NMOS-Transistor Q ausgeschaltet wird.
Unterdessen wird, wie durch eine gestrichelte Linie in 10B angedeutet, elektrische Ladung aus dem Kondensator C11 über den Basis-Emitter-Widerstand R12, den Ein/Abschaltwiderstand R11 und den Low-Side-PNP-Transistor Q5 entnommen (abgezogen). Das heißt, der Entlader 203D entlädt den Kondensator C11, und der Widerstand des Basis-Emitter-Widerstands R12 und des Ein/Abschaltwiderstands R11 fungieren zusammengenommen als Entladewiderstand.
Wie oben beschrieben, erlaubt die dritte Ausführungsform die Verwendung des Gate-Treibers Dr, der den High-Side-NPN-Transistor Q4 und den Low-Side-PNP-Transistor Q5 umfasst, deren Emitter am Knoten N20 miteinander verbunden sind. Ma beachte jedoch, dass bei der dritten Ausführungsform sowohl beim Einschalten als auch beim Ausschalten des NMOS-Transistors Q ein Strom über einen Pfad durch den Ein/Abschaltwiderstand R11 fließt. Im Gegensatz dazu fließt bei der ersten und zweiten Ausführungsform (3 und 7) aufgrund der Verwendung des High-Side-NPN-Transistors Q2 und des Low-Side-PNP-Transistors Q3, deren Emitter nicht miteinander verbunden sind, ein Strom über einen Pfad durch den Einschaltwiderstand Ron, wenn der NMOS-Transistor Q eingeschaltet ist, und über einen Pfad durch den Abschaltwiderstand Roff, wenn der NMOS-Transistor Q ausgeschaltet ist. Somit ermöglichen die erste und die zweite Ausführungsform eine einfachere Auslegung der Widerstandswerte.
< 6. Anmerkungen >
Wie oben beschrieben, umfasst gemäß einem Aspekt der vorliegenden Offenbarung eine Gate-Treiberschaltung (201) :

einen PNP-Transistor (Q1) mit einem Emitter, der mit einem Gate eines Zieltransistors (Q) verbunden ist, und einem Kollektor, der mit einem Anwendungsanschluss für ein Massepotenzial verbunden ist;
einen Kondensator (C1) mit einem ersten Anschluss, der mit einer Basis des PNP-Transistors verbunden ist, und einem zweiten Anschluss, der mit dem Anschluss für das Massepotenzial verbunden ist;
einen Basis-Emitter-Widerstand (R1) mit einem ersten Anschluss, der mit dem Emitter des PNP-Transistors verbunden ist, und einem zweiten Anschluss, der mit der Basis des PNP-Transistors verbunden ist;
einen Ladungszuführer (201A), der eingerichtet ist, in der Lage zu sein, elektrische Ladung an das Gate des ansteuernden Zieltransistors zuzuführen;
einen Ladungsextrahierer (201B), der eingerichtet ist, in der Lage zu sein, elektrische Ladung aus dem Gate des treibenden Zieltransistors abzuziehen;
einen Lader (201C), der eingerichtet ist, dass es in der Lage ist, den Kondensator aufzuladen, wenn der Ladungszuführer elektrische Ladung an das Gate des Ansteuerzieltransistors zuführt; und
einen Entlader (201D), der eingerichtet ist, in der Lage zu sein, den Kondensator zu entladen, wenn der Ladungsextrahierer elektrische Ladung aus dem Gate des Ansteuerungszieltransistors extrahiert. (Eine erste Konfiguration.)

In der oben beschriebenen ersten Konfiguration kann der Ladungszuführer (201A) einen Einschaltwiderstand (Ron) in einem Pfad umfassen, über den der Ladungszuführer elektrische Ladung zuführt, der Lader (201C) kann einen Ladungswiderstand (R3) in einem Pfad umfassen, über den der Lader den Kondensator auflädt, und der Ladungswiderstand kann einen Widerstandswert haben, der niedriger ist als ein Widerstandswert des Einschaltwiderstands. (Eine zweite Konfiguration.)
In der oben beschriebenen zweiten Konfiguration kann der Ladewiderstand (R3) einen Widerstandswert R3 haben, der den folgenden Ausdruck erfüllt: $Ron \times Cgs > R 3 \times C 1$
wobei
Ron den Widerstandswert des Einschaltwiderstandes darstellt;
C1 den Kapazitätswert des Kondensators darstellt; und
Cgs der Kapazitätswert einer parasitären Gate-Source-Kapazität des ansteuernden Zieltransistors ist. (Eine dritte Konfiguration.)
In der oben beschriebenen zweiten oder dritten Konfiguration kann der Lader (201C) eine Rückstromsperrdiode (D1) in dem Pfad umfassen, über den der Lader den Kondensator lädt. (Eine vierte Konfiguration.)
In jeder der oben beschriebenen ersten bis vierten Konfigurationen kann der Entlader (201D) einen Entladewiderstand (R2) in einem Pfad umfassen, über den der Entlader den Kondensator entlädt. (Eine fünfte Konfiguration.)
In der oben beschriebenen fünften Konfiguration kann der Ladungsextrahierer (201B) einen Abschaltwiderstand (Roff) in einem Pfad enthalten, über den der Ladungsextrahierer elektrische Ladung abzieht, und der Entladewiderstand kann einen Widerstandswert R2 haben, der den folgenden Ausdruck erfüllt: $Roff \times Cgs \leq R 2 \times C 1$
wobei
Roff der Widerstandswert des Abschaltwiderstands ist;
C1 den Kapazitätswert des Kondensators darstellt; und
Cgs der Kapazitätswert einer parasitären Gate-Source-Kapazität des ansteuernden Zieltransistors ist. (Eine sechste Konfiguration.)
In der oben beschriebenen fünften oder sechsten Konfiguration kann der Basis-Emitter-Widerstand (R1) einen Widerstandswert R1 haben, der den folgenden Ausdruck erfüllt: $R 1 > 100 \times R 2$
wobei
R2 einen Widerstandswert des Entladewiderstands darstellt. (Eine siebte Konfiguration.)
In jeder der oben beschriebenen ersten bis siebten Konfigurationen kann der Kondensator (C1) einen Kapazitätswert C1 haben, der den folgenden Ausdruck erfüllt: $C 1 < Cgs / 10$
wobei
Cgs der Kapazitätswert einer parasitären Gate-Source-Kapazität des ansteuernden Zieltransistors ist. (Eine achte Konfiguration.)
In jeder der oben beschriebenen ersten bis achten Konfigurationen kann ferner vorgesehen sein:

ein High-Side-NPN-Transistor (Q2) mit einem Kollektor, der mit einem Anwendungsanschluss für eine Versorgungsspannung (Vcc2) verbunden ist;
ein Einschaltwiderstand (Ron) mit einem ersten Anschluss, der mit einem Emitter des High-Side-NPN-Transistors verbunden ist, und einem zweiten Anschluss, der mit dem Gate des Ansteuerungszieltransistors verbunden ist;
ein Low-Side-PNP-Transistor (Q3) mit einem Kollektor, der mit dem Anwendungsanschluss für das Massepotenzial verbunden ist; und
ein Abschaltwiderstand (Roff), dessen erster Anschluss mit einem Emitter des Low-Side-PNP-Transistors und dessen zweiter Anschluss mit dem Gate des AnsteuerungsZieltransistors verbunden ist. Hier sind der Einschaltwiderstand und der Abschaltwiderstand voneinander getrennt. (Eine neunte Konfiguration.)

In der oben beschriebenen neunten Konfiguration kann der Lader (201C) einen Ladewiderstand (R3) umfassen, dessen erster Anschluss mit einem ersten Knoten (N11) verbunden ist, mit dem der Emitter des High-Side-NPN-Transistors (Q2) und der erste Anschluss des Einschaltwiderstands verbunden sind, und dessen zweiter Anschluss mit dem ersten Anschluss des Kondensators (C1) verbunden ist, und der Entlader (201D) einen Entladewiderstand (R2) umfassen, der einen ersten Anschluss hat, der mit einem zweiten Knoten (N15) verbunden ist, mit dem der Emitter des Low-Side-PNP-Transistors (Q3) und der erste Anschluss des Abschaltwiderstands (Roff) verbunden sind, und einen zweiten Anschluss, der mit dem ersten Anschluss des Kondensators verbunden ist. (Eine zehnte Konfiguration.)
In der oben beschriebenen zehnten Konfiguration kann der Lader (201C) eine Rückstromsperrdiode (D1) zwischen dem ersten Knoten (N11) und dem ersten Anschluss des Kondensators (C1) umfassen. (Eine elfte Konfiguration.)
In der oben beschriebenen neunten Konfiguration kann ferner vorgesehen sein:

eine mit dem Emitter verbundene Diode (D2) mit einer Anode, die mit dem Emitter des High-Side-NPN-Transistors (Q2) verbunden ist, und einer Kathode, die mit dem Emitter des Low-Side-PNP-Transistors (Q3) verbunden ist; und
ein Lade-/Entladewiderstand (R2) mit einem ersten Anschluss, der mit einem dritten Knoten verbunden ist, mit dem der Emitter des Low-Side-PNP-Transistors (Q3) und der erste Anschluss des Abschaltwiderstands (Roff) verbunden sind, und einem zweiten Anschluss, der mit dem ersten Anschluss des Kondensators (C1) verbunden ist. (Eine zwölfte Konfiguration.)

In jeder der oben beschriebenen ersten bis achten Konfigurationen kann ferner vorgesehen sein:

ein High-Side-NPN-Transistor (Q4) mit einem Kollektor, der mit einem Anwendungsanschluss für eine Versorgungsspannung (Vcc2) verbunden ist;
ein Low-Side-PNP-Transistor (Q5) mit einem Kollektor, der mit dem Anwendungsanschluss für das Massepotenzial verbunden ist; und
ein Ein/Abschaltwiderstand (R11) mit einem ersten Anschluss, der mit einem vierten Knoten (N20) verbunden ist, mit dem ein Emitter des High-Side-NPN-Transistors und ein Emitter des Low-Side-PNP-Transistors verbunden sind, und einem zweiten Anschluss, der mit dem Gate des Ansteuerungszieltransistors (Q) verbunden ist. Hierbei umfasst der Lader (203C) einen Ladewiderstand (R13), dessen erster Anschluss mit einem fünften Knoten (N21) verbunden ist, mit dem der vierte Knoten und der erste Anschluss des Ein/Abschaltwiderstands verbunden sind, und dessen zweiter Anschluss mit dem ersten Anschluss des Kondensators (C11) verbunden ist, und der Entlader (203D) umfasst den Basis-Emitter-Widerstand (R12) und den Ein/Abschaltwiderstand. (Eine dreizehnte Konfiguration.)

In der oben beschriebenen dreizehnten Konfiguration kann der Lader (203C) eine Rückstromsperrdiode (D11) zwischen dem fünften Knoten (N21) und dem ersten Anschluss des Kondensators (C11) umfassen. (Eine vierzehnte Konfiguration.)
In jeder der oben beschriebenen ersten bis vierzehnten Konfigurationen kann ferner ein Gate-Treiber (10) vorgesehen sein, der eingerichtet ist, in der Lage zu sein, den Ladungszuführer (201A), den Ladungsextrahierer (201B), den Lader (201C) und den Entlader (201D) zu steuern. (Eine fünfzehnte Konfiguration.)
In der oben beschriebenen fünfzehnten Konfiguration kann der Gate-Treiber (10) keinen Erfassungsanschluss haben, über den die Gate-Spannung des ansteuernden Zieltransistors (Q) erfasst werden kann. (Eine sechzehnte Konfiguration.)
Gemäß einem weiteren Aspekt der vorliegenden Offenbarung umfasst ein Transistoransteuersystem (100):

einen High-Side-Transistor (QH) und einen Low-Side-Transistor (QL), die jeweils als Zieltransistor dienen; und
die Gate-Treiberschaltungen (201) gemäß einer der oben beschriebenen ersten bis sechzehnten Konfigurationen als separate Schaltungen, die eingerichtet sind, die Gates der High-Side- bzw. Low-Side-Transistoren anzusteuern.

Industrielle Anwendbarkeit
Was hier offenbart wird, findet Anwendung beim Ansteuern der Gates von MOS-Transistoren und dergleichen.
Bezugszeichenliste

1: Primärschaltung
2: Sekundärschaltung
3: Trenntransformator
10: Gate-Treiber
11: erster Schmitt-Trigger
12: zweiter Schmitt-Trigger
13: UND-Schaltung
14: Impulsgeber
15: erste UVLO-Schaltung
20: Gate-Treiberschaltung
21: Logikschaltung
22: PMOS-Transistor
23: NMOS-Transistor
24: Spiegelklemm-MOS-Transistor
25: Komparator
26: zweite UVLO-Schaltung
27: OVP-Schaltung
100: Transistoransteuersystem
201 bis 203: Gate-Treiberschaltung
201A: Ladungszuführer
201B: Ladungsextrahierer
201C: Lader
201D: Entlader
203A: Ladungszuführer
203B: Ladungsextrahierer
203C: Lader
203D: Entlader
C1: Kondensator
C11: Kondensator
C20: Kondensator
D1: Rückstromsperrdiode
D11: Rückstromsperrdiode
D2: Diode mit Emitteranschluss
Dr.: Gate-Treiber
GH: High-Side-Gate-Treiberschaltung
GL: Low-Side-Gate-Treiberschaltung
IC: Konstantstromquelle
Q: NMOS-Transistor
Q1: PNP-Transistor
Q2: High-Side-NPN-Transistor
Q3: Low-Side PNP-Transistor
Q4: High-Side-NPN-Transistor
Q5: Low-Side PNP-Transistor
QH: High-Side-Transistor
QL: Low-Side-Transistor
R1: Basis-Emitter-Widerstand
R11: Ein/Abschaltwiderstand
R12: Basis-Emitter-Widerstand
R13: Ladewiderstand
R2: Entladewiderstand
R20: Widerstand
R3: Ladewiderstand
Roff: Abschaltwiderstand
Ron: Einschaltwiderstand

ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

JP 2012257421 A [0003]

Claims

Gate-Treiberschaltung aufweisend: einen PNP-Transistor mit einem Emitter, der mit dem Gate eines Treibertransistors verbunden ist, und einem Kollektor, der mit einem Anwendungsanschluss für ein Erdpotenzial verbunden ist; einem Kondensator mit einem ersten Anschluss, der mit einer Basis des PNP-Transistors verbunden ist, und einem zweiten Anschluss, der mit dem Anwendungsanschluss für das Erdpotenzial verbunden ist; einem Basis-Emitter-Widerstand mit einem ersten Anschluss, der mit dem Emitter des PNP-Transistors verbunden ist, und einem zweiten Anschluss, der mit der Basis des PNP-Transistors verbunden ist; einem Ladungszuführer, der eingerichtet ist, in der Lage zu sein, elektrische Ladung an das Gate des Zieltransistors zuzuführen; einem Ladungsextrahierer, der eingerichtet ist, in der Lage zu sein, elektrische Ladung aus dem Gate des Treibertransistors abzuziehen; einem Lader, der eingerichtet ist, in der Lage zu sein, den Kondensator aufzuladen, wenn der Ladungszuführer elektrische Ladung an das Gate des Treibertransistors zuführt; und einem Entlader, der eingerichtet ist, in der Lage zu sein, den Kondensator zu entladen, wenn der Ladungsextrahierer elektrische Ladung aus dem Gate des Ansteuerungszieltransistors abzieht.
Gate-Treiberschaltung nach Anspruch 1, wobei der Ladungszuführer einen Einschaltwiderstand in einem Pfad umfasst, über den der Ladungszuführer elektrische Ladung zuführt, der Lader einen Ladewiderstand in einem Pfad umfasst, über den der Lader den Kondensator lädt, und der Ladewiderstand einen geringeren Widerstandswert als der Einschaltwiderstand hat.
Gate-Treiberschaltung nach Anspruch 2, wobei der Ladungswiderstand einen Widerstandswert R3 hat, der den folgenden Ausdruck erfüllt: $Ron \times Cgs > R 3 \times C 1$
wobei Ron den Widerstandswert des Einschaltwiderstandes darstellt; C1 einen Kapazitätswert des Kondensators darstellt; und Cgs für den Kapazitätswert einer parasitären Gate-Source-Kapazität des ansteuernden Zieltransistors steht.
Gate-Treiberschaltung nach Anspruch 2 oder 3, wobei der Lader eine Rückstromsperrdiode in demjenigen Pfad umfasst, über den der Lader den Kondensator lädt.
Gate-Treiberschaltung nach einem der Ansprüche 1 bis 4, wobei der Entlader einen Entladewiderstand in einem Pfad umfasst, über den der Entlader den Kondensator entlädt.
Gate-Treiberschaltung nach Anspruch 5, wobei der Ladungsextrahierer einen Abschaltwiderstand in einem Pfad umfasst, über den der Ladungsextrahierer elektrische Ladung abzieht, und der Entladewiderstand einen Widerstandswert R2 hat, der den folgenden Ausdruck erfüllt: $Roff \times Cgs \leq R 2 \times C 1$
wobei Roff der Widerstandswert des Abschaltwiderstands ist; C1 einen Kapazitätswert des Kondensators darstellt; und Cgs für den Kapazitätswert einer parasitären Gate-Source-Kapazität des ansteuernden Zieltransistors steht.
Gate-Treiberschaltung nach Anspruch 5 oder 6, wobei der Basis-Emitter-Widerstand einen Widerstandswert R1 hat, der den folgenden Ausdruck erfüllt: $R 1 > 100 \times R 2$
wobei R2 der Widerstandswert des Entladewiderstands ist.
Gate-Treiberschaltung nach einem der Ansprüche 1 bis 7, wobei der Kondensator einen Kapazitätswert C1 hat, der die folgende Gleichung erfüllt: $C 1 < Cgs / 10$
wobei Cgs für den Kapazitätswert einer parasitären Gate-Source-Kapazität des ansteuernden Zieltransistors steht.
Gate-Treiberschaltung nach einem der Ansprüche 1 bis 8, ferner aufweisend: einen High-Side-NPN-Transistor mit einem Kollektor, der mit einem Anwendungsanschluss für eine Versorgungsspannung verbunden ist; einem Einschaltwiderstand mit einen ersten Anschluss, der mit einem Emitter des High-Side-NPN-Transistors verbunden ist, und einen zweiten Anschluss, der mit dem Gate des Treibertransistors verbunden ist; einen Low-Side-PNP-Transistor mit einem Kollektor, der mit dem Anwendungsanschluss für das Massepotenzial verbunden ist; und einem Abschaltwiderstand mit einen ersten Anschluss, der mit einem Emitter des Low-Side-PNP-Transistors verbunden ist, und einen zweiten Anschluss, der mit dem Gate des Treibertransistors verbunden ist, wobei der Einschaltwiderstand und der Abschaltwiderstand voneinander getrennt sind.
Gate-Treiberschaltung nach Anspruch 9, wobei der Lader einen Ladewiderstand umfasst, mit einem ersten Anschluss, der mit einem ersten Knoten verbunden ist, mit dem der Emitter des High-Side-NPN-Transistors und der erste Anschluss des Einschaltwiderstands verbunden sind, und einem zweiten Anschluss, der mit dem ersten Anschluss des Kondensators verbunden ist, und der Entlader einen Entladewiderstand umfasst mit einem ersten Anschluss, der mit einem zweiten Knotenpunkt verbunden ist, mit dem der Emitter des Low-Side-PNP-Transistors und der erste Anschluss des Abschaltwiderstands verbunden sind, und einem zweiten Anschluss, der mit dem ersten Anschluss des Kondensators verbunden ist.
Gate-Treiberschaltung nach Anspruch 10, wobei der Lader zwischen dem ersten Knoten und dem ersten Anschluss des Kondensators eine Rückstromsperrdiode umfasst.
Gate-Treiberschaltung nach Anspruch 9, ferner umfassend: eine mit dem Emitter verbundene Diode mit einer Anode, die mit dem Emitter des High-Side-NPN-Transistors verbunden ist, und einer Kathode, die mit dem Emitter des Low-Side-PNP-Transistors verbunden ist; und einem Lade-/Entladewiderstand mit einem ersten Anschluss, der mit einem dritten Knoten verbunden ist, mit dem der Emitter des Low-Side-PNP-Transistors und der erste Anschluss des Abschaltwiderstands verbunden sind, und einem zweiten Anschluss, der mit dem ersten Anschluss des Kondensators verbunden ist.
Gate-Treiberschaltung nach einem der Ansprüche 1 bis 8, ferner umfassend: einen High-Side-NPN-Transistor mit einem Kollektor, der mit einem Anwendungsanschluss für eine Versorgungsspannung verbunden ist; einen Low-Side-PNP-Transistor mit einem Kollektor, der mit dem Anwendungsanschluss für das Massepotenzial verbunden ist; und einen Ein/Abschaltwiderstand mit einem ersten Anschluss, der mit einem vierten Knoten verbunden ist, mit dem ein Emitter des High-Side-NPN-Transistors und ein Emitter des Low-Side-PNP-Transistors verbunden sind, und einem zweiten Anschluss, der mit dem Gate des Ansteuertransistors verbunden ist, wobei der Lader einen Ladewiderstand umfasst mit einem ersten Anschluss, der mit einem fünften Knoten verbunden ist, mit dem der vierte Knoten und der erste Anschluss des Ein/Abschaltwiderstands verbunden sind, und einem zweiten Anschluss, der mit dem ersten Anschluss des Kondensators verbunden ist, und der Entlader den Basis-Emitter-Widerstand und den Ein/Abschaltwiderstand umfasst.
Gate-Treiberschaltung nach Anspruch 13, wobei der Lader zwischen dem fünften Knoten und dem ersten Anschluss des Kondensators eine Rückstromsperrdiode umfasst.
Gate-Treiberschaltung nach einem der Ansprüche 1 bis 14, die ferner einen Gate-Treiber umfasst, der eingerichtet ist, in der Lage zu sein, den Ladungszuführer, den Ladungsextrahierer, den Lader und den Entlader zu steuern.
Gate-Treiberschaltung nach Anspruch 15, wobei der Gate-Treiber keinen Erfassungsanschluss aufweist, über den eine Gate-Spannung des ansteuernden Zieltransistors erfasst werden kann.
Transistor-Ansteuersystem, umfassend: einen High-Side-Transistor und einen Low-Side-Transistor, die jeweils als Zieltransistor dienen; und die Gate-Treiberschaltungen nach einem der Ansprüche 1 bis 16 als separate Schaltungen, die eingerichtet sind, die Gates der High-Side- bzw. Low-Side-Transistoren anzusteuern.