JP5287270B2 - レベルシフト回路 - Google Patents

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本発明は、レベルシフト回路に関するものである。
従来、特許文献1に示されるレベルシフト回路があった。このレベルシフト回路は、低電圧電源用の電源端子BBL及び接地端子G1と、ハイサイドドライブ回路の動作電源の高電位側及び低電位側用の高電位側端子BH及び低電位側端子BLとを備え、N型MOSFETQ1はドレインが抵抗R1を介して高電位側端子BHに接続され、ソースが抵抗G1に接続され、ゲートがハイサイド制御信号入力端子HTに接続され、N型MOSFETQ2はドレインが抵抗R2を介して高電位側端子BHに接続され、ソースが抵抗G1に接続され、ゲートがノットゲートNTを介してハイサイド制御信号入力端子HTに接続され、P型MOSFETQ3はソースが高電位側端子BHに接続され、ゲートがN型MOSFETQ1のドレインに接続され、P型MOSFETQ4はソースが高電位側端子BHに接続され、ゲートがN型MOSFETQ2のドレインに接続され、N型MOSFETQ5はドレインがP型MOSFETQ3のドレインに接続され、ソースが低電位側端子BLに接続され、ゲートがP型MOSFETQ4のドレインに接続され、N型MOSEFTQ6はドレインがP型MOSFETQ4のドレインとハイサイドドライブ信号出力端子OUT1とに接続され、ソースが低電位側端子BLに接続され、ゲートがP型MOSFETQ3のDに接続される。これによって、誤動作がなく、高速動作に適したレベルシフト回路を提供するものである。
特開2003−179482号公報
ところが、特許文献1に示されるレベルシフト回路においては、電源に接続されている抵抗には、入力信号のオン/オフに応じて定電流が流れる/流れないが切り替わる。このため次段トランジスタは、完全にオン又はオフの状態から遷移するため動作が遅れる。一方、レベルシフト回路の出力に出力トランジスタを設ける場合がる。上述のように動作が遅れると、出力トランジスタのゲート電圧がハイインピーダンスとなる場合があり、動作が不安定になるという問題がある。
本発明は、上記問題点に鑑みなされたものであり、安定した動作を実現できるレベルシフト回路を提供することを目的とする。
上記目的を達成するために請求項1に記載のレベルシフト回路は、
基準電位と第1の電源との間に配置され、入力端子から入力された信号が入力されるスイッチング回路と、
第1の電源と、第1の電源とは電位の異なる第2の電源との間に配置され、レベルシフト後電圧で動作する次段回路と、
基準電位と第1の電源との間に配置され、次段回路の一部とカレントミラー回路を構成するものであり、スイッチング回路のオン、オフによって流れる電流が変化することで次段回路に信号を伝達する伝達回路と、
次段回路に流れる電流によってゲート電圧が決まる出力トランジスタと、
伝達回路に常に電流を流しておくバイアス用の電流源である定電流回路と、
を備えることを特徴とするものである。
このように、定電流回路を設けることによって、伝達回路には、入力端子に入力される信号のオン、オフに関わらず常に電流が流れる。つまり、入力信号のオン、オフ変化に伴う伝達回路の動作状態の変化は、流す電流量の増減のみであり、トランジスタのオン、オフ切替わりのような変化を伴わない。このため状態の遷移が円滑に行われるため、高速に安定した動作を実現することができる。
また、請求項2に示すように、スイッチング回路は、3つの端子を有するスイッチング素子を二つ含むものであり、各スイッチング素子は、第1の端子が伝達回路に接続され、第2の端子が基準電圧の端子に接続され、第3の端子の一方が入力端子に接続され他方がインバータを介して入力端子に接続されるものであり、定電流回路は、スイッチング素子毎に設けられるものであり、第1の端子と基準電圧の端子との間に接続されるようにしてもよい。
また、請求項3に示すように、スイッチング回路は、3つの端子を有するスイッチング素子を一つ含むものであり、スイッチング素子は、第1の端子が伝達回路に接続され、第2の端子が基準電圧の端子に接続され、第3の端子が前記入力端子に接続されるものであり、定電流回路は、第1の端子と基準電圧の端子との間に接続されるようにしてもよい。
また、請求項4及び5に示すように、スイッチング素子は、MOSトランジスタ、又は、バイポーラトランジスタを採用することができる。
本発明の実施の形態におけるレベルシフト回路の概略構成を示す回路図である。 (a)〜(h)は、本発明の実施の形態におけるレベルシフト回路の各部の波形を示す波形図である。 本発明の実施の形態における定電流回路の一例を示す回路図である。 本発明の実施の形態における定電流回路のその他の例を示す回路図である。 本発明の変形例1におけるレベルシフト回路の概略構成を示す回路図である。 本発明の変形例2におけるレベルシフト回路の概略構成を示す回路図である。 本発明の変形例3におけるレベルシフト回路の概略構成を示す回路図である。
以下、本発明の実施の形態を図に基づいて説明する。
図1は、本発明の実施の形態におけるレベルシフト回路の概略構成を示す回路図である。図2(a)〜(h)は、本発明の実施の形態におけるレベルシフト回路の各部の波形を示す波形図である。図3は、本発明の実施の形態における定電流回路の一例を示す回路図である。図4は、本発明の実施の形態における定電流回路のその他の例を示す回路図である。なお、本実施の形態においては、正電圧にレベルシフトするレベルシフト回路を例として説明する。
図1に示すように、本実施の形態におけるレベルシフト回路は、信号伝達用トランジスタ1、NMOS11,12、次段回路伝達用トランジスタ2、PMOS21,22、定電流回路3、次段回路4、PMOS41,42、NMOS43,44、出力トランジスタ(PMOS)5、出力端子6、電源71,72、入力端子8、定電流回路9、インバータ10、ツェナーダイオードZDなどを備える。
信号伝達用トランジスタ1を構成する二つのNMOS11,12は、本発明のスイッチング回路に相当するものである。一方のNMOS11は、ゲートがインバータ10を介して入力端子8に接続される。他方のNMOS12は、ゲートがインバータ10を介さずに(直接)入力端子8に接続される。また、二つのNMOS11,12は、ソースが定電流回路9(91,92)を介して基準電位の端子に接続され、ドレインが次段回路伝達用トランジスタ2を構成する二つのPMOS21,22のドレインと接続される。具体的には、信号伝達用トランジスタ1を構成するNMOS11のドレインと次段回路伝達用トランジスタ2を構成するPMOS21のドレインが接続され、信号伝達用トランジスタ1を構成するNMOS12のドレインと次段回路伝達用トランジスタ2を構成するPMOS22のドレインが接続される。
なお、ソースに接続される定電流回路9(91,92)は、電源電圧が変動した場合に信号伝達速度の変化を抑制するためである。一般的に、定電流回路9(91,92)のかわりに電流制限用抵抗などを設けることがある。この場合、電源電圧が変動するとNMOS11,12のオン時、NMOS11,12に流れる電流は、電源電圧およびオン抵抗、電流制限用抵抗により決まるためPMOS21,22に流れる電流が変わり動作点が変動する。このためPMOS21,22の動作に影響を与え信号伝達速度が電源電圧変動によって変動することになる。そこで、本実施の形態に示すように、定電流化することにより電源電圧が変動してもNMOS11,12がオンしたときの電流が一定となるため動作が安定し、速度の変化が抑制される。また、この定電流回路9(91,92)としては、図3に示すような回路を適用することができる。また、図4に示すように、定電流回路9(91,92)を温度特性変動のないものにすることにより温度特性による変動も抑制できる。
次段回路伝達用トランジスタ2を構成する二つのPMOS21,22は、本発明の伝達回路に相当するものであり、NMOS11,12のオン、オフによって流れる電流が変化することで信号を次段回路4に伝達するものである。この二つのPMOS21,22は、ソースが高電位側の電源71の端子に接続され、ドレインが上述のように信号伝達用トランジスタ1を構成する二つのNMOS11,12のドレインに接続され、ゲートが次段回路4を構成する二つのPMOS41,42のゲートに接続されて、それぞれカレントミラー回路を構成する。具体的には、次段回路伝達用トランジスタ2を構成するPMOS21のゲートと次段回路4を構成するPMOS41のゲートとが接続されてカレントミラー回路を構成し、次段回路伝達用トランジスタ2を構成するPMOS22のゲートと次段回路4を構成するPMOS42のゲートとが接続されてカレントミラー回路を構成する。
次段回路4は、電源71,72によって決まるシフト後電圧で動作する回路であり、二つのPMOS41,42と二つのNMOS43,44とを備える。この次段回路4を構成する二つのPMOS41,42は、ソースが高電位側の電源71の端子に接続され、ドレインが次段回路4を構成する二つのNMOS43,44のドレインに接続され、ゲートが上述のように次段回路伝達用トランジスタ2を構成する二つのPMOS21,22のゲートに接続される。一方、次段回路4を構成する二つのNMOS43,44は、互いのゲート同士が接続され、ソースが低電位側の電源72の端子に接続され、ドレインが上述のように次段回路4を構成する二つのPMOS41,42のドレインに接続されてカレントミラー回路を構成する。なお、電源71,72は、電源電圧と次段回路4の動作電圧であるレベルシフト後電圧を決める電源である。また、電源71,72間に接続されたツェナーダイオードは、電源71,72間の電位を一定に保つために設けられるものである。
出力トランジスタ5は、一つのPMOS5からなるものである。PMOS5は、ゲートが次段回路4を構成する出力段側のPMOS42と出力段側のNMOS44のドレイン間に接続され、ソースが高電位側の電源71の端子に接続され、ドレインが出力端子6に接続される。そして、このPMOS5のゲート電圧は、次段回路4を構成するPMOS42とNMOS44に流れる電流の差分によって決定される。
また、信号伝達用トランジスタ1を構成する二つのNMOS11と伝達回路2を構成するPMOS21のドレイン間と基準電位の端子との間、及び、信号伝達用トランジスタ1を構成する二つのNMOS12と伝達回路2を構成するPMOS22のドレイン間と基準電位の端子との間には、本発明の特徴点である定電流回路3(31,32)が接続される。つまり、定電流回路3(31,32)は、伝達回路2のPMOS21,22に常に電流を流しておくバイアス用の電流源である。このように、伝達回路2のPMOS21,22に常に電流を流しておくことによって、次段回路4を構成する出力段側のPMOS42と出力段側のNMOS44にも常に電流を流しておくことができる。この定電流回路3(31,32)は、上述の定電流回路9(91,92)と同様に図3、図4に示されるような回路を適用することができる。
ここで、上述のように構成されるレベルシフト回路の動作を図2に示す各点の波形を用いて説明する。図2(a)はNMOS12のゲートへの入力の波形、(b)はNMOS11のゲートへの入力の波形、(c)はNMOS11とPMOS21との間の波形、(d)はPMOS41とNMOS43との間の波形、(e)はNMOS12とPMOS22との間の波形、(f)はNMOS44のドレインの波形、(g)はPMOS42のドレインの波形、(h)は、(f)と(g)の差分の波形、(i)はPMOS5のゲートの波形を示すものである。
図2(i)に示す出力トランジスタ5であるPMOS5のオン、オフは、PMOS42とNMOS44に流れる電流の差分(図2(f)と図2(g)の差分)によって決定される。つまり、電流(シフト信号伝達用電流)がPMOS42から流れ出すかNMOS44が吸い込むかで決まる。また、本発明におけるレベルシフト回路においては、定電流回路3(31,32)を設けることによって、PMOS42及びNMOS44には、常にアイドリング電流が流れている。なお、PMOS42とNMOS44のドレインにおける電流量は、PMOS5のゲートがハイの場合、PMOS42側が定電流回路9における電流(矢印)と定電流回路3における電流(矢印)の和であり、NMOS44側が定電流回路3における電流(矢印)である。一方、PMOS5のゲートがロウの場合、PMOS42側が定電流回路3における電流(矢印)であり、NMOS44側が定電流回路9における電流(矢印)と定電流回路3における電流(矢印)の和である。
本発明の特徴点である定電流回路3を設けない場合、出力トランジスタであるPMOS5のゲート電圧がハイインピーダンスとなる場合がある。このため動作が不安定になりやすい。また、次段回路伝達用トランジスタ2(PMOS21,22)の動作がMOSトランジスタのオン、オフ動作であるため、遅延により出力段側のPMOS42と出力段側のNMOS44が同時にオン状態となると貫通電流が流れ、電源のふらつきなど動作が不安定になる場合がある。このような同時オンの状態を避けるためには別途制御回路を設ける、パターンレイアウトで配置、配線に注意するなどの配慮が必要となる。
しかしながら、本実施の形態のように、入力信号のオン、オフに関わらず常に次段回路伝達用トランジスタ2(PMOS21,22)、出力段側のPMOS42と出力段側のNMOS44に定電流を流しておく事で入力信号のオン、オフ変化に伴う出力トランジスタ(PMOS5)の動作状態の変化は流す電流量の増減のみであり、トランジスタのオン、オフ切替わりのような変化を伴わない。このため状態の遷移が円滑に行われるため、高速に安定した動作が得られる。
また、出力トランジスタ(PMOS5)のゲート電圧は、出力段側のPMOS42と出力段側のNMOS44に流れる電流の差分によってレベルが決まり、その電流量は上記の電流変化によって決まるため従来のようなハイインピーダンス状態になることがない。つまり、必ず出力段側のPMOS42と出力段側のNMOS44少なくともどちらかに電流が流れている。従って動作が安定し、ノイズに対して強くなる効果がある。さらに、常にあらかじめ設定した定電流を流している状態のため貫通電流のような大電流が流れることがないので、貫通防止などのためなどのために入力−出力段側PMOS42と入力−出力段側NMOS44との遅延時間を考慮した回路などを付加することなく、安定した動作が得られる。
また、図5に示す変形例1のように、信号伝達用トランジスタ1を構成する二つのNMOS11,12のかわりに、二つのバイポーラトランジスタ1(11a,12a)を設けるようにしてもよい。この場合、一方のバイポーラトランジスタ11aは、ベースが抵抗111aとインバータ10を介して入力端子8に接続される。他方のバイポーラトランジスタ12aは、ゲートが抵抗121aを介して入力端子8に接続される。また、二つのバイポーラトランジスタ11a,12aは、エミッタが定電流回路9(91,92)を介して基準電位の端子に接続され、コレクタが次段回路伝達用トランジスタ2を構成する二つのPMOS21,22のドレインと接続される。具体的には、信号伝達用トランジスタ1を構成するバイポーラトランジスタ11aのコレクタと次段回路伝達用トランジスタ2を構成するPMOS21のドレインが接続され、信号伝達用トランジスタ1を構成するバイポーラトランジスタ12aのコレクタと次段回路伝達用トランジスタ2を構成するPMOS22のドレインが接続される。なお、変形例1においては、上述の実施の形態と同じ構成要素には同じ符号を付与して説明を省略する。
また、図6に示す変形例2のように、本発明のレベルシフト回路は、負電圧へレベルシフトする場合であっても適用することができる。変形例3におけるレベルシフト回路は、図1に示す上述の実施の形態におけるレベルシフト回路のPMOSをNMOSに変更し、NMOSをPMOSに変更したものである。また、符号73、74は、電源電圧を決める電源であり、符号75は、レベルシフト後の動作電圧(レベルシフト後電圧)を決める電源である。
つまり、信号伝達用トランジスタ1を構成する二つのPMOS11b,12b(本発明のスイッチング回路に相当)、次段回路伝達用トランジスタ2を構成する二つのPMOS21b,22b(本発明の伝達回路に相当)、次段回路4を構成する二つのNMOS41b,42bと二つのPMOS43b,44b、PMOS11b,12bのソースと基準電位の端子との間に接続される定電流回路9(91,92)、PMOS11bとNMOS21bとの間及びPMOS12bとNMOS22bとの間と基準電位の端子との間とに接続される定電流回路3(31,32)を備えるものである。また、変形例3においても、信号伝達用トランジスタ1を構成するPMOS11b,12bのかわりにバイポーラトランジスタを採用することができる。
また、上述の実施の形態及び変形例1、2においては、出力トランジスタ(PMOS5)のゲート電圧は、出力段側の二つのMOS(PMOS42とNMOS44、又はPMOS44bとNMOS42b)に流れる電流の差分によってレベルを決定する例を用いて説明したが、図7に示す変形例3のようにしてもよい。
つまり、信号伝達用トランジスタ1を構成する一つのNMOS11(本発明のスイッチング回路に相当)、次段回路伝達用トランジスタ2を構成する一つのPMOS21(本発明の伝達回路に相当)、次段回路4を構成する一つのPMOS41、NMOS11のソースと基準電位の端子との間に接続される定電流回路9(91)、NMOS11とPMOS21との間と基準電位の端子との間に接続される定電流回路3(31)を備えるものである。
1 信号伝達用トランジスタ、11,12 NMOS、2 次段回路伝達用トランジスタ、21,22 PMOS、3 定電流回路、4 次段回路、41,42 PMOS、43,44 NMOS、5 出力トランジスタ(PMOS)、6 出力端子、71,72 電源、8 入力端子、9 定電流回路、10 インバータ、ZD ツェナーダイオード

Claims (5)

  1. 基準電位と第1の電源との間に配置され、入力端子から入力された信号が入力されるスイッチング回路と、
    前記第1の電源と、前記第1の電源とは電位の異なる第2の電源との間に配置され、レベルシフト後電圧で動作する次段回路と、
    前記基準電位と前記第1の電源との間に配置され、前記次段回路の一部とカレントミラー回路を構成するものであり、前記スイッチング回路のオン、オフによって流れる電流が変化することで前記次段回路に信号を伝達する伝達回路と、
    前記次段回路に流れる電流によってゲート電圧が決まる出力トランジスタと、
    前記伝達回路に常に電流を流しておくバイアス用の電流源である定電流回路と、
    を備えることを特徴とするレベルシフト回路。
  2. 前記スイッチング回路は、3つの端子を有するスイッチング素子を二つ含むものであり、
    各スイッチング素子は、第1の端子が前記伝達回路に接続され、第2の端子が基準電圧の端子に接続され、第3の端子の一方が前記入力端子に接続され他方がインバータを介して前記入力端子に接続されるものであり、
    前記定電流回路は、スイッチング素子毎に設けられるものであり、前記第1の端子と前記基準電圧の端子との間に接続されることを特徴とする請求項1に記載のレベルシフト回路。
  3. 前記スイッチング回路は、3つの端子を有するスイッチング素子を一つ含むものであり、
    前記スイッチング素子は、第1の端子が前記伝達回路に接続され、第2の端子が基準電圧の端子に接続され、第3の端子が前記入力端子に接続されるものであり、
    前記定電流回路は、前記第1の端子と前記基準電圧の端子との間に接続されることを特徴とする請求項1に記載のレベルシフト回路。
  4. 前記スイッチング素子は、MOSトランジスタであることを特徴とする請求項2又は請求項3に記載のレベルシフト回路。
  5. 前記スイッチング素子は、バイポーラトランジスタであることを特徴とする請求項2又は請求項3に記載のレベルシフト回路。
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