JP2006020282A

JP2006020282A - アナログデジタル変換器、それを用いた信号処理システム、および撮像装置

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Publication number: JP2006020282A
Application number: JP2005134185A
Authority: JP
Inventors: Atsushi Wada; 淳和田; Kuniyuki Tani; 邦之谷
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 2004-06-01
Filing date: 2005-05-02
Publication date: 2006-01-19
Anticipated expiration: 2025-05-02
Also published as: US20050270215A1; JP4219341B2; US7148832B2

Abstract

【課題】無駄な消費電力を低減することができるアナログデジタル変換器、それを用いた信号処理システム、および撮像装置を提供する。
【解決手段】ＤＳＰ１８は、入力される画像データからＣＣＤ１２に照射される光量を時間積分して算出する。その光量が所定の閾値以下であるか否かを判定し、所定の閾値以下であれば、ＡＤ変換器２０に８ビットモードで動作させるための制御信号を出力する。所定の閾値以下でなければ、ＡＤ変換器２０に１０ビットモードで動作させるための制御信号を出力する。ＡＤ変換器２０は、ＤＳＰ１８の制御により動的に変換ビット数を可変する。
【選択図】図２

Description

本発明は、アナログデジタル変換器、それを用いた信号処理システム、および撮像装置に関し、特に、システムＬＳＩ（Large Scale Integration）等に搭載されるアナログデジタル変換器、それを用いた信号処理システム、および撮像装置に関する。

近年、デジタルカメラ等の携帯機器にシステムＬＳＩが搭載されるようになってきている。システムＬＳＩは、複数の単機能のＬＳＩを使用して機器を設計するものであり、配線を単純にし、ＬＳＩの占有面積も低下させることができる。したがって、機器の小型化にも資するものである。

特許文献１は、デジタルＣＣＤカメラのシステムを開示する。
特開２００１−７８０８８号公報

特許文献１の図１に示すシステムはＡＤ（Analog Digital）変換器３を搭載している。このＡＤ変換器３は、仕様が固定されている。そのため、例えば一時的に１０ビット精度が必要であるが、通常８ビットでよいシステムにおいても、１０ビット仕様のＡＤ変換器が必要になる。

８ビットと１０ビットの分解能では、消費電力に差が出るため、１０ビット仕様のＡＤ変換器は、８ビットのものに比べて消費電力が大きくなる。したがって、一時的に高精度な信号処理が必要なシステムのＡＤ変換器は、通常動作時に無駄な消費電力を使用していることになる。

本発明はこうした状況に鑑みなされたものであり、無駄な消費電力を低減することができるアナログデジタル変換器、それを用いた信号処理システム、および撮像装置を提供することを目的とする。

上記課題を解決するために、本発明のある態様のアナログデジタル変換器は、アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器であって、搭載されるシステムの状態に応じて、回路構成または回路定数を動的に変化させる。「システムの状態」とは、例えば、高精度の信号処理が要求される状態、高精度の信号処理が必要ない状態等を含んでもよい。

本態様によれば、システムの要求に合った回路構成または回路定数で変換することができ、システム要求に対して、オーバースペックの状態で変換して無駄な消費電力を使用することを防止することができる。

本発明の別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器であって、搭載されるシステムの状態に応じて、変換ビット数を動的に変化させる。

本態様によれば、システムの要求に合ったビット数で変換することができ、要求を超えるビット数で変換して無駄な消費電力を使用することを防止することができる。

本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、自己のステージの入力アナログ信号を所定ビット数のデジタル値に変換するアナログデジタル変換回路と、アナログデジタル変換回路の出力をアナログ信号に変換するデジタルアナログ変換回路と、自己のステージの入力アナログ信号から、または自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、この基本ユニットを１回または繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、搭載されるシステムの状態に応じて、ステージの少なくとも１つに与える動作周波数を変更し、変換ビット数を動的に変化させる。

「ステージ」は、１つでも複数でもよい。また、いずれかの「ステージ」が自己の出力が自己の入力にフィードバックして、入力アナログ信号を複数回に分けてデジタル値に変換するものであってもよい。フィードバックするステージを設けた場合、その回転数により変換ビット数を変化させることができるため、同じ回路面積でビット数を動的に変化させることができる。よって、変換ビット数に関わらず冗長な部分のない最適化された回路を作ることができる。

本発明のさらに別の態様は、信号処理システムである。この信号処理システムは、アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、アナログデジタル変換器の変換ビット数を動的に変化させる制御部を備える。制御部は、アナログデジタル変換器のサンプリング周波数に対する動作周波数の比を変更することで、変換ビット数を変化させる。「制御部」は、システムの状態に応じて変換ビット数を動的に変化させてもよい。

本態様によれば、アナログデジタル変換器の無駄な消費電力が低減されるため、システム全体の消費電力を低減することができる。

制御部は、アナログデジタル変換器のサンプリング周波数に対する動作周波数の比を変更することで、変換ビット数を変化させてもよい。この比を変更して変換ビット数を変更するため、冗長な回路部分を設ける必要がないため、回路面積を最適化することができる。また、制御部は、アナログデジタル変換器を構成する回路の一部分への電力供給を停止して、変換ビット数を変化させてもよい。これによれば、消費電力を低減することができる。

制御部は、利得調整に応じて、アナログデジタル変換器の変換ビット数を変化させてもよいし、オフセット調整に応じて、アナログデジタル変換器の変換ビット数を変化させてもよい。「利得調整」には、アナログデジタル変換器の前段に設けられる可変増幅器の利得調整を含んでもよい。「オフセット調整」には、例えば、ダイレクトコンバージョン方式で変換された受信信号等のアナログデジタル変換器に入力されるアナログ入力信号のＤＣオフセット成分の調整を含んでもよい。

アナログデジタル変換器は、自己のステージの出力が自己のステージの入力にフィードバックするステージを含んでもよい。制御部は、ステージに与える動作周波数を動的に変化させてもよい。フィードバックするステージの動作周波数を変化させることにより、このステージの回転数を容易に変えることができ、容易に変換ビット数を変化させることができる。

本発明のさらに別の態様は、撮像装置である。この装置は、被写体を撮像する撮像部と、撮像部から出力されたアナログ信号を所定の利得で増幅する増幅器と、増幅器から出力されたアナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器と、システムの状態に応じて、アナログデジタル変換器の変換ビット数を動的に変化させる制御部と、を有する。制御部は、増幅器の利得調整に応じて、変換ビット数を変化させてもよい。

本態様によれば、アナログデジタル変換器の無駄な消費電力が低減されるため、撮像装置全体の消費電力を低減することができる。

本発明のさらに別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、搭載されるシステムの状態に応じて、消費電流を動的に変化させる。

本態様によれば、システムの要求に合った消費電流で動作させることにより、無駄な消費電力を使用することを防止することができる。

本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、自己のステージの入力アナログ信号を所定ビット数のデジタル値に変換するアナログデジタル変換回路と、アナログデジタル変換回路の出力をアナログ信号に変換するデジタルアナログ変換回路と、自己のステージの入力アナログ信号から、または自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、１回または繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、搭載されるシステムの状態に応じて、ステージの少なくとも１つに含まれる増幅回路のバイアス電流を動的に変化させる。

本態様によれば、システムの要求に合った消費電流で動作させることにより、パイプライン型やサイクリック型などのアナログデジタル変換器の無駄な消費電力を使用することを防止することができる。

本発明のさらに別の態様は、信号処理システムである。この信号処理システムは、アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、アナログデジタル変換器に含まれる増幅回路の消費電流を動的に変化させる制御部を備える。制御部は、システム状態を検知する信号に基づいて、増幅回路内部で電流源として動作しているトランジスタへのバイアス電圧を動的に変化させる。

本発明のさらに別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、搭載されるシステムの状態に応じて、アナログデジタル変換器に含まれる増幅回路の回路構成を動的に変化させる。「増幅回路」は、差動増幅回路で構成されてもよく、その差動増幅回路のトランジスタの接続形態を動的に変化させてもよい。

本態様によれば、システムの要求に合った増幅回路の回路構成で動作させることにより、無駄な消費電力を使用することを防止することができる。

本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、自己のステージの入力アナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換回路と、アナログデジタル変換回路の出力をアナログ信号に変換するデジタルアナログ変換回路と、自己のステージの入力アナログ信号から、または自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、１回また繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、搭載されるシステムの状態に応じて、ステージの少なくとも１つに含まれる増幅回路の回路構成を変化させる。

本態様によれば、システムの要求に合った増幅回路の回路構成で動作させることにより、パイプライン型やサイクリック型などのアナログデジタル変換器の無駄な消費電力を使用することを防止することができる。

本発明のさらに別の態様は、信号処理システムである。この信号処理システムは、アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、アナログデジタル変換器に含まれる増幅回路の回路構成を動的に変化させる制御部を備える。制御部は、システム状態を検知する信号に基づいて、増幅回路の回路構成を決定する信号を生成する。

本発明のさらに別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、搭載されるシステムの状態に応じて、アナログデジタル変換器に含まれるスイッチトキャパシタ型増幅回路の容量値を動的に変化させる。

本態様によれば、システムの要求に合ったスイッチトキャパシタ型増幅回路の容量値で動作させることにより、無駄な消費電力を使用することを防止することができる。

本発明のさらに別の態様もまた、アナログデジタル変換器である。このアナログデジタル変換器は、自己のステージの入力アナログ信号を所定ビット数のデジタル値に変換するアナログデジタル変換回路と、アナログデジタル変換回路の出力をアナログ信号に変換するデジタルアナログ変換回路と、自己のステージの入力アナログ信号から、または自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、１回または繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、搭載されるシステムの状態に応じて、ステージの少なくとも１つに含まれるスイッチトキャパシタ型増幅回路の容量値を動的に変化させる。

本態様によれば、システムの要求に合ったスイッチトキャパシタ型増幅回路の容量値で動作させることにより、パイプライン型やサイクリック型などのアナログデジタル変換器の無駄な消費電力を使用することを防止することができる。

本発明のさらに別の態様は、信号処理システムである。この信号処理システムは、アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、アナログデジタル変換器に含まれるスイッチトキャパシタ型増幅回路の容量値を動的に変化させる制御部を備える。制御部は、システム状況を検知する信号に基づいて、スイッチトキャパシタ型増幅回路の容量値を決定する信号を生成する。

本態様にれば、アナログデジタル変換器の無駄な消費電力が低減されるため、システム全体の消費電力を低減することができる。

本発明のさらに別の態様は、アナログデジタル変換器である。このアナログデジタル変換器は、アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、搭載されるシステムの状態に応じて、動作周波数を動的に変化させる。

本態様によれば、システムの要求に合った動作周波数で動作させることにより、無駄な消費電力を使用することを防止することができる。

なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装置、システム、プログラム、プログラムを記録した記録媒体などの間で相互に置換したものもまた、本発明の態様として有効である。

本発明によれば、無駄な消費電力を低減することができる。

（第１実施形態）
第１実施形態は、本発明の信号処理システムを画像信号の処理に適用した例である。図１は、一般的な画像信号処理システムの基本的な構成を示す。ＣＣＤ（Charge Coupled Device）１２は、被写体からの光を取り込んで電気信号に変換し、これをワンチップ化された画像処理用のシステムＬＳＩ１０へ入力する。このシステムＬＳＩ１０には、ＣＤＳ（Correlated Double Sampling）１４、可変増幅器１６、ＡＤ変換器２０、ＤＳＰ（Digital Signal Processor）１８が内蔵されている。

ＣＤＳ１４は、ＣＣＤ１２からの各画素信号のうち、画像信号期間をサンプリングしたものと、基準期間をサンプリングしたものとを引き算することによりノイズを除去する。可変増幅器１６は、ＤＳＰ１８からのフィードバック制御により指定される利得にしたがい、ＣＤＳ１４の出力信号を増幅するものである。即ち、ＤＳＰ１８からのフィードバック信号を受けて、所定のレンジに収まるようＣＤＳ１４の出力信号を補償する。具体的に説明すると、ＣＣＤ１２に照射される光量が所定の閾値より少ない即ち暗い画像の場合、光電変換後の電子数が少なく、ＣＣＤ１２の出力信号のフルスケールも狭いので、可変増幅器１６はこの出力信号を高利得で増幅する。

ＡＤ変換器２０は、可変増幅器１６の出力アナログ信号をデジタル信号に変換する。ＡＤ変換器２０は一定の動作周波数で動作し、変換ビット数も一定である。ＤＳＰ１８は、ＡＤ変換器２０の出力デジタル信号に圧縮などの所定のデジタル信号処理を施す。また、ＤＳＰ１８は、ＣＣＤ１２に照射される時間積分された光量に応じて、可変増幅器１６にフィードバック信号を送出して、可変増幅器１６の利得を適応的に制御する。

図２は、第１実施形態における信号処理システムの基本的な構成を示す。上述したように暗い画像の場合、ＣＣＤ１２が変換する電子数は少ない。したがって、可変増幅器１６がいくら高利得で増幅しようと、ＡＤ変換器２０が単位電子レベルより細かいレベルで画像信号を分解しても無駄である。したがって、図１のＡＤ変換器２０のように分解能が固定であると、暗い画像の信号を過剰に分解していることになる。

図２のシステムは、ＡＤ変換器２０の分解能、即ち変換ビット数を動的に可変する構成を図１のシステムに付加した構成である。ＤＳＰ１８は、動的に制御している可変増幅器１６の利得に応じて、ＡＤ変換器２０の変換ビット数を動的に制御する。即ち、可変増幅器１６の利得が高いときは、暗い画像の信号が入力されているときであるから、通常の変換ビット数より少ないビット数に制御する。

図３は、第１実施例におけるＡＤ変換器２０を示す。第１実施例は、非サイクリック型の前段ステージ３０で４ビットを変換し、サイクリック型の後段ステージ５０で２ビットずつ変換し、後段ステージ５０が回転して２回出力または３回出力することにより合計８ビットまたは１０ビットを出力するＡＤ変換器２０の例である。後段ステージ５０の動作周波数は、サンプリング周波数×出力回数となる。例えば、サンプリング周波数が２０［ＭＨｚ］である場合の動作周波数は、２回出力で４０［ＭＨｚ］となり、３回出力で６０［ＭＨｚ］となる。

このＡＤ変換器２０において、まず、前段ステージ３０について説明する。入力アナログ信号Ｖｉｎは、第１増幅回路３２および第１ＡＤ変換回路３４に入力される。第１ＡＤ変換回路３４は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路３４は、入力されるアナログ信号をデジタル値に変換し、上位４ビットを取り出し、エンコーダ７０および第１ＤＡ変換回路３６に出力する。第１ＤＡ変換回路３６は、第１ＡＤ変換回路３４により変換されたデジタル値をアナログ値に変換する。第１増幅回路３２は、入力されたアナログ信号をサンプルし、所定の期間ホールドして第１減算回路３８に出力する。第１増幅回路３２は、アナログ信号を増幅せず、サンプル・ホールド回路として機能している。第１減算回路３８は、第１増幅回路３２の出力から、第１ＤＡ変換回路３６の出力を減算する。

第２増幅回路４０は、第１減算回路３８の出力を２倍に増幅する。第２ＡＤ変換回路５４のコンパレータに供給されるリファレンス電圧を、第１ＡＤ変換回路３４のコンパレータに供給されるリファレンス電圧の１／２に設定することにより、第２増幅回路４０の増幅率が４倍必要だったところを２倍に下げることができる。なお、第１減算回路３８および第２増幅回路４０は、一体型の第１減算増幅回路４２であってもよい。これによれば、回路を簡素化することができる。

次に、後段ステージ５０について説明する。第１スイッチＳＷ１および第２スイッチＳＷ２は、交互にオンオフするスイッチである。第１スイッチＳＷ１がオン、第２スイッチＳＷ２がオフの状態において、前段ステージ３０から第１スイッチＳＷ１を介して入力されるアナログ信号は、第３増幅回路５２および第２ＡＤ変換回路５４に入力される。第２ＡＤ変換回路５４も、フラッシュ型のものであり、その分解能、即ち冗長１ビットを含んだビット数は３ビットである。第２ＡＤ変換回路５４は、入力されるアナログ信号をデジタル値に変換し、エンコーダ７０および第２ＤＡ変換回路５６に出力する。第２ＤＡ変換回路５６は、第２ＡＤ変換回路５４により変換されたデジタル値をアナログ値に変換する。

第３増幅回路５２は、入力されたアナログ信号を２倍に増幅して、第２減算回路５８に出力する。第２減算回路５８は、第３増幅回路５２の出力から第２ＤＡ変換回路５６の出力を減算して、第４増幅回路６０に出力する。第２ＤＡ変換回路５６の出力は、実質２倍に増幅されている。

ここで、第２ＤＡ変換回路５６の出力を２倍に増幅する手法について簡単に説明する。第２ＡＤ変換回路５４および第２ＤＡ変換回路５６には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢが供給されている。第２ＡＤ変換回路５４は、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される基準電圧レンジを利用してリファレンス電圧を生成する。容量アレイ方式のＤＡ変換を行う場合において、第２ＤＡ変換回路５６は、図示しない複数設けられる各々の容量に高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを、第２ＡＤ変換回路５４からの制御により選択的に供給することで、出力電圧を得ている。このように一般的に、第２ＤＡ変換回路５６の基準電圧レンジも、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとを基に生成される。このとき、２倍増幅するには、第２ＡＤ変換回路５４の基準電圧レンジと、第２ＤＡ変換回路５６の基準電圧レンジとの比を１：２に設定すればよい。例えば、第２ＡＤ変換回路５４のリファレンス電圧の入力をシングルで行い、第２ＤＡ変換回路５６の出力を差動で構成すれば、１：２に設定することができる。

第４増幅回路６０は、第２減算回路５８の出力を２倍に増幅する。この段階において、第１スイッチＳＷ１がオフ、第２スイッチＳＷ２がオンの状態に遷移している。第４増幅回路６０において増幅されたアナログ信号は、第２スイッチＳＷ２を介して第３増幅回路５２および第２ＡＤ変換回路５４へフィードバックされる。以下、上記の処理が繰り返さる。ここで、第２ＡＤ変換回路５４から冗長ビットを除いて２ビット分のデジタル値を、回転して２回出力した場合、後段ステージ５０で４ビット出力することになり、３回出力した場合、６ビット出力することになる。したがって、前段ステージ３０および後段ステージ５０合計で８ビットまたは１０ビットのデジタル値を出力することになる。

エンコーダ７０は、前段ステージ３０の第１ＡＤ変換回路３４の出力デジタル値と、後段ステージ５０の第２ＡＤ変換回路５４の出力デジタル値を受け、冗長ビットを分離して、８ビットまたは１０ビットのデジタル値に組み立てる。エラー訂正回路７２は、冗長ビットを判定してエラー訂正を行う。

図４は、図３のＡＤ変換器２０において１０ビットを変換する場合の動作過程を示すタイムチャートである。以下、図の上位から順に説明する。３つの信号波形は、第１クロック信号ＣＬＫ１、第２クロック信号ＣＬＫ２およびスイッチ信号ＣＬＫＳＷを示す。これらは、システムの図示しないタイミングジェネレータにより生成される基本クロックに対して、図示しない分周器や逓倍器により種々の周波数のクロック信号を生成している。

第１クロック信号ＣＬＫ１は、第１増幅回路３２、第２増幅回路４０、第１ＡＤ変換回路３４および第１ＤＡ変換回路３６の動作を制御する。第２クロック信号ＣＬＫ２は、第３増幅回路５２、第４増幅回路６０、第２ＡＤ変換回路５４および第２ＤＡ変換回路５６の動作を制御する。スイッチ信号ＣＬＫＳＷは、第１スイッチＳＷ１および第２スイッチＳＷ２のオンオフ制御を行う。

第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の３倍である。第１クロック信号ＣＬＫ１は、第２クロック信号ＣＬＫ２を基本に分周器を用いて分周されて生成されてもよい。また、第２クロック信号ＣＬＫ２は、第１クロック信号ＣＬＫ１を基本にＰＬＬ等を用いて逓倍して生成してもよい。第２クロック信号ＣＬＫ２の周波数は第１クロック信号ＣＬＫ１の周波数の３倍であるため、後段ステージ５０による変換処理速度も前段ステージ３０による変換処理速度の３倍である。より上位ビットでの変換処理における減算や増幅等のアナログ処理の精度は全体の変換精度に大きく影響するため、これを担当する前段ステージ３０ほど高い精度が要求される。したがって、本ＡＤ変換器２０の構成において、前段ステージ３０ほどには処理精度が要求されない後段ステージ５０は、前段ステージ３０の処理速度より、その変換処理速度を速めることが可能である。

第１増幅回路３２および第１ＡＤ変換回路３４は、第１クロック信号ＣＬＫ１の立ち上がりエッジで、入力アナログ信号Ｖｉｎをサンプルする。第１増幅回路３２は、第１クロック信号ＣＬＫ１がＨｉのときにサンプルしたアナログ信号をホールドし、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第２増幅回路４０は、第１クロック信号ＣＬＫ１の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を増幅して、第３増幅回路５２および第２ＡＤ変換回路５４に出力し、第１クロック信号ＣＬＫ１がＨｉのときにオートゼロ動作をする。また、第２増幅回路４０の代わりに第１減算増幅回路４２を用いた場合は、第１クロック信号ＣＬＫ１がＬｏのときにサンプルしたアナログ信号を減算増幅する。第１ＡＤ変換回路３４は、第１クロック信号ＣＬＫ１がＨｉのときに変換動作をしてデジタル値Ｄ９〜Ｄ６を出力し、第１クロック信号ＣＬＫ１がＬｏのときにオートゼロ動作をする。第１ＤＡ変換回路３６は、第１クロック信号ＣＬＫ１がＬｏのときに変換確定データを保持し、第１クロック信号ＣＬＫ１がＨｉのときは不定状態となる。

第１スイッチＳＷ１は、スイッチ信号ＣＬＫＳＷがＨｉのときにオンされ、スイッチ信号ＣＬＫＳＷがＬｏのときにオフされる。第２スイッチＳＷ２は、スイッチ信号ＣＬＫＳＷがＬｏのときにオンされ、スイッチ信号ＣＬＫＳＷがＨｉのときにオフされる。

第３増幅回路５２および第２ＡＤ変換回路５４は、第２クロック信号ＣＬＫ２の立ち上がりエッジで、入力されるアナログ信号をサンプルする。第３増幅回路５２は、第２クロック信号ＣＬＫ２がＨｉのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＡＤ変換回路５４が最下位ビットＤ１〜Ｄ０を変換する期間は、増幅しない。第４増幅回路６０は、第２クロック信号ＣＬＫ２の立ち下がりエッジで、入力されるアナログ信号をサンプルする。第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を増幅し、第２クロック信号ＣＬＫ２がＨｉのときにオートゼロ動作をする。第４増幅回路６０の代わりに第２減算増幅回路６２を用いた場合は、第２クロック信号ＣＬＫ２がＬｏのときにサンプルしたアナログ信号を減算増幅する。第２ＡＤ変換回路５４がＤ１〜Ｄ０を変換後の次の半クロック期間は、増幅を行わない。

第２ＡＤ変換回路５４は、第２クロック信号ＣＬＫ２がＨｉのときに変換動作をして冗長ビット分を含んで３ビットを出力し、第２クロック信号ＣＬＫ２がＬｏのときにオートゼロ動作をする。第２ＤＡ変換回路５６は、第２クロック信号ＣＬＫ２がＬｏのときに変換確定データを保持し、第２クロック信号ＣＬＫ２がＨｉのときは不定状態となる。第２ＡＤ変換回路５４の出力がＤ１〜Ｄ０のときは変換動作を行わない。

第１増幅回路３２、第２増幅回路４０、第３増幅回路５２、第４増幅回路６０、第１ＡＤ変換回路３４および第２ＡＤ変換回路５４のオートゼロ期間は、入力される信号をサンプル中の状態である。図のように、第２ＡＤ変換回路５４がＤ５〜Ｄ４およびＤ３〜Ｄ２を変換処理する間、第１ＡＤ変換回路３４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、１０ビットのデジタル値を出力することができる。

図５は、図３のＡＤ変換器２０において８ビットを変換する場合の動作過程を示すタイムチャートである。第２クロック信号ＣＬＫ２の周波数は、第１クロック信号ＣＬＫ１の周波数の２倍である。第２クロック信号ＣＬＫ２の周波数は、１０ビットを変換する場合の２／３に変更される。１０ビットを変換する場合の第１クロック信号ＣＬＫ１および第２クロック信号ＣＬＫ２の周波数は、図示しない分周器や逓倍器により生成することができる。

各構成素子の動作は、図４の説明と基本的に同様である。異なる点は、第２ＡＤ変換回路５４が３回に分けて下位６ビットＤ５〜４、Ｄ３〜２、Ｄ１〜Ｄ０を変換するのではなく、２回に分けて下位４ビットＤ３〜Ｄ２、Ｄ１〜Ｄ０を変換する点である。図のように、第２ＡＤ変換回路５４がＤ３〜Ｄ２を変換処理する間、第１ＡＤ変換回路３４は次に入力された入力アナログ信号Ｖｉｎを同時に変換処理する。こうしたパイプライン処理により、ＡＤ変換器全体としては第１クロック信号ＣＬＫ１を基準として１周期に１回、８ビットのデジタル値を出力することができる。このように図４に示した１０ビットの分解能で変換する場合の動作過程と、図５に示した８ビットの分解能で変換する場合の動作過程とを比較すると、８ビットの分解能で変換する場合のほうが、第２クロック信号ＣＬＫ２の周波数を低くすることが分かる。したがって、８ビットの分解能で変換する場合のほうが消費電力が小さくなる。さらに、クロック周波数に応じて、意図的に増幅回路のバイアス電流を変更し、消費電力を下げてもよい。

図６は、第２実施例におけるＡＤ変換器２０を示す。第２実施例は、第１ステージ８０で４ビットを変換し、第２ステージ１００、第３ステージ１２０および第４ステージ１４０で２ビットずつを変換する４ステージからなるパイプライン型のＡＤ変換器２０の例である。

入力アナログ信号Ｖｉｎは、第１増幅回路８２および第１ＡＤ変換回路８４に入力される。第１増幅回路８２および第１ＡＤ変換回路８４は、入力される信号を同じタイミングでサンプルする。第１ＡＤ変換回路８４は、フラッシュ型のものであり、その分解能、即ち変換ビット数は４ビットである。第１ＡＤ変換回路８４は、サンプルした信号をデジタル値に変換し、上位４ビットをエンコーダ１５０および第１ＤＡ変換回路８６に出力する。第１ＤＡ変換回路８６は、第１ＡＤ変換回路８４により変換されたデジタル値をアナログ値に変換する。

第１増幅回路８２は、サンプルした信号を所定の期間ホールドし、第１減算回路８８に出力する。第１増幅回路８２は、サンプルした信号を増幅せず、サンプル・ホールド回路として機能している。第１減算回路８８は、第１増幅回路８２の出力アナログ信号から第１ＤＡ変換回路８６の出力アナログ信号を減算する。第２増幅回路９０は、第１減算回路８８の出力アナログ信号を２倍に増幅する。なお、第１減算回路８８および第２増幅回路９０の代わりに、一体型の第１減算増幅回路９２を用いてもよい。これによれば、回路面積を縮小化することができる。

第２増幅回路９０の出力アナログ信号は、第３増幅回路１０２および第２ＡＤ変換回路１０４に入力される。第３増幅回路１０２と第２ＡＤ変換回路１０４とは、同じタイミングでサンプルする。第３増幅回路１０２は、サンプルした信号を２倍に増幅して、第２減算回路１０８に出力する。第２ＡＤ変換回路１０４は、サンプルした信号をデジタル値に変換し、上位から５，６ビットをエンコーダ１５０および第２ＤＡ変換回路１０６に出力する。

第２ステージ１００の変換ビット数は２ビットであるため、本来、第１ステージ８０の出力が実質４（２の２乗）倍に増幅されていなければならない。第１ステージ８０においては第２増幅回路９０により、２倍に増幅している。それに加えて、第２ＡＤ変換回路１０４内のコンパレータのリファレンス電圧を、第１ＡＤ変換回路８４の１／２に設定すれば、上記実質４倍を実現することができる。

第２ＤＡ変換回路１０６は、第２ＡＤ変換回路１０４により変換されたデジタル値をアナログ値に変換する。この際、第２ＡＤ変換回路１０４の出力を２倍に増幅しながら、アナログ信号に変換する。第２減算回路１０８は、第３増幅回路１０２の出力アナログ信号から第２ＤＡ変換回路１０６の出力アナログ信号を減算する。第４増幅回路１１０は、第２減算回路１０８の出力アナログ信号を２倍に増幅する。なお、第２減算回路１０８および第４増幅回路１１０の代わりに、一体型の第２減算増幅回路１１２を用いてもよい。これによれば、回路面積を縮小化することができる。

第４増幅回路１１０の出力アナログ信号は、第５増幅回路１２２および第３ＡＤ変換回路１２４に入力される。第５増幅回路１２２と第３ＡＤ変換回路１２４とは、同じタイミングでサンプルする。第５増幅回路１２２は、サンプルした信号を２倍に増幅して、第３減算回路１２８に出力する。第３ＡＤ変換回路１２４は、サンプルしたアナログ信号をデジタル値に変換し、上位から７，８ビットをエンコーダ１５０および第３ＤＡ変換回路１２６に出力する。

第３ＤＡ変換回路１２６は、第３ＡＤ変換回路１２４により変換されたデジタル値をアナログ値に変換する。この際、第３ＡＤ変換回路１２４の出力を２倍に増幅しながら、アナログ信号に変換する。第３減算回路１２８は、第５増幅回路１２２の出力アナログ信号から第３ＤＡ変換回路１２６の出力アナログ信号を減算する。第６増幅回路１３０は、第３減算回路１２８の出力アナログ信号を２倍に増幅する。なお、第３減算回路１２８および第６増幅回路１３０の代わりに、一体型の第３減算増幅回路１３２を用いてもよい。

第６増幅回路１３０の出力アナログ信号は、第４ＡＤ変換回路１４２に入力される。第４ＡＤ変換回路５９は、入力されるアナログ信号をサンプルし、デジタル値に変換し、上位から９，１０ビットをエンコーダ１５０に出力する。

エンコーダ１５０は、第１ステージ８０の第１ＡＤ変換回路８４の出力デジタル値、第２ステージ１００の第２ＡＤ変換回路１０４の出力デジタル値、第３ステージ１２０の第３ＡＤ変換回路１２４の出力デジタル値、および第４ステージ１４０の第４ＡＤ変換回路１４２の出力デジタル値を受け、冗長ビットを分離して、８ビットまたは１０ビットのデジタル値に組み立てる。なお、第４ステージ１４０の第４ＡＤ変換回路１４２から出力デジタル値が出力されない場合、８ビットの出力デジタル値となる。エラー訂正回路１５２は、冗長ビットを判定してエラー訂正を行う。

このように、本例のＡＤ変換器２０は、１０ビットの分解能で変換する場合、すべてのステージをアクティブにしておくことにより実現することができる。これに対し、８ビットの分解能で変換する場合、第４ステージ１４０を休止させることにより実現することができる。なお、８ビットの分解能で変換する場合、第４ステージの電源供給を止めるだけでなく、第３ステージ１２０の第５増幅回路１２２および第６増幅回路１３０の電源供給も止めることができる。よって、８ビットの分解能で変換する場合のほうが、消費電力が小さくなる。

図７は、第１実施形態における信号処理システムの動作を示すフローチャートである。ＤＳＰ１８には、ＡＤ変換器２０からデジタル化された画像データが入力される（Ｓ１０）。ＤＳＰ１８は、当該画像データからＣＣＤ１２に照射される光量を時間積分して算出する（Ｓ１２）。その光量が所定の閾値以下であるか否かを判定する（Ｓ１４）。所定の閾値以下であれば（Ｓ１４のＹ）、ＡＤ変換器２０に８ビットモードで動作させるための制御信号を出力する。ＡＤ変換器２０は、この制御により、図５に示したような８ビットの分解能でデジタル値に変換する（Ｓ１６）。

所定の閾値以下でなければ（Ｓ１４のＮ）、ＡＤ変換器２０に１０ビットモードで動作させるための制御信号を出力する。ＡＤ変換器２０は、この制御により、図４に示したような１０ビットの分解能でデジタル値に変換する（Ｓ１８）。ここで、所定の閾値は、電子数の観点から設定され、１０ビットの分解能でアナログ信号を分解することが無駄となる値に設定すればよい。なお、最適値は、実測やシミュレーションにより求めるとよい。以下、上記処理を画像データの入力がなくなるまで（Ｓ２０のＹ）、適応的に行う。本実施形態に限らず、ＤＳＰからのプログラム処理に従った利得制御信号に連動して、ＡＤ変換器のビット数を制御してもよい。

（第２実施形態）
第２実施形態は、本発明の信号処理システムを通信システムに適用した例である。図８は、第２実施形態における信号処理システムの基本的な構成を示す。ここでは、地上波デジタルＴＶ信号を受信するシステムを例に挙げる。アンテナ１６０は、ＵＨＦ帯のＲＦ(Radio Frequency：無線周波数)信号を受信し、チューナＩＣ１７０に出力する。チューナＩＣ１７０は、図示しないミキサを備え、ダイレクトコンバージョン方式でＲＦ信号を直接ベースバンド信号に変換する。チューナＩＣ１７０には、可変増幅器１７２が搭載されており、ＤＳＰ１８２からのフィードバック制御により指定される利得にしたがい、ベースバンド信号を増幅する。復調用のシステムＬＳＩ１８０は、ＡＤ変換器２０およびＤＳＰ１８２を備える。上記ベースバンド信号は、ＡＤ変換器２０に入力される。ＡＤ変換器２０は、８または１０ビットの分解能でデジタル値に変換し、ＤＳＰ１８２に出力する。ＤＳＰ１８２は、主に復調処理、可変増幅器１７２の利得制御、および後述するＡＤ変換器２０のモード切替処理を行う。

ダイレクトコンバージョン方式を採用した場合、直接ベースバンドに変換するため、ＡＤ変換器２０の前段でＤＣオフセット成分を容量等でカットすることが困難である。そのため、ＡＤ変換器２０は、オフセット変動を考慮して冗長ビットを設定している。例えば、受信信号を８ビットの分解能でデジタル値に変換するシステムにおいて、冗長ビットを予め２ビット設定し１０ビット分のレンジを用意する。この場合、ＤＳＰ１８２は、ＤＣオフセット成分を測定して、ＡＤ変換器２０の出力から不要なオフセット成分をカットする。

図９は、第２実施形態における信号処理システムの動作を示すフローチャートである。ＤＳＰ１８２は、１０ビットモードで動作しているＡＤ変換器２０の出力信号からＤＣオフセットを測定して、ＡＤ変換器２０の必要レンジを測定する（Ｓ３０）。このオフセット測定の期間は、ＡＤ変換器２０を１０ビットモードで動作させるよう制御する。次に、ＤＳＰ１８２は、オフセットを確定すると（Ｓ３２）、このオフセットを持つ受信信号がＡＤ変換器２０の８ビット変換用レンジに収まるよう当該レンジを調整する（Ｓ３４）。そして、８ビットモードで動作させるための制御信号をＡＤ変換器２０に出力し、ＡＤ変換器２０は、通常モードである８ビットモードに遷移する（Ｓ３６）。ＤＳＰ１８２は、オフセット測定を初期に行うが、受信環境の変化等を考慮し、以後、所定の期間ごとにオフセット測定を行ってもよい。その場合、オフセット測定期間中、ＡＤ変換器２０は１０ビットモードで動作する。

図１０は、ＡＤ変換器２０のレンジ調整の一例を示す。図１０中３つのレンジａ〜レンジｃは、それぞれ８ビット変換用レンジである。その４倍の大きさのレンジｄは、オフセット測定用の１０ビット変換用レンジである。ＤＳＰ１８２は、オフセット測定用レンジの出力信号からオフセット成分を測定し、その結果に応じて、上記３つのレンジａ〜レンジｃから適応するレンジを選択する。ＡＤ変換器２０は、レンジが選択されると通常モードである８ビット変換モードで動作する。

ここで、ＡＤ変換器２０のレンジを調整する手法について説明する。ＤＳＰ１８２は、図３に示した第１ＡＤ変換回路３４および第２ＡＤ変換回路５４の基準電圧レンジを可変制御する。具体的には、８ビットモードの場合の当該基準電圧レンジを、１０ビットモードの場合のそれと比較して１／４になるように制御する。例えば、当該基準電圧レンジを生成するための高電位側基準電圧ＶＲＴを降圧する等の制御を行えばよい。より具体的には、例えば、基準電圧レンジを生成するために内蔵された抵抗列を、スイッチを使用して高電位側基準電圧ＶＲＴ、低電位側基準電圧ＶＲＢを変更してもよい。

このように第２実施形態によれば、オフセット測定の際にＡＤ変換器２０の変換ビット数に冗長ビットを含め、オフセット調整後に冗長ビットを除いた変換ビット数で動作させることにより、ＡＤ変換器の消費電力を低減することができる。

以上の説明では、信号処理システムの状態に応じて、変換ビット数が動的に変化するＡＤ変換器２０について述べた。以下、信号処理システムの状態に応じて、それ以外の回路定数および回路構成の少なくとも一方が動的に変化するＡＤ変換器２０について説明する。

まず、消費電流が動的に変化する機能を実現するＡＤ変換器２０について説明する。図１１は、第３実施例におけるＡＤ変換器２０を示す。第３実施例におけるＡＤ変換器２０の構成および動作は、図３に示した第１実施例におけるＡＤ変換器２０と基本的に同様である。なお、変換ビット数を動的に変化させる構成は、以下の説明では本質的でなく、搭載されていても、されていなくてもよい。

第３実施例におけるＡＤ変換器２０は、第１実施例の構成にバイアス電圧制御回路７４が追加された構成である。バイアス電圧制御回路７４は、第１増幅回路３２、第２増幅回路４０、第３増幅回路５２および第４増幅回路６０に供給するバイアス電圧を、所定のシステム状態検知信号に応じて変化させる。所定のシステム状態検知信号とは、システムの状態を検知した信号であり、例えば、システムがどの程度の精度の信号処理を要求しているかを示す信号である。バイアス電圧制御回路７４は、所定のシステム状態検知信号を受けた結果、例えば、システムの要求精度が低い場合、これら増幅回路３２、４２、５２、６０の少なくとも１つのバイアス電流を低下させるべく、それに供給するバイアス電圧を低下させる。システムの要求精度が低い場合、出力値が十分にセトリングする必要がないため、バイアス電流を下げて、消費電力を下げることが可能である。

図１２は、第４実施例におけるＡＤ変換器２０を示す。第４実施例におけるＡＤ変換器２０の構成および動作は、図６に示した第２実施例におけるＡＤ変換器２０と基本的に同様である。第４実施例におけるＡＤ変換器２０も、第２実施例の構成にバイアス電圧制御回路１５４が追加された構成である。バイアス電圧制御回路１５４は、第１増幅回路８２、第２増幅回路９０、第３増幅回路１０２、第４増幅回路１１０、第５増幅回路１２２および第６増幅回路１３０に供給するバイアス電圧を、所定のシステム状態検知信号に応じて変化させる。

図１３は、増幅回路のバイアス電流を可変にする回路構成の第１例を示す。この回路構成は、オペアンプ１９０と、オペアンプ１９０の定電流源にバイアス電圧を供給するためのバイアス電圧生成回路を含む。なお、当該バイアス電圧生成回路は、上記バイアス電圧制御回路７４、１５４の一部分を構成する。

オペアンプ１９０は、１対のＰチャネル型ＭＯＳ（Metal-Oxide Semiconductor）電界効果トランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）Ｍ２、Ｍ４、１対のＮチャネル型ＭＯＳ電界効果トランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）Ｍ６、Ｍ８、および１対のＮＭＯＳトランジスタＭ１０、Ｍ１２を備える。

１対のＰＭＯＳトランジスタＭ２、Ｍ４は、ドレイン電極に電源電圧Ｖｄｄが与えられ、ゲート電極に所定のバイアス電圧が与えられる。これらは、カレントミラー回路を構成しており、両方のソース電極に等しいドレイン電流が流れる。１対のＮＭＯＳトランジスタＭ６、Ｍ８は、ドレイン電極が上記カレントミラー回路に接続され、ソース電極が定電流源に接続される。ゲート電極には差動入力ＩＮ１、ＩＮ２が与えられる。そして、ＰＭＯＳトランジスタＭ４とＮＭＯＳトランジスタＭ８との接続点から出力ＯＵＴを得ている。１対のＮＭＯＳトランジスタＭ１０、Ｍ１２は、定電流源を構成する。１対のＮＭＯＳトランジスタＭ１０、Ｍ１２の共通ゲート電極には、上記バイアス電圧生成回路からバイアス電圧が与えられる。

バイアス電圧生成回路は、電源電圧Ｖｄｄとグラウンド電位との間にＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の直列回路を備える。そして、ＮＭＯＳトランジスタＭ１６のドレイン電極とゲート電極とを接続する。ＰＭＯＳトランジスタＭ１４は、定電流源として機能する。ＰＭＯＳトランジスタＭ１４のゲート電極には、定電流源として動作するように制御された電圧が印加される。ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の接続点の電圧を、オペアンプ１９０の定電流源として機能する１対のＮＭＯＳトランジスタＭ１０、Ｍ１２のゲート電極にバイアス電圧として供給する。

この基本構成に以下の構成が付加される。上記ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の接続点とグラウンド電位との間に、ＮＭＯＳトランジスタＭ２４と並列に、所定数のＮＭＯＳトランジスタＭ２４、Ｍ３４を付加する。それぞれのＮＭＯＳトランジスタＭ２４を制御するため、当該接続点とグラウンド電位との間に、プッシュプル回路として機能する２つのＮＭＯＳトランジスタＭ２０、Ｍ２２の直列回路をそれぞれ設ける。この２つのＮＭＯＳトランジスタＭ２０、Ｍ２２の接続点とＮＭＯＳトランジスタＭ２４のゲート電極とを接続する。

この３つのＮＭＯＳトランジスタＭ２０、Ｍ２２、Ｍ２４で１ブロックを構成する。このブロックは所定数設けられる。図１３の例では２つ設けている。プッシュプル回路として機能する２つのＮＭＯＳトランジスタＭ２０、Ｍ２２のゲート電極には、それぞれバイアス制御信号ＣＯＮＴ１およびその反転信号が入力される。

並列に接続されたＮＭＯＳトランジスタＭ１６および複数のＮＭＯＳトランジスタＭ２４、Ｍ３４は、飽和領域で動作し、ＰＭＯＳトランジスタＭ１４から一定電流がドレイン端子に入力される。バイアス電圧制御回路７４、１５４の図示しない制御部分は、各ブロックにそれぞれ供給する上記バイアス制御信号ＣＯＮＴ１、ＣＯＮＴ２により、所定数のＮＭＯＳトランジスタＭ２４、Ｍ３４のうち、ゲート端子とドレイン端子を接続して有効にする数を制御する。これにより、上記ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の接続点の電圧を動的に変化させる。この電圧は、ＡＤ変換器２０に含まれる増幅回路内部で定電流源として動作するＮＭＯＳトランジスタＭ１０、Ｍ１２の共通ゲート電極にバイアス電圧として印加されるため、その増幅回路のバイアス電流を動的に変化させることができる。

図１４は、増幅回路のバイアス電流を可変にする回路構成の第２例を示す。この回路構成は、オペアンプ１９０ならびにそれにバイアス電圧を供給するためのＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の直列回路について第１例と同様である。ＰＭＯＳトランジスタＭ１４と並列に、ドレイン電極が電源電圧Ｖｄｄに接続された所定数のＰＭＯＳトランジスタＭ４４、Ｍ５４が設けられる。この所定数のＰＭＯＳトランジスタＭ４４、Ｍ５４も定電流源として機能する。

それぞれのＰＭＯＳトランジスタＭ４４を制御するため、電源電圧ＶＤＤとＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の接続点との間に、プッシュプル回路として機能する２つのＮＭＯＳトランジスタＭ４０、Ｍ４２の直列回路をそれぞれ設ける。この２つのＮＭＯＳトランジスタＭ４０、Ｍ４２の接続点とＰＭＯＳトランジスタＭ４４のゲート電極を接続する。

ＰＭＯＳトランジスタＭ４４および２つのＮＭＯＳトランジスタＭ４０、Ｍ４２の計３個トランジスタで１ブロックを構成する。このブロックは所定数設けられる。プッシュプル回路として機能する２つのＮＭＯＳトランジスタＭ４０、Ｍ４２のゲート電極には、それぞれバイアス制御信号ＣＯＮＴ１およびその反転信号が入力される。

バイアス電圧制御回路７４、１５４の図示しない制御部分は、各ブロックにそれぞれ供給する上記バイアス制御信号ＣＯＮＴ１、ＣＯＮＴ２により、所定数のＰＭＯＳトランジスタＭ４４、Ｍ５４のうち、本バイアス電圧生成回路の基準となる定電流源として動作する数を制御する。これにより、上記ＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の接続点の電圧を動的に変化させる。よって、ＡＤ変換器２０に含まれる増幅回路のバイアス電流を可変にすることができる。

図１５は、増幅回路のバイアス電流を可変にする回路構成の第３例を示す。この回路構成は、オペアンプ１９０ならびにそれにバイアス電圧を供給するためのＰＭＯＳトランジスタＭ１４およびＮＭＯＳトランジスタＭ１６の直列回路について基本的に第１例と同様である。第３例は、オペアンプ１９０の定電流源として動作するＮＭＯＳトランジスタＭ１２、１４のゲート電極に印加されるバイアス電圧は変化しないが、オペアンプ１９０内の定電流源の数を可変にする構成を持つ。

オペアンプ１９０の差動入力ＩＮ１、ＩＮ２が与えられる１対のＮＭＯＳトランジスタＭ６、Ｍ８の共通ソースと、グラウンド電位との間に所定数の定電流源を設ける。定電流源は、ＮＭＯＳトランジスタＭ６０で構成することができる。このＮＭＯＳトランジスタＭ６０を制御するため、そのゲート電極と上記バイアス電圧をオンオフするためのスイッチＳＷ４と、そのゲート電極とグラウンド電位とをオンオフするためのスイッチＳＷ４を設ける。この１対のスイッチＳＷ４、ＳＷ６をバイアス制御信号ＣＯＮＴ１およびその反転信号でそれぞれオンオフ制御することにより、いずれかのスイッチＳＷ４、ＳＷ６をオンする。このＮＭＯＳトランジスタＭ６０、および１対のスイッチＳＷ４、ＳＷ６を１ブロックとして所定数のブロック設ける。

バイアス電圧制御回路７４、１５４の図示しない制御部分は、各ブロックにそれぞれ供給する上記バイアス制御信号ＣＯＮＴ１、ＣＯＮＴ２により、所定数の定電流源として機能するＮＭＯＳトランジスタＭ６０の数を制御する。これにより、オペアンプ１９０を構成する差動増幅回路の定電流源の値を動的に変化させる。よって、ＡＤ変換器２０に含まれる増幅回路のバイアス電流を可変にすることができる。

次に、増幅回路の回路構成を動的に変化させる機能を実現するＡＤ変換器２０について説明する。図１６は、第５実施例におけるＡＤ変換器２０を示す。第５実施例におけるＡＤ変換器２０の構成および動作は、図３に示した第１実施例におけるＡＤ変換器２０と基本的に同様である。

第５実施例におけるＡＤ変換器２０は、第１実施例の構成にアンプ構成制御信号生成回路７６が追加された構成である。アンプ構成制御信号生成回路７６は、第１増幅回路３２、第２増幅回路４０、第３増幅回路５２および第４増幅回路６０の少なくとも１つに、所定のシステム状態検知信号に応じて、アンプ構成制御信号を出力する。アンプ構成制御信号は、増幅回路の回路構成を変化させるための信号である。この回路構成の変化例は後述する。

図１７は、第６実施例におけるＡＤ変換器２０を示す。第６実施例におけるＡＤ変換器２０の構成および動作は、図６に示した第２実施例におけるＡＤ変換器２０と基本的に同様である。第６実施例におけるＡＤ変換器２０も、第２実施例の構成にアンプ構成制御信号生成回路１５６が追加された構成である。アンプ構成制御信号生成回路１５６は、第１増幅回路８２、第２増幅回路９０、第３増幅回路１０２、第４増幅回路１１０、第５増幅回路１２２および第６増幅回路１３０の少なくとも１つに、所定のシステム状態検知信号に応じて、アンプ構成制御信号を出力する。

図１８は、増幅回路の回路構成を可変にする例を示す。この例は、完全差動方式の差動増幅回路を採用した例である。図１８（ａ）は、折り返しカスコード型の差動増幅回路の構成を示し、図１８（ｂ）は、通常の差動増幅回路の構成を示す。まず、図１８（ｂ）に示す共通の回路構成を説明する。当該差動増幅回路は、１対のＰＭＯＳトランジスタＭ７０、Ｍ７２、１対のＮＭＯＳトランジスタＭ７４、Ｍ７６、および定電流源２０２を備える。

１対のＰＭＯＳトランジスタＭ７０、Ｍ７２は、ドレイン電極に電源電圧Ｖｄｄが与えられ、ゲート電極に所定のバイアス電圧ＶＢ４が与えられる。１対のＮＭＯＳトランジスタＭ７４、Ｍ７６は、ドレイン電極が上記１対のＰＭＯＳトランジスタＭ７０、Ｍ７２のソース電極に接続され、ソース電極が定電流源２０２に接続される。ゲート電極には差動入力ＩＮ１、ＩＮ２が与えられる。そして、１対のＰＭＯＳトランジスタＭ７０、Ｍ７２と、１対のＮＭＯＳトランジスタＭ７４、Ｍ７６との接続点から差動出力ＯＵＴ１、ＯＵＴ２を得る。

次に、図１８（ａ）に示す折り返しカスコードが付加された回路構成について説明する。上記接続点のそれぞれに、ＰＭＯＳトランジスタＭ８０、Ｍ８２、ＮＭＯＳトランジスタＭ８４、Ｍ８６、およびＮＭＯＳトランジスタＭ８８、Ｍ９０の３つのトランジスタがカスコード接続される。１対のＰＭＯＳトランジスタＭ８０、Ｍ８２のゲート電極には、所定のバイアス電圧ＶＢ３が印加され、１対のＮＭＯＳトランジスタＭ８４、Ｍ８６および１対のＮＭＯＳトランジスタＭ８８、Ｍ９０にもそれぞれ所定のバイアス電圧ＶＢ２、ＶＢ１が印加される。そして、１対のＰＭＯＳトランジスタＭ８０、Ｍ８２のソース電極と、１対のＮＭＯＳトランジスタＭ８４、Ｍ９６のドレイン電極の接続点から差動出力ＯＵＴ１、ＯＵＴ２を得る。

アンプ構成制御信号生成回路７６、１５６の図示しない制御部分は、１対のＰＭＯＳトランジスタＭ８０、Ｍ８２のゲート電極に印加するバイアス電圧ＶＢ３を制御することにより、通常の差動増幅回路の構成と折り返しカスコード型の差動増幅回路の構成とを切り替える。具体的には、１対のＰＭＯＳトランジスタＭ８０、Ｍ８２のゲート電極を電源電圧ＶＤＤレベルまで引き上げるとことにより、通常の差動増幅回路として動作させることができる。

また、この他に差動増幅回路に駆動回路を付加した２段アンプやテレスコピック型アンプなど様々なアンプがあるが、これらは、切替スイッチを付加することで回路構成を容易に切り替えることができるのは明らかである。

このように増幅回路の回路構成を動的に切り替えることにより、以下のような使用方法が可能となる。例えば、システムの要求精度が高い場合には、増幅回路のＤＣゲイン値が高くなければならないため、折り返しカスコード型の差動増幅回路を使用する。ただし、折り返しカスコード型差動増幅回路は、動作周波数に対して電流効率が低いという面もある。システムの状況に応じて精度が低くてもよい場合があれば、折り返しカスコード型差動増幅回路ではなく通常の差動増幅回路を使用したほうが電流効率がよいため、より少ない消費電流で動作させることが可能である。したがって、システムの要求に応じて、ＡＤ変換器２０に含まれる増幅回路の回路構成を変化させて増幅回路の消費電流を調整することにより、固定した回路構成の場合より、消費電流を低減することができる。

次に、増幅回路の容量値を動的に変化させる機能を実現するＡＤ変換器２０について説明する。図１９は、第７実施例におけるＡＤ変換器２０を示す。第７実施例におけるＡＤ変換器２０の構成および動作は、図３に示した第１実施例におけるＡＤ変換器２０と基本的に同様である。

第７実施例におけるＡＤ変換器２０は、第１実施例の構成に容量値制御信号生成回路７８が追加された構成である。容量値制御信号生成回路７８は、第１増幅回路３２、第２増幅回路４０、第３増幅回路５２および第４増幅回路６０の少なくとも１つに、所定のシステム状態検知信号に応じて、容量値制御信号を出力する。容量値制御信号は、増幅回路の容量値を変化させるための信号である。これを実現する回路構成の例は後述する。

図２０は、第８実施例におけるＡＤ変換器２０を示す。第８実施例におけるＡＤ変換器２０の構成および動作は、図８に示した第２実施例におけるＡＤ変換器２０と基本的に同様である。第８実施例におけるＡＤ変換器２０も、第２実施例の構成に容量値制御信号生成回路１５８が追加された構成である。容量値制御信号生成回路１５８は、第１増幅回路８２、第２増幅回路９０、第３増幅回路１０２、第４増幅回路１１０、第５増幅回路１２２および第６増幅回路１３０の少なくとも１つに、所定のシステム状態検知信号に応じて、容量値制御信号を出力する。

図２１は、増幅回路の容量値を可変にする例を示す。この例は、スイッチトキャパシタ型増幅回路を採用した例である。オペアンプ１９０の反転入力端子には、入力用容量Ｃ１２が接続されており、入力電圧Ｖｉｎが入力される。オペアンプ１９０の反転入力端子と、増幅回路全体の入力端子との間に、入力用容量Ｃ１２と並列に所定数の入力用容量Ｃ１４、Ｃ１６が設けられる。これらは、それぞれスイッチＳＷ１２、ＳＷ１４およびスイッチＳＷ１６およびＳＷ１８により、合成容量を形成するか否かが制御される。これらのスイッチＳＷ１２、ＳＷ１４、ＳＷ１６、ＳＷ１８は、所定の制御信号によりオンオフ制御される。

オペアンプ１９０の非反転入力端子は、グラウンド電位との間に接続されている。オペアンプ１９０の出力端子と反転入力端子とは、帰還用容量Ｃ２２を介して接続されている。また、帰還用容量Ｃ２２と並列に所定数の帰還用容量Ｃ２４、Ｃ２６が設けられる。これらは、それぞれスイッチＳＷ２２、ＳＷ２４およびスイッチＳＷ２６およびＳＷ２８により、合成容量を形成するか否かが制御される。これらのスイッチＳＷ２２、ＳＷ２４、ＳＷ２６、ＳＷ２８も、所定の制御信号によりオンオフ制御される。このスイッチトキャパシタ型増幅回路は、入力容量値と帰還容量値との比によって、入力電圧Ｖｉｎを増幅することができる。

容量値制御信号生成回路７８、１５８の図示しない制御部分は、上記スイッチ群を制御して、接続する容量数を変化させて入力容量値および帰還容量値の少なくとも一方を変化させる。

システムの要求精度が高い場合には、増幅回路で発生するサンプリングノイズ値が小さくなければならない。スイッチトキャパシタ型増幅回路のサンプリングノイズは√（kT/C）に依存するため、増幅回路の容量値は大きいほうが望ましい。なお、定数ｋはボルツマン定数であり、変数Ｔは絶対温度であり、変数Ｃは容量値である。これに対し、サイクリック型やパイプライン型のＡＤ変換器においては、増幅回路が縦列接続されており、容量値の増大は前段の負荷容量の増大となり、消費電力の増加を招く。したがって、システムが要求する精度に応じて、サンプリング容量値を変化させることにより、負荷容量を低減できるため、消費電流の削減が可能である。

次に、動作周波数を動的に変化させる機能を実現するＡＤ変換器２０について説明する。図２２は、第９実施例におけるＡＤ変換器２０およびＡＤＣ制御マスタクロック生成回路２１０を示す。第９実施例におけるＡＤ変換器２０の構成および動作は、図３に示した第１実施例におけるＡＤ変換器２０と基本的に同様である。ＡＤＣ制御マスタクロック生成回路２１０は、ＡＤ変換器２０の動作周波数を規定するためのマスタクロックを、ＡＤ変換器２０内のＡＤＣ制御クロック生成回路７９に供給する。ＡＤＣ制御マスタクロック生成回路２１０は、所定のシステム状態検知信号に応じて、水晶振動子などから生成されるシステムクロックからＡＤ変換器２０用のマスククロックを生成する。ＡＤＣ制御クロック生成回路７９は、このマスククロックを受けてＡＤ変換器２０の動作周波数を設定する。

図２３は、第１０実施例におけるＡＤ変換器２０およびＡＤＣ制御マスタクロック生成回路２１４を示す。第１０実施例におけるＡＤ変換器２０の構成および動作は、図６に示した第２実施例におけるＡＤ変換器２０と基本的に同様である。ＡＤＣ制御マスタクロック生成回路２１４は、ＡＤ変換器２０の動作周波数を規定するためのマスタクロックを、ＡＤ変換器２０内のＡＤＣ制御クロック生成回路１５９に供給する。ＡＤＣ制御クロック生成回路１５９は、上記マスククロックを受けてＡＤ変換器２０の動作周波数を設定する。

第９実施例および第１０実施例におけるＡＤ変換器２０は、どちらも内部に増幅回路を使用する。したがって、システムの要求する変換速度に応じて、ＡＤ変換器２０の動作周波数を動的に変化させ、消費電流を最適化すれば、ＡＤ変換器２０の消費電流を低減することが可能である。また、システムの要求精度に応じて動作周波数を動的に変化させることでも、消費電流の低減が実現できる。

例えば、システムの要求精度が高い場合は、増幅回路のセトリングが十分に行われなければならないため、必然的に動作周波数は低くなる。これに対し、要求精度が低い場合は、精度が高い場合に比べてセトリングが十分でなくてもよいため、動作周波数を高くすることができる。これにより、精度が必要とされない場合は、変換に要する合計時間を短くでき、変換しない期間はＡＤ変換器２０をスタンバイ状態にすることや、電源を落とすなど、電流のマネージメントが可能となる。

以上、本発明を実施形態をもとに説明した。この実施形態は例示であり、その各構成要素や各処理プロセスの組合せにいろいろな変形例が可能である。また、そうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、変形例を挙げる。

上述したＡＤ変換器の消費電力を低減するため、その回路構成や回路定数を動的に変化させるための複数の実施例を説明した。これらの実施例は、当然、重畳的に使用されてもよい。

上述したＡＤ変換器は、８ビットモードと１０ビットモードとを選択的に切替える例を説明した。この点、このビット数に限定されるものではなく、例えば図３に示したＡＤ変換器は、６ビット、８ビット、１０ビット、または１２ビットの出力も可能であり、これらを任意に組み合わせた切替モード設定が可能である。

また、サイクリック型のステージを含むＡＤ変換器は、図３に示した形態に限らず、１ステージや３ステージ以上の形態も可能である。それらの１以上のステージがサイクリック型であれば、動作周波数の変更による出力ビット数可変を行うことができる。

また、各実施形態に記載したＡＤ変換器の動作タイミングは、タイムチャートの例に限るものではなく、その各構成要素の動作が保証される限度において任意に設定可能である。

一般的な画像信号処理システムの基本的な構成を示す図である。第１実施形態における信号処理システムの基本的な構成を示す図である。第１実施例におけるＡＤ変換器を示す図である。図３のＡＤ変換器において１０ビットを変換する場合の動作過程を示すタイムチャートである。図３のＡＤ変換器において８ビットを変換する場合の動作過程を示すタイムチャートである。第２実施例におけるＡＤ変換器を示す図である。第１実施形態における信号処理システムの動作を示すフローチャートである。第２実施形態における信号処理システムの基本的な構成を示す図である。第２実施形態における信号処理システムの動作を示すフローチャートである。ＡＤ変換器のレンジ調整の一例を示す図である。第３実施例におけるＡＤ変換器を示す図である。第４実施例におけるＡＤ変換器を示す図である。増幅回路のバイアス電流を可変にする回路構成の第１例を示す図である。増幅回路のバイアス電流を可変にする回路構成の第２例を示す図である。増幅回路のバイアス電流を可変にする回路構成の第３例を示す図である。第５実施例におけるＡＤ変換器を示す図である。第６実施例におけるＡＤ変換器を示す図である。増幅回路の回路構成を可変にする例を示す図である。第７実施例におけるＡＤ変換器を示す図である。第８実施例におけるＡＤ変換器を示す図である。増幅回路の容量値を可変にする例を示す図である。第９実施例におけるＡＤ変換器およびＡＤＣ制御マスタクロック生成回路を示す図である。第１０実施例におけるＡＤ変換器およびＡＤＣ制御マスタクロック生成回路を示す図である。

符号の説明

１０システムＬＳＩ、１２ＣＣＤ、１４ＣＤＳ、１６可変増幅器、１８ＤＳＰ、２０ＡＤ変換器、３２第１増幅回路、３４第１ＡＤ変換回路、３６第１ＤＡ変換回路、３８第１減算回路、４０第２増幅回路、４２第１減算増幅回路、５２第３増幅回路、５４第２ＡＤ変換回路、５６第２ＤＡ変換回路、５８第２減算回路、６０第４増幅回路、６２第２減算増幅回路。

Claims

アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、回路構成または回路定数を動的に変化させることを特徴とするアナログデジタル変換器。
アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、変換ビット数を動的に変化させることを特徴とするアナログデジタル変換器。
自己のステージの入力アナログ信号を所定ビット数のデジタル値に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路の出力をアナログ信号に変換するＤＡ変換回路と、
前記自己のステージの入力アナログ信号から、または前記自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、前記デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、この基本ユニットを１回または繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、前記ステージの少なくとも１つに与える動作周波数を変更し、変換ビット数を動的に変化させることを特徴とするアナログデジタル変換器。
アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、
前記アナログデジタル変換器の変換ビット数を動的に変化させる制御部を備え、
前記制御部は、前記アナログデジタル変換器のサンプリング周波数に対する動作周波数の比を変更することで、前記変換ビット数を変化させることを特徴とする信号処理システム。
アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、
前記アナログデジタル変換器の変換ビット数を動的に変化させる制御部を備え、
前記制御部は、利得調整に応じて、前記アナログデジタル変換器の変換ビット数を変化させることを特徴とする信号処理システム。
アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、
前記アナログデジタル変換器の変換ビット数を動的に変化させる制御部を備え、
前記制御部は、オフセット調整に応じて、前記アナログデジタル変換器の変換ビット数を変化させることを特徴とする信号処理システム。
前記アナログデジタル変換器は、自己のステージの出力が自己のステージの入力にフィードバックするステージを含み、
前記制御部は、前記ステージに与える動作周波数を動的に変化させることを特徴とする請求項４から６のいずれかに記載の信号処理システム。
被写体を撮像する撮像部と、
前記撮像部から出力されたアナログ信号を所定の利得で増幅する増幅器と、
前記増幅器から出力されたアナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器と、
システムの状態に応じて、前記アナログデジタル変換器の変換ビット数を動的に変化させる制御部と、を有することを特徴とする撮像装置。
前記制御部は、前記増幅器の利得調整に応じて、前記変換ビット数を変化させることを特徴とする請求項８に記載の撮像装置。
アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、消費電流を動的に変化させることを特徴とするアナログデジタル変換器。
自己のステージの入力アナログ信号を所定ビット数のデジタル値に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路の出力をアナログ信号に変換するデジタルアナログ変換回路と、
前記自己のステージの入力アナログ信号から、または前記自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、前記デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、１回または繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、前記ステージの少なくとも１つに含まれる増幅回路のバイアス電流を動的に変化させることを特徴とするアナログデジタル変換器。
アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、
前記アナログデジタル変換器に含まれる増幅回路の消費電流を動的に変化させる制御部を備え、
前記制御部は、システム状態を検知する信号に基づいて、前記増幅回路内部で電流源として動作しているトランジスタへのバイアス電圧を動的に変化させることを特徴とする信号処理システム。
アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、アナログデジタル変換器に含まれる増幅回路の回路構成を動的に変化させることを特徴とするアナログデジタル変換器。
自己のステージの入力アナログ信号を所定のビット数のデジタル値に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路の出力をアナログ信号に変換するデジタルアナログ変換回路と、
前記自己のステージの入力アナログ信号から、または前記自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、前記デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、１回また繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、前記ステージの少なくとも１つに含まれる増幅回路の回路構成を変化させることを特徴とするアナログデジタル変換器。
アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、
前記アナログデジタル変換器に含まれる増幅回路の回路構成を動的に変化させる制御部を備え、
前記制御部は、システム状態を検知する信号に基づいて、前記増幅回路の回路構成を決定する信号を生成することを特徴とする信号処理システム。
アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、アナログデジタル変換器に含まれるスイッチトキャパシタ型増幅回路の容量値を動的に変化させることを特徴とするアナログデジタル変換器。
自己のステージの入力アナログ信号を所定ビット数のデジタル値に変換するアナログデジタル変換回路と、
前記アナログデジタル変換回路の出力をアナログ信号に変換するデジタルアナログ変換回路と、
前記自己のステージの入力アナログ信号から、または前記自己のステージの入力アナログ信号を所定の増幅率で増幅する増幅回路の出力アナログ信号から、前記デジタルアナログ変換回路の出力を減算する減算回路と、を含むステージの基本ユニットを有し、１回または繰り返して使用することにより、所定のデジタル信号を得るアナログデジタル変換器であって、
搭載されるシステムの状態に応じて、前記ステージの少なくとも１つに含まれるスイッチトキャパシタ型増幅回路の容量値を動的に変化させることを特徴とするアナログデジタル変換器。
アナログ信号を所定ビット数のデジタル信号に変換するアナログデジタル変換器を含む信号処理システムであって、
前記アナログデジタル変換器に含まれるスイッチトキャパシタ型増幅回路の容量値を動的に変化させる制御部を備え、
前記制御部は、システム状況を検知する信号に基づいて、スイッチトキャパシタ型増幅回路の容量値を決定する信号を生成することを特徴とする信号処理システム。
アナログ信号を所定のビット数のデジタル信号に変換するアナログデジタル変換器であって、搭載されるシステムの状態に応じて、動作周波数を動的に変化させることを特徴とするアナログデジタル変換器。