JPH02186831A - ピーク値追従回路 - Google Patents
ピーク値追従回路Info
- Publication number
- JPH02186831A JPH02186831A JP680489A JP680489A JPH02186831A JP H02186831 A JPH02186831 A JP H02186831A JP 680489 A JP680489 A JP 680489A JP 680489 A JP680489 A JP 680489A JP H02186831 A JPH02186831 A JP H02186831A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- frequency division
- division ratio
- phase
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 21
- 238000005070 sampling Methods 0.000 claims abstract description 17
- 238000006243 chemical reaction Methods 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 11
- 101100063942 Neurospora crassa (strain ATCC 24698 / 74-OR23-1A / CBS 708.71 / DSM 1257 / FGSC 987) dot-1 gene Proteins 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 210000003734 kidney Anatomy 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
- 230000002747 voluntary effect Effects 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、入力されたアナログ信号をディジタル信号
に変換し該ディジタル信号を処理することにより、ピー
ク信号を出力するピーク値追従回路に関するものである
。
に変換し該ディジタル信号を処理することにより、ピー
ク信号を出力するピーク値追従回路に関するものである
。
第４図は例えば特開昭６２−２９２０２０号公報に示さ
れた従来のピーク値追従回路の構成図であり、図におい
て、（１）はアナログ／ディジタル（以下、Ａ／Ｄと略
称する）変換回路、（２）はＡ／Ｄ変換回路（１）の出
力信号のピークを検出するピーク検出回路、（５）は発
振器、（６）はアナログ信号の入力端子、（９）はピー
ク信号の出力端子、（１０）は分周回路であり、この分
周回路（１０）は発振器（５）の出力クロックを分周し
て標本化タイミング信号を作成し、この標本化タイミン
グ信号をＡ／Ｄ変換回路（１）およびピーク検出回路（
２）に出力する。
れた従来のピーク値追従回路の構成図であり、図におい
て、（１）はアナログ／ディジタル（以下、Ａ／Ｄと略
称する）変換回路、（２）はＡ／Ｄ変換回路（１）の出
力信号のピークを検出するピーク検出回路、（５）は発
振器、（６）はアナログ信号の入力端子、（９）はピー
ク信号の出力端子、（１０）は分周回路であり、この分
周回路（１０）は発振器（５）の出力クロックを分周し
て標本化タイミング信号を作成し、この標本化タイミン
グ信号をＡ／Ｄ変換回路（１）およびピーク検出回路（
２）に出力する。
次に動作について説明する。入力端子（６）からＡ／Ｄ
変換回路（１）に人力されたアナログ信号は、第５図に
示すように分周回路（１０）から出力される標本化タイ
ミング信号に従って（ｇ）〜（ｋ）時点にディジタル信
号に変換される。
変換回路（１）に人力されたアナログ信号は、第５図に
示すように分周回路（１０）から出力される標本化タイ
ミング信号に従って（ｇ）〜（ｋ）時点にディジタル信
号に変換される。
ピーク検出回路（２）は同図に示すようにディジタル信
号が増加から減少へ変化した時点（図中の時点ｉ）をピ
ークとみなし、ピーク信号を出力端子（９）から出力す
る。
号が増加から減少へ変化した時点（図中の時点ｉ）をピ
ークとみなし、ピーク信号を出力端子（９）から出力す
る。
ディジタル処理形のピーク検出回路（２）は高速で動作
することが困難であるため、通常は位相同期装置（図示
せず）の動作クロックである発振器（５）の出力を分周
比Ｍで分周して標本化タイミング信号を作成し、この標
本化タイミング信号の速度で動作している。
することが困難であるため、通常は位相同期装置（図示
せず）の動作クロックである発振器（５）の出力を分周
比Ｍで分周して標本化タイミング信号を作成し、この標
本化タイミング信号の速度で動作している。
一般に人力されたアナログ信号の周波数と発振器（５）
の発振周波数は同一ではないため、時間の経過とともに
両者の位相差は拡大する。第６図は分周回路（１０）の
分周比Ｍを５とした場合において、発振器（５）の出力
クロックを基準として入力されたアナログ信号のピーク
位置とピーク信号の出力タイミング（１）〜（ｐ）と位
相同期装置の作成した位相の時間変化を示している。
の発振周波数は同一ではないため、時間の経過とともに
両者の位相差は拡大する。第６図は分周回路（１０）の
分周比Ｍを５とした場合において、発振器（５）の出力
クロックを基準として入力されたアナログ信号のピーク
位置とピーク信号の出力タイミング（１）〜（ｐ）と位
相同期装置の作成した位相の時間変化を示している。
入力されたアナログ信号の周波数と発振器（５）の発振
周波数が近接している場合、ピーク信号の出力タイミン
グは同一のものが長時間連続し、位相同期装置が第６図
に示すように、入力されたアナログ信号のピーク位置の
変化（斜線１００）と逆方向へ位相の時間変化（黒点１
０１−１〜１０１−５）を行っていても検出に時間がか
かり（図中の時点（ｑ）まで検出できない）、位相の誤
同期が発生しやすい。この傾向はピーク検出回路の動作
速度が遅くなる程顕著になる。
周波数が近接している場合、ピーク信号の出力タイミン
グは同一のものが長時間連続し、位相同期装置が第６図
に示すように、入力されたアナログ信号のピーク位置の
変化（斜線１００）と逆方向へ位相の時間変化（黒点１
０１−１〜１０１−５）を行っていても検出に時間がか
かり（図中の時点（ｑ）まで検出できない）、位相の誤
同期が発生しやすい。この傾向はピーク検出回路の動作
速度が遅くなる程顕著になる。
従来のピーク値追従回路は以上のように構成されている
ので、ディジタル処理形のピーク検出回路を用いた場合
、高速動作が困難となり、位相分解能が低下する。この
ため、特に、入力されたアナログ信号と発振器の周波数
が近い場合、位相同期装置が誤同期していることを検出
するのに時間がかかるという問題点があった。
ので、ディジタル処理形のピーク検出回路を用いた場合
、高速動作が困難となり、位相分解能が低下する。この
ため、特に、入力されたアナログ信号と発振器の周波数
が近い場合、位相同期装置が誤同期していることを検出
するのに時間がかかるという問題点があった。
この発明は上記のような問題点を解消することを課題に
なされたもので、ピーク検出回路の位相分解能が低い場
合でも、位相同期装置の位相制御方向が誤っているとき
、その検出を短時間で行い、位相の誤同期を発生させに
くいピーク値追従回路を得ることを目的とする。
なされたもので、ピーク検出回路の位相分解能が低い場
合でも、位相同期装置の位相制御方向が誤っているとき
、その検出を短時間で行い、位相の誤同期を発生させに
くいピーク値追従回路を得ることを目的とする。
この発明に係るピーク値追従回路は、分周比を調整する
調整タイミング信号毎に位相同期装置からの位相制御信
号に従って分周比を変化させる分周比調整回路と、発振
器から入力される高速クロックを前記分周比調整回路か
らの分周比で分周して標本化タイミング信号を作成し該
標本化タイミング信号をアナログ／ディジタル変換回路
とピーク検出回路へ出力する可変分周回路とを具備した
ものである。
調整タイミング信号毎に位相同期装置からの位相制御信
号に従って分周比を変化させる分周比調整回路と、発振
器から入力される高速クロックを前記分周比調整回路か
らの分周比で分周して標本化タイミング信号を作成し該
標本化タイミング信号をアナログ／ディジタル変換回路
とピーク検出回路へ出力する可変分周回路とを具備した
ものである。
この発明における分周比調整回路は、調整タイミング信
号毎に位相制御信号に従って分周比を変化させ、可変分
周回路はその分周比に従って標本化タイミング信号を作
成することにより、ピーク検出回路の位相分解能が低い
場合でも、位相同期装置の位相同期精度を良好に保つこ
とを可能とする。
号毎に位相制御信号に従って分周比を変化させ、可変分
周回路はその分周比に従って標本化タイミング信号を作
成することにより、ピーク検出回路の位相分解能が低い
場合でも、位相同期装置の位相同期精度を良好に保つこ
とを可能とする。
以下、この発明の一実施例を図について説明する。第１
図において、前記第４図と同一または相当部分には同一
符号を付して重複説明を省略する。
図において、前記第４図と同一または相当部分には同一
符号を付して重複説明を省略する。
（３）は発振器（５）の出力クロックを分周する可変分
周回路、（４）は可変分周回路（３）の分周比を変化さ
せる分周比調整回路、（７）は不図示の位置同期装置か
ら供給される位相制御信号の入力端子、（８）は分周比
を調整する調整タイミング信号の入力端子である。
周回路、（４）は可変分周回路（３）の分周比を変化さ
せる分周比調整回路、（７）は不図示の位置同期装置か
ら供給される位相制御信号の入力端子、（８）は分周比
を調整する調整タイミング信号の入力端子である。
次に動作について説明する。入力端子（６）より入力さ
れたアナログ信号は、可変分周回路（３）からの標本化
タイミング信号に従ってＡ／Ｄ変換回路（１）でディジ
タル信号に変換される。
れたアナログ信号は、可変分周回路（３）からの標本化
タイミング信号に従ってＡ／Ｄ変換回路（１）でディジ
タル信号に変換される。
ピーク検出回路（２）はＡ／Ｄ変換回路（１）からディ
ジタル信号を人力して、前記第５図に示したようにピー
ク信号をピーク信号出力端子（９）より出力する。
ジタル信号を人力して、前記第５図に示したようにピー
ク信号をピーク信号出力端子（９）より出力する。
分周比調整回路（４）は入力端子（７）に入力される位
相同期装置からの位相制御信号と入力端子（８）に入力
される調整タイミング信号を入力し、分周比を決定して
出力する。
相同期装置からの位相制御信号と入力端子（８）に入力
される調整タイミング信号を入力し、分周比を決定して
出力する。
可変分周回路（３）は分周比調整回路（４）からの分周
比を入力し、この分周比に従って発振器（５）から入力
される高速クロックを分周し、標本化タイミング信号を
作成し、この標本化タイミング信号をＡ／Ｄ変換回路（
１）とピーク検出回路（２）に出力する。
比を入力し、この分周比に従って発振器（５）から入力
される高速クロックを分周し、標本化タイミング信号を
作成し、この標本化タイミング信号をＡ／Ｄ変換回路（
１）とピーク検出回路（２）に出力する。
この分周比調整回路（４）は通常分周比Ｍを出力してお
り、調整タイミング信号毎にリセットされるカウンタＣ
（図示せず）を有し、「進み」位相制御信号の人力毎に
カウンタＣの値を１つ増加させ、「遅れ」位相制御信号
の入力毎にカウンタの値を１つ減少させ、調整タイミン
グ信号を入力した時点でＣｍｏｄ Ｍ（ｍｏｄ Ｍ
はＭで割った場合の余りを示す）の計算を行い、これを
Ｄとし、１分周分だけ分周比を（Ｍ＋Ｄ）に変化させ、
再び分周比をＭとする。
り、調整タイミング信号毎にリセットされるカウンタＣ
（図示せず）を有し、「進み」位相制御信号の人力毎に
カウンタＣの値を１つ増加させ、「遅れ」位相制御信号
の入力毎にカウンタの値を１つ減少させ、調整タイミン
グ信号を入力した時点でＣｍｏｄ Ｍ（ｍｏｄ Ｍ
はＭで割った場合の余りを示す）の計算を行い、これを
Ｄとし、１分周分だけ分周比を（Ｍ＋Ｄ）に変化させ、
再び分周比をＭとする。
第２図は分周比Ｍを「４」とした場合の分周比調整回路
（４）の動作を示したもので、Ｍが４であるので、Ｄは
０． １． ２． ３の４つの場合をとり、調整タイミ
ング信号が入力された時刻のみ分周比を（Ｄ＋４）と変
化させる。
（４）の動作を示したもので、Ｍが４であるので、Ｄは
０． １． ２． ３の４つの場合をとり、調整タイミ
ング信号が入力された時刻のみ分周比を（Ｄ＋４）と変
化させる。
第３図はこの発明のピーク値追従回路を用いた場合にお
いて、入力されたアナログ信号のピーク位置の変化（傾
斜１００）とピーク信号の出力タイミング（ａ）〜（ｆ
）と位相同期装置の作成したい位相の時間変化（黒点１
０１−１〜１０１−５）を示した図であり、従来のピー
ク値追従回路を用いた前記第６図と同一条件の動作であ
る。
いて、入力されたアナログ信号のピーク位置の変化（傾
斜１００）とピーク信号の出力タイミング（ａ）〜（ｆ
）と位相同期装置の作成したい位相の時間変化（黒点１
０１−１〜１０１−５）を示した図であり、従来のピー
ク値追従回路を用いた前記第６図と同一条件の動作であ
る。
この発明のピーク値追従回路は従来のピーク値追従回路
と比較して、位相同期装置が逆方向の位相制御を行って
いる場合の誤同期検出が、第３図の時刻（ｄ）で可能で
あり、第６図に示す従来の場合と比較して２タイミング
早くなり、位相の誤同期が発生しにくくなる。
と比較して、位相同期装置が逆方向の位相制御を行って
いる場合の誤同期検出が、第３図の時刻（ｄ）で可能で
あり、第６図に示す従来の場合と比較して２タイミング
早くなり、位相の誤同期が発生しにくくなる。
以上のように、この発明によれば、ピーク値追従回路の
標本化タイミング信号を出力する可変分周回路の分周比
を、分周比を調整する調整タイミング信号毎に位相同期
装置からの位相制御信号に従って変化させるように構成
したので、ピーク検出回路の位相分解能が低い場合でも
、位相同期装置の同期精度を高く維持することができる
効果がある。
標本化タイミング信号を出力する可変分周回路の分周比
を、分周比を調整する調整タイミング信号毎に位相同期
装置からの位相制御信号に従って変化させるように構成
したので、ピーク検出回路の位相分解能が低い場合でも
、位相同期装置の同期精度を高く維持することができる
効果がある。
第１図はこの発明の一実施例によるピーク値追従回路を
示すブロック図、第２図は分周比調整回路の動作説明図
、第３図はこの発明のピーク値追従回路の作用を説明す
るタイミングチャート図、第４図は従来のピーク値追従
回路のブロック図、第５図はピーク検出回路の動作説明
図、第６図は従来のピーク値追従回路の作用を説明する
タイミングチャート図である。 図において、（１）はＡ／Ｄ変換回路、（２）はピーク
検出回路、（３）は可変分周回路、（４）は分周比調整
回路、（５）は発振器である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （外 ２名） ５、発十尺器 二のｌｉｅ月口銘を示すフ゛ロツクロ 第 図 二Φ全Ｂ月ロｙ番のイ乍用Ｓ児咽のタイミンク”チャー
Ｆ図第 図 腎頴５″−へ〜 敬 凱 八 み 八 八 乎疋釆ロ銘Φフ゛ロック図 第 図 （ｈ） （ｉ） （ｊ） （ｋ） ピーク去合呂回Ｘｇ４）勤／’Ｆ説８月ｍｔχ来回ｌ釦
ブ乍用言υ月のタイミングチャーＩｌＦ第 図 第 図 手続 補 正 書 （自発） ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 １、事件の表示 特願平 号 ２、発明の名称 ピーク値追従回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 以 上 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号
示すブロック図、第２図は分周比調整回路の動作説明図
、第３図はこの発明のピーク値追従回路の作用を説明す
るタイミングチャート図、第４図は従来のピーク値追従
回路のブロック図、第５図はピーク検出回路の動作説明
図、第６図は従来のピーク値追従回路の作用を説明する
タイミングチャート図である。 図において、（１）はＡ／Ｄ変換回路、（２）はピーク
検出回路、（３）は可変分周回路、（４）は分周比調整
回路、（５）は発振器である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 弁理士 大 岩 増 雄 （外 ２名） ５、発十尺器 二のｌｉｅ月口銘を示すフ゛ロツクロ 第 図 二Φ全Ｂ月ロｙ番のイ乍用Ｓ児咽のタイミンク”チャー
Ｆ図第 図 腎頴５″−へ〜 敬 凱 八 み 八 八 乎疋釆ロ銘Φフ゛ロック図 第 図 （ｈ） （ｉ） （ｊ） （ｋ） ピーク去合呂回Ｘｇ４）勤／’Ｆ説８月ｍｔχ来回ｌ釦
ブ乍用言υ月のタイミングチャーＩｌＦ第 図 第 図 手続 補 正 書 （自発） ５、補正の対象 明細書の発明の詳細な説明の欄。 ６、補正の内容 １、事件の表示 特願平 号 ２、発明の名称 ピーク値追従回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区丸の内二丁目２番３号名
称 （６０１）三菱電機株式会社代表者志岐守哉 以 上 ４、代理人 住所 東京都千代田区丸の内二丁目２番３号
Claims (1)
- 【特許請求の範囲】 入力された位相情報となるアナログ信号を標本化タイミ
ング信号の入力毎にディジタル信号に変換するアナログ
／ディジタル変換回路と、 前記ディジタル信号を前記標本化タイミング信号毎に入
力してピーク信号を出力するピーク検出回路と、 分周比を調整する調整タイミング信号毎に位相同期装置
からの位相制御信号に従って分周比を変化させる分周比
調整回路と、 発振器から入力される高速クロックを前記分周比調整回
路からの分周比で分周して標本化タイミング信号を作成
し該標本化タイミング信号を前記アナログ／ディジタル
変換回路と前記ピーク検出回路へ出力する可変分周回路
と、 を備えたピーク値追従回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP680489A JPH02186831A (ja) | 1989-01-13 | 1989-01-13 | ピーク値追従回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP680489A JPH02186831A (ja) | 1989-01-13 | 1989-01-13 | ピーク値追従回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02186831A true JPH02186831A (ja) | 1990-07-23 |
Family
ID=11648380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP680489A Pending JPH02186831A (ja) | 1989-01-13 | 1989-01-13 | ピーク値追従回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02186831A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148832B2 (en) * | 2004-06-01 | 2006-12-12 | Sanyo Electric Co., Ltd. | Analog digital converter having a function of dynamic adjustment corresponding to the state of the system |
-
1989
- 1989-01-13 JP JP680489A patent/JPH02186831A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7148832B2 (en) * | 2004-06-01 | 2006-12-12 | Sanyo Electric Co., Ltd. | Analog digital converter having a function of dynamic adjustment corresponding to the state of the system |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20020125960A1 (en) | Analogue-controlled phase interpolator | |
| KR890004576A (ko) | 클럭신호 발생시스템 | |
| JPH07202692A (ja) | 周波数シンセサイザ | |
| US20030085739A1 (en) | Method of and apparatus for detecting difference between frequencies, and phase locked loop circuit | |
| JPH02186831A (ja) | ピーク値追従回路 | |
| KR880000676B1 (ko) | 입력신호와 발진기의 출력신호의 위상을 동기화시키는 방법 및 장치 | |
| US5745314A (en) | Clock generating circuit by using the phase difference between a burst signal and the oscillation signal | |
| JP3305587B2 (ja) | ディジタル遅延制御クロック発生器及びこのクロック発生器を使用する遅延ロックループ | |
| JPS6339209A (ja) | 同期回路 | |
| KR100561640B1 (ko) | 분주클럭발생방법 | |
| JP2542933B2 (ja) | 時間軸補正回路 | |
| JP2748746B2 (ja) | 位相同期発振器 | |
| JPH03119881A (ja) | クロック発生回路 | |
| JPS6314522A (ja) | 位相同期回路 | |
| JPH07120941B2 (ja) | デイジタルｐｌｌ回路 | |
| KR100290845B1 (ko) | 평판디스플레이시스템의동기신호처리장치 | |
| JP2940220B2 (ja) | Ｆｓｋ変調器 | |
| JP2514184B2 (ja) | デイジタルコンバ−ゼンス補正装置 | |
| JPH0382291A (ja) | 位相同期装置 | |
| JPS6121012B2 (ja) | ||
| JPH03113975A (ja) | クロック発生回路 | |
| JPH01241920A (ja) | 位相ロックループ回路 | |
| JPH0746122A (ja) | Ｐｌｌ方式 | |
| JPH05190965A (ja) | レーザーダイオード・コントローラ装置 | |
| JPH099285A (ja) | 自動位相調整回路 |