JPS5997247A - サンプリングクロツク発生回路 - Google Patents
サンプリングクロツク発生回路Info
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- JPS5997247A JPS5997247A JP57207149A JP20714982A JPS5997247A JP S5997247 A JPS5997247 A JP S5997247A JP 57207149 A JP57207149 A JP 57207149A JP 20714982 A JP20714982 A JP 20714982A JP S5997247 A JPS5997247 A JP S5997247A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- circuit
- output
- multiplier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は文字多重放送システムなどに用いられるサン
プリングクロック発生回路に関する。
プリングクロック発生回路に関する。
文字多重放送システムの送信側にあっては、テレビジョ
ン信号の垂直帰線期間内の一部１水千期間（垂直同期信
号から例えば２０番目くらいの１水平期間）に、ノ母タ
ーンデータあるいは文字コード、制御データ等を含むデ
ータパケットを重畳して伝送することが行なわれる。一
方、受信側では、前記データパケットをダート信号によ
シ抽し、ノ母ケット内のデータをサンプリングクロック
によってサンプリングし、サンプリングされたデータが
どのようなものであるかを判別している。例えば、サン
プリングされたデータがパターンデータであれば、これ
を画像表示できるように画像データメモリに蓄積してい
る。
ン信号の垂直帰線期間内の一部１水千期間（垂直同期信
号から例えば２０番目くらいの１水平期間）に、ノ母タ
ーンデータあるいは文字コード、制御データ等を含むデ
ータパケットを重畳して伝送することが行なわれる。一
方、受信側では、前記データパケットをダート信号によ
シ抽し、ノ母ケット内のデータをサンプリングクロック
によってサンプリングし、サンプリングされたデータが
どのようなものであるかを判別している。例えば、サン
プリングされたデータがパターンデータであれば、これ
を画像表示できるように画像データメモリに蓄積してい
る。
ここで、データサンプリングを行うときに重要となるの
は、サンプリングクロックの位相である。このサンプリ
ングクロックの位相が送られて来たデータの各ビットに
対応していないと、サンプリングされたデータは誤った
データとなり、良好な画像を形成できないことになる。
は、サンプリングクロックの位相である。このサンプリ
ングクロックの位相が送られて来たデータの各ビットに
対応していないと、サンプリングされたデータは誤った
データとなり、良好な画像を形成できないことになる。
従って、受信側には、サンプリングクロック発生回路が
設けられており、このサンプリングクロック発生回路は
、伝送されてきたデータ・ぐケラト内に含まれるクロッ
クランイン信号に位相同期して、サンプリングクロック
を発生するように図られている。クロックランイン信号
は、ｒｌ、ｏ、１，０．１，０．・・・１，０」の１６
ビツトのデータであり、各データパケットの先頭に伝送
されて来る。
設けられており、このサンプリングクロック発生回路は
、伝送されてきたデータ・ぐケラト内に含まれるクロッ
クランイン信号に位相同期して、サンプリングクロック
を発生するように図られている。クロックランイン信号
は、ｒｌ、ｏ、１，０．１，０．・・・１，０」の１６
ビツトのデータであり、各データパケットの先頭に伝送
されて来る。
上記した、サンプリングクロック発生回路として従来第
１図に示すような回路が考えられているが、位相調整を
行うのに細かい分解能が得られない。
１図に示すような回路が考えられているが、位相調整を
行うのに細かい分解能が得られない。
第１図において、１１はカウンタであシ、１２は位相ロ
ックループ回路であって、ｆｌｌｅ（色副搬送波）に位
相同期して８ ｆ８゜のパルスを出力している。カウン
タ１１は、フリップフロップ回路ＦＦＩ〜ＦＦＢ、イン
バータＩＮ７からなシ、各フリラフ０フロツプ回路ＦＦ
Ｉ〜ＦＦＢは、８ｆｌｌｏのパルスをクロック入力とし
ており、それぞれ位相が３５ ｎ５ｅｃづつずれた周波
数４１５ｆｓｃの信号を出力する。イクスクルーシブオ
ア回路１３は、フリップフロップ回路ＦＦ１．ＦＦ３の
Ｑ出力信号を入力として、周波数８ｆ８ｃの信号をサン
プリングクロックＣＫｐとして出力する。
ックループ回路であって、ｆｌｌｅ（色副搬送波）に位
相同期して８ ｆ８゜のパルスを出力している。カウン
タ１１は、フリップフロップ回路ＦＦＩ〜ＦＦＢ、イン
バータＩＮ７からなシ、各フリラフ０フロツプ回路ＦＦ
Ｉ〜ＦＦＢは、８ｆｌｌｏのパルスをクロック入力とし
ており、それぞれ位相が３５ ｎ５ｅｃづつずれた周波
数４１５ｆｓｃの信号を出力する。イクスクルーシブオ
ア回路１３は、フリップフロップ回路ＦＦ１．ＦＦ３の
Ｑ出力信号を入力として、周波数８ｆ８ｃの信号をサン
プリングクロックＣＫｐとして出力する。
１４は位相補正回路であって、カウンタ１１の分周出力
と、クロックランイン信号ＣＲＩの位相比較を行い、そ
の位相差に応じてフリツプフロツプ回路ＦＦ５をセット
又はリセットし、カウンタの分周出力がクロックランイ
ン信号ＣＲＩと特定の位相関係となるように制御する。
と、クロックランイン信号ＣＲＩの位相比較を行い、そ
の位相差に応じてフリツプフロツプ回路ＦＦ５をセット
又はリセットし、カウンタの分周出力がクロックランイ
ン信号ＣＲＩと特定の位相関係となるように制御する。
つまり、クロックランイン信号ＣＲＩとサンプリングク
ロックＣＫｐが位相同期するようにコントロールする。
ロックＣＫｐが位相同期するようにコントロールする。
なお、Ｇはクロックランイン信号期間に加えられるダー
ト信号である。この回路は、本件出願人が出願した特願
昭５７−１３３５７２号にも記載される。
ト信号である。この回路は、本件出願人が出願した特願
昭５７−１３３５７２号にも記載される。
上記第１図の回路によると、位相同期精度がカウンタ１
１の段数で決まってしまうという問題がある。つまり、
カウンタ１１を１回つまり、フリップフロップ回路の１
段分位相補正を行った場合は、±３５ ｎ５ｅｃ 、即
ち±７２°位相補正が行なわれ、これでは分解能が粗と
なることがある。
１の段数で決まってしまうという問題がある。つまり、
カウンタ１１を１回つまり、フリップフロップ回路の１
段分位相補正を行った場合は、±３５ ｎ５ｅｃ 、即
ち±７２°位相補正が行なわれ、これでは分解能が粗と
なることがある。
この発明は上記の事情に対処すべくなされたもので、サ
ンプリングクロックの位相補正分解能を極めて細かくす
ることができ、しかもこの場合、回路構成全複雑にする
ことなく簡単な構成で実現し得るサンプリングクロック
発生回路を提供することを目的とする。
ンプリングクロックの位相補正分解能を極めて細かくす
ることができ、しかもこの場合、回路構成全複雑にする
ことなく簡単な構成で実現し得るサンプリングクロック
発生回路を提供することを目的とする。
この発明は、第２図に示すように、フェーズシフタ２２
により、虐θ＋Ｃｍθの信号を発生し、第１．第２の掛
算器２３．２６でクロックラン信号ＣＲＩと各８石θ、
μｓθの信号との位相差を検出して、各位相差電圧を、
第１．第２のサンプルホールド回路２４．２７で保持し
、各保持電圧を第１．第２の増幅手段２５．２８の利得
制御用として用い、ａｓｉｎθ＋ ｂｃｏｓθの各信号
を得、これを合成器２９にて合成して、サンプリングク
ロックの位相補正が連続的に得られるようにしたもので
ある。
により、虐θ＋Ｃｍθの信号を発生し、第１．第２の掛
算器２３．２６でクロックラン信号ＣＲＩと各８石θ、
μｓθの信号との位相差を検出して、各位相差電圧を、
第１．第２のサンプルホールド回路２４．２７で保持し
、各保持電圧を第１．第２の増幅手段２５．２８の利得
制御用として用い、ａｓｉｎθ＋ ｂｃｏｓθの各信号
を得、これを合成器２９にて合成して、サンプリングク
ロックの位相補正が連続的に得られるようにしたもので
ある。
以下この発明の実施例を図面を参照して説明する。第２
図において、２１はｆ ｓ ｃ／２の発振出力を得る発
振器であり、その発振出力は、互いに９０°の位相差を
有する出力ＥＩ ＋ Ｅ ２を得るフェーズシフタ２
２に入力される。前記出力Ｅ１は、掛算器２３の一方の
入力端に入力される。掛算器２３の他方の入力端には、
データパケソトの信号（クロックランイン信号ＣＲＩを
含む）が入力端子３１を介して入力される。掛算器２３
は、両入力端に加わる信号の位相検波出力を導出するも
ので、この位相検波出力は、第１のサンプルホールド回
路２４に入力される。
図において、２１はｆ ｓ ｃ／２の発振出力を得る発
振器であり、その発振出力は、互いに９０°の位相差を
有する出力ＥＩ ＋ Ｅ ２を得るフェーズシフタ２
２に入力される。前記出力Ｅ１は、掛算器２３の一方の
入力端に入力される。掛算器２３の他方の入力端には、
データパケソトの信号（クロックランイン信号ＣＲＩを
含む）が入力端子３１を介して入力される。掛算器２３
は、両入力端に加わる信号の位相検波出力を導出するも
ので、この位相検波出力は、第１のサンプルホールド回
路２４に入力される。
このサンプルホールド回路２４ＫＢＳクロツクランイン
信号ＣＲＩが存在する期間に、端子３２を介し、てケ゛
−トパルスＧが入力される。ダートパルスＧは、例えば
、垂直同期分離回路から得られた垂直同期・ぐルスによ
ってリセットされ、水平同期パルスをカウントするカウ
ンタのカウント出力データを、論理回路によって組み合
わせることによって作られる。前記サンプルホールド回
路２４の出力は、掛算器２５の一方の入力端に、加重バ
イアスとして与えられる。この掛算器２５の他方の入力
端には、前記フェーズシフタ２２の出力が入力されてい
る。前記掛算器２５で増幅された出力は、合成器２９の
一方の入力端に加えられる。
信号ＣＲＩが存在する期間に、端子３２を介し、てケ゛
−トパルスＧが入力される。ダートパルスＧは、例えば
、垂直同期分離回路から得られた垂直同期・ぐルスによ
ってリセットされ、水平同期パルスをカウントするカウ
ンタのカウント出力データを、論理回路によって組み合
わせることによって作られる。前記サンプルホールド回
路２４の出力は、掛算器２５の一方の入力端に、加重バ
イアスとして与えられる。この掛算器２５の他方の入力
端には、前記フェーズシフタ２２の出力が入力されてい
る。前記掛算器２５で増幅された出力は、合成器２９の
一方の入力端に加えられる。
一方、前記フェーズシフタ２２から出力されｔ他方の出
力Ｅ２は、掛算器２６の一方に入力されるとともに、掛
算器２８の一方に入力される。前記掛算器２６は、前記
掛算器２３と同様な構成及び機能を有するもので、その
他方には、前記入力端子３１を介してクロックランイン
信号ＣＲＩが入力される。そして、この掛算器２６の位
相検波出力は、サンプルホールド回路２７に入力される
。このサンプルホールド回路２７も、先のサンプルホー
ルド回路２４と同様な構成及び機能を有するもので、サ
ンプリング信号としては、前記端子３２を介してダート
パルスＧが入力される。そして、前記サンプルホールド
回路２７０ホールド電圧は、加重バイアスとして前記掛
算器２８の他方の入力として与えられる。そして、この
掛算器２８の出力は、前記合成器２９の他方の入力端に
加えられる。そして、合成器２９の出力は、２てい倍ノ
クルス化回路３０に入力され２てい倍されて出力される
。
力Ｅ２は、掛算器２６の一方に入力されるとともに、掛
算器２８の一方に入力される。前記掛算器２６は、前記
掛算器２３と同様な構成及び機能を有するもので、その
他方には、前記入力端子３１を介してクロックランイン
信号ＣＲＩが入力される。そして、この掛算器２６の位
相検波出力は、サンプルホールド回路２７に入力される
。このサンプルホールド回路２７も、先のサンプルホー
ルド回路２４と同様な構成及び機能を有するもので、サ
ンプリング信号としては、前記端子３２を介してダート
パルスＧが入力される。そして、前記サンプルホールド
回路２７０ホールド電圧は、加重バイアスとして前記掛
算器２８の他方の入力として与えられる。そして、この
掛算器２８の出力は、前記合成器２９の他方の入力端に
加えられる。そして、合成器２９の出力は、２てい倍ノ
クルス化回路３０に入力され２てい倍されて出力される
。
この発明は上記の如く構成される。今、フェーズシフタ
２２のフェーズシフト量をθとすると、フェーズシフタ
２２の出力Ｅ＋ ＋ Ｅ２ はそれぞれｍｌｎθ、μ
ｓθで示される。ここで、この信号比θ＋ｃｏｓθがそ
れぞれ掛算器２３．２６に入力され、クロックランイン
信号ＣＲＩと比較される。そして、掛算器２３．２６か
らは、クロックランイン信号ＣＲＩとの位相差に応じた
出力が得られ、これがサンプルホールド回路２４．２７
にそれぞれ保持される。ここで、サンプルホールド回路
２４．２７に直流制御量ａ ＋ ｂがホールドされたと
する。この結果、掛算器２５ 、２８からは、ａ ｓｌ
ｎθ＋ ｂａａｓθの信号が得られる。
２２のフェーズシフト量をθとすると、フェーズシフタ
２２の出力Ｅ＋ ＋ Ｅ２ はそれぞれｍｌｎθ、μ
ｓθで示される。ここで、この信号比θ＋ｃｏｓθがそ
れぞれ掛算器２３．２６に入力され、クロックランイン
信号ＣＲＩと比較される。そして、掛算器２３．２６か
らは、クロックランイン信号ＣＲＩとの位相差に応じた
出力が得られ、これがサンプルホールド回路２４．２７
にそれぞれ保持される。ここで、サンプルホールド回路
２４．２７に直流制御量ａ ＋ ｂがホールドされたと
する。この結果、掛算器２５ 、２８からは、ａ ｓｌ
ｎθ＋ ｂａａｓθの信号が得られる。
従って、合成器２９においては、ａｓ＋ｎθ十す部θの
計算が行なわれ、出力Ｙは、Ｙ ＝１ｈｓｆ＋＋ （θ
＋ψ）−１旦 但し、ψ＝−となる。そして、この出力Ｙは、２てい倍
パルス化回路３０において、２てい倍されて所定の位相
に位相制御されたｆＢのサンプリングクロックとして導
出される。なお、サンプルホールド回路２４又は２７の
何れかの出力が発振器２ノに帰還され、発振周波数とク
ロックランイン信号ＣＲＩの位相関係が常に一定の関係
となるように、周波数制御し、補正角範囲を拡大しても
よい。
計算が行なわれ、出力Ｙは、Ｙ ＝１ｈｓｆ＋＋ （θ
＋ψ）−１旦 但し、ψ＝−となる。そして、この出力Ｙは、２てい倍
パルス化回路３０において、２てい倍されて所定の位相
に位相制御されたｆＢのサンプリングクロックとして導
出される。なお、サンプルホールド回路２４又は２７の
何れかの出力が発振器２ノに帰還され、発振周波数とク
ロックランイン信号ＣＲＩの位相関係が常に一定の関係
となるように、周波数制御し、補正角範囲を拡大しても
よい。
上記のような動作を得ることによって、クロックランイ
ン信号の位相が変動すれば、これに追従して、合成器２
９の出力Ｙは、第３図に示すように、ψを微少な範囲で
連続的に可変されることになる。つ址り、サンプリング
クロックの位置を多段のカウンタを用いることなく非常
に細かく調整でき、従来のものに比べて格段と分解能を
向上したことになる。
ン信号の位相が変動すれば、これに追従して、合成器２
９の出力Ｙは、第３図に示すように、ψを微少な範囲で
連続的に可変されることになる。つ址り、サンプリング
クロックの位置を多段のカウンタを用いることなく非常
に細かく調整でき、従来のものに比べて格段と分解能を
向上したことになる。
第４図は、第２図の回路を更に具体的に示したもので、
第２図と同一部は同符号を付して説明する。即ち、発振
器２１は、コルピッツ発振器の例を示しているが、発振
器２１としては、他に種々のものを用いることが可能で
ある。たとえば、水晶発振器、電圧制御形見振器である
。
第２図と同一部は同符号を付して説明する。即ち、発振
器２１は、コルピッツ発振器の例を示しているが、発振
器２１としては、他に種々のものを用いることが可能で
ある。たとえば、水晶発振器、電圧制御形見振器である
。
フェーズシフタ２２は、差動増幅器を形成したトランジ
スタＱ１．Ｑ２、抵抗Ｒ１、コンデンサＣ１による移相
回路等によシ構成される。また、Ｒ２，Ｆｔ３はエミッ
タ抵抗、八１は定電流源、Ｒ４は負荷抵抗である。
スタＱ１．Ｑ２、抵抗Ｒ１、コンデンサＣ１による移相
回路等によシ構成される。また、Ｒ２，Ｆｔ３はエミッ
タ抵抗、八１は定電流源、Ｒ４は負荷抵抗である。
掛算器２３及びサンプルホールド回路２４は、２重平衡
形差動増幅器を利用しておシ、トラン・シフタＱ３〜Ｑ
１１．ダイオードＤ１、定電流源Ａ２、コンデンサＣ２
により構成される。
形差動増幅器を利用しておシ、トラン・シフタＱ３〜Ｑ
１１．ダイオードＤ１、定電流源Ａ２、コンデンサＣ２
により構成される。
Ｂ７．Ｂ２．Ｂ３はバイアス電源である。ダートパルス
Ｇが入力１７ているときにトランジスタＱＩＯがオンし
、位相検波が行なわれ、位相検波出力は、コンデンサＣ
２に充電される。このコンデンサＣ２は、トランジスタ
Ｑ５．Ｑ７のコレクタ電位によって充放電される。ダイ
オードＤＪ、トランジスタＱ３は、トランジスタＱ５．
Ｑ７のコレクタに安定な一定電流を供給するためのもの
である。
Ｇが入力１７ているときにトランジスタＱＩＯがオンし
、位相検波が行なわれ、位相検波出力は、コンデンサＣ
２に充電される。このコンデンサＣ２は、トランジスタ
Ｑ５．Ｑ７のコレクタ電位によって充放電される。ダイ
オードＤＪ、トランジスタＱ３は、トランジスタＱ５．
Ｑ７のコレクタに安定な一定電流を供給するためのもの
である。
他方の掛算器２６及びサンプルホールド回路２７も同様
な構成であり、トランジスタＱ１８〜Ｑ２６、ダイオー
ドＤ２、定電流源Ａ４、コンデンサＣ２、バイアス電源
Ｂ６ 、 Ｂ７ 、 Ｂ８により構成されている。
な構成であり、トランジスタＱ１８〜Ｑ２６、ダイオー
ドＤ２、定電流源Ａ４、コンデンサＣ２、バイアス電源
Ｂ６ 、 Ｂ７ 、 Ｂ８により構成されている。
掛算器２５は、トランジスタＱ１２〜Ｑ１７、定電流源
Ａ３、バイアス電源Ｂ４．Ｂ５によシ構成されている。
Ａ３、バイアス電源Ｂ４．Ｂ５によシ構成されている。
この部分は、直線性のよい増幅器であってもよい。他方
の掛算器２８も、掛算器２５と同様であり、トランジス
タＱ２７〜Ｑ３２、定電流源Ａ５、バイアス電源Ｂ９・
ＢＩＯにより構成されている。合成器２９は、掛算器２
５．２８の出力を合成する抵抗Ｒ２７によ、！７構成さ
れている。
の掛算器２８も、掛算器２５と同様であり、トランジス
タＱ２７〜Ｑ３２、定電流源Ａ５、バイアス電源Ｂ９・
ＢＩＯにより構成されている。合成器２９は、掛算器２
５．２８の出力を合成する抵抗Ｒ２７によ、！７構成さ
れている。
次に、２てい倍ノｅルス化回路３０は、コンデンサＣ４
，Ｃ５、トランジスタＱ３３〜Ｑ３ｇ、定電流源Ａ６、
バイアス電源Ｂ１１．Ｂ１２、抵抗Ｒ８による掛算器部
と、トランジスタＱ３９゜Ｑ４０、定電流源Ａ７、抵抗
Ｒ１９、Ｒ１Ｏ。
，Ｃ５、トランジスタＱ３３〜Ｑ３ｇ、定電流源Ａ６、
バイアス電源Ｂ１１．Ｂ１２、抵抗Ｒ８による掛算器部
と、トランジスタＱ３９゜Ｑ４０、定電流源Ａ７、抵抗
Ｒ１９、Ｒ１Ｏ。
してトランジスタＱ３３．Ｑ３７に導入し、トランジス
タＱｓ４．Ｑ３６のコレクタには２てい倍された信号ｆ
Ｂを導入することができる。
タＱｓ４．Ｑ３６のコレクタには２てい倍された信号ｆ
Ｂを導入することができる。
この信号はコンデンサＣ６ｆ介してノ４ルス化部に導入
され、零クロス点が設定され、正・負レベルが対象なパ
ルス信号として導出される。
され、零クロス点が設定され、正・負レベルが対象なパ
ルス信号として導出される。
上記したようにこの発明は、サンプリングクロックの位
相補正分解能を連続的で極めて細かくすることができ、
しかもこの場合、回路構成を複雑にすることなく簡単な
構成で実現し得るサンプリングクロック発生回路を提供
できる。
相補正分解能を連続的で極めて細かくすることができ、
しかもこの場合、回路構成を複雑にすることなく簡単な
構成で実現し得るサンプリングクロック発生回路を提供
できる。
第１図は従来のサンプリングクロック発生回路を示す回
路図、第２図はこの発明の一実施例を示す回路図、第３
図は第２図の回路動作説明のために示したベクトル図、
第４図は、第２図の回路の更に具体回路例を示した図で
ある０２１・・・発振器、２２・・・フェーズシフタ、
２３゜２６．２５．２８・・・掛算器、２９・・・合成
器、３０・・・２てい倍パルス化回路。
路図、第２図はこの発明の一実施例を示す回路図、第３
図は第２図の回路動作説明のために示したベクトル図、
第４図は、第２図の回路の更に具体回路例を示した図で
ある０２１・・・発振器、２２・・・フェーズシフタ、
２３゜２６．２５．２８・・・掛算器、２９・・・合成
器、３０・・・２てい倍パルス化回路。
Claims (1)
- 虐θ＋Ｃｎ５θの第１、第２の連続波信号を出力する回
路手段と、伝送されたデータの基準位相信号となるクロ
ックランイン信号と前記第１の連続波信号との位相差に
対応した出力を導出する第１の掛算器及び前記クロック
ランイン信号と前記第２の連続波信号との位相差に対応
した出力を導出する第２の掛算器と、前記第１、第２の
掛算器の出力をそれぞれ前記クロックランイン信号期間
のグー）Ａルスによって保持する第１、第２のサンプル
ホールド回路と、前記第１、第２のサンプルホールド回
路の各保持電圧に応じてそれぞれ前記第１、第２の連続
波を増幅して導出する第１、第２の増幅手段と、前記第
１、第２の増幅手段の出力を合成する合成器とを具備し
、前記合成器の出力を前記データをサンプリングするだ
めの信号として用いることを特徴とするサンプリングク
ロック発生回路０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207149A JPS5997247A (ja) | 1982-11-26 | 1982-11-26 | サンプリングクロツク発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207149A JPS5997247A (ja) | 1982-11-26 | 1982-11-26 | サンプリングクロツク発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5997247A true JPS5997247A (ja) | 1984-06-05 |
Family
ID=16535020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207149A Pending JPS5997247A (ja) | 1982-11-26 | 1982-11-26 | サンプリングクロツク発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997247A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638358A (en) * | 1982-07-19 | 1987-01-20 | Matsushita Electric Industrial Co., Ltd. | Sampling clock reproducing circuit |
-
1982
- 1982-11-26 JP JP57207149A patent/JPS5997247A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4638358A (en) * | 1982-07-19 | 1987-01-20 | Matsushita Electric Industrial Co., Ltd. | Sampling clock reproducing circuit |
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