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Die
vorliegende Erfindung betrifft einen A/D-Umsetzer (einen Analog-Digital-Umsetzer),
und insbesondere einen A/D-Umsetzer mit variabler Auflösung, passend
für eine
Verwendung in der Kommunikation.
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Es
gibt A/D-Umsetzer verschiedener Arten, wie z.B. einen ADC (Analog-Digital-Umsetzer)
mit hoher Auflösung,
der verwendet wird zur digitalen Verarbeitung eines Sprachsignals
und einen ADC mit hoher Geschwindigkeit zum Lesen eines Signals
auf einer Festplatte. Die meisten von ihnen führen eine A/D-Umsetzung mit einer
konstanten Abtastrate und einer konstanten Auflösung aus. In den letzten Jahren
wird ein ADC mit einer hohen Geschwindigkeit und einer hohen Auflösung in
einer Verwendung zur Kommunikation aufgrund der Verbreitung des
Internets nachgefragt. Der Verringerung des Leistungsverbrauchs
des ADCs wird nachgegangen für
ein Batterie-angetriebenes Gerät
mit dem ADC.
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In
Funkkommunikationsvorgängen
wird ein Schema verwendet zum Verändern eines Modulationsmodus
sowie einer Übertragungsleistung
gemäß dieser
Situation. Gemäß beispielsweise IEEE802.11a,
das einer von drahtlosen-LAN-Standards
ist, wird beschrieben, in einer Umgebung, in der ein Rauschen und
ein Interferenzsignal gering sind, ein Modulationsmodus zu verwenden,
dass eine Frequenzverwendungseffizienz hoch ist und eine Hochgeschwindigkeitsübertragung
möglich
ist, und in einer Umgebung, in der viel Rauschen und Interferenzen
auftreten, ein Modulationsmodus zu verwenden, der schwer unter dem
Einfluss des Rauschens und Interferenz kommt, obwohl er die Übertragungsgeschwindigkeit
verringert. In einem Festmodulationsmodus verändert sich eine von einem ADC
gebrauchte Auflösung
gemäß der Situation
eines Signals und eines Rauschens. Jedoch wird eine Änderung
der benötigten Auflösung beträchtlicher, wenn
der Modulationsmodus verändert
wird, wie oben beschrieben.
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Der
ADC mit variabler Auflösung
ist offenbart in einem Dokument 1: P. Setty et al. "A 5.75 b 350 M sample/s
oder 6.75 b 150 M sample/s reconfigurable flash ADC for a PRML read
channel", 1998 IEEE
International Solid-State Circuits Conference, Digest of Technical
Papers, Seiten 148–149,
und in einem Dokument 2: E.K.F. Lee et al., "Reconfigurable data converter as a building
block for mixed-signal test",
European Design and Test Conference, 1997. Proceedings, Seiten 359–363. Im
Allgemeinen ist es schwer einen ADC mit hoher Geschwindigkeit und
hoher Auflösung
zu realisieren. Das Dokument 1 offenbart eine Technik zum Verringern
einer Auflösung
in einem schnellen Betrieb und Verringern einer Umsetzungsrate zu
der Zeit eines Betriebs bei hoher Auflösung. Das Dokument 2 offenbart
die folgende Technik. Für den
Zweck eines Tests einer analog-digital-gemischten-palletierintegrierten
Schaltung werden eine Vielzahl von Umsetzungsstufen, jede umfassend
einen Ein-Bit-ADC, einen A/D-Umsetzer und einen Fehlerverstärker in
Kaskade verbunden. Die Verbindung der Umsetzungsstufen wird verändert durch
einen Schalter und ähnliches
zum Benutzen als ein DAC, eine Rauschquelle oder ein ADC. Es ist
notwendig zum Reduzieren eines Leistungsverbrauchs über eine
Verteilung eines Stromverbrauchs gemäß einem erlaubten Rauschpegel
zu entscheiden, wie es in einem Dokument 3 gezeigt ist: T.B. Cho
et al., "A 10 b, 20
M sample/s, 35 mW Pipeline A/D Converter" (IEEE Journal of Solid-State Circuits
Band 30, Nr. 3, März
1995, Seiten 166–172.
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Ein
in dem Dokument 1 erwähntes
Verfahren ist wirkungsvoll in einem Flash-Typ-ADC, passend für einen
schnellen Zugriff auf eine Festplatte, aber genügt nicht in der Auflösung für eine Verwendung
von Hochgeschwindigkeits-Funkkommunikationsvorgängen. Tatsächlich wird
oft ein ADC eines Pipeline-Typs verwendet, der exzellent hinsichtlich
der Schnelligkeit ist, mehr als der ADC eines Flash-Typs bei einer Verwendung
von Funkkommunikationsvorgängen.
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Der
in dem Dokument 2 offenbarte ADC ist ein überlegener ADC, der verschiedene
Tests ausführen
kann mit einer kleinen Tip-Besetzungsfläche zum
Testen, aber ist nicht passend für
einen geringen Leistungsverbrauch aufgrund eines A/D-Umsetzers eines
Pipeline-Typs, wobei eine Vielzahl von vollständig identischen Umsetzungsstufen
in Kaskade verbunden werden und immer betrieben werden.
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Es
ist eine Aufgabe der vorliegenden Erfindung einen A/D-Umsetzer bereitzustellen,
dessen Auflösung
variabel ist und einen Leistungsverbrauch verringert werden kann.
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US-B-6340944
offenbart einen Analog-Digital-Umsetzer mit variabler Auflösung, der
dadurch gekennzeichnet ist, das er umfasst eine Abtast- und Halteeinrichtung,
eine Vielzahl von Umsetzungsstufen, verbunden in Kaskade mit einem
Ausgang der Abtast- und Halteeinrichtung zum Umsetzten eines Ausgangssignals
der Abtast- und Halteeinrichtung mit einer Vielzahl von Bitsignalen,
und eine Synthetisiereinrichtung zum Synthetisieren der Bitsignale zum
Erzeugen eines digitalen Ausgangssignals.
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US-A-5248973
offenbart einen Analog-Digital-Umsetzer umfassend mehrere Abtast-
und Halteschaltungen parallel zueinander.
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Das
Vorliegende stellt einen Analog-Digital-Umsetzer mit variabler Auflösung bereit,
wie in Anspruch 1 beansprucht.
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Die
Erfindung kann vollständiger
verstanden werden aus der folgenden detaillierten Beschreibung,
wenn diese in Zusammenhang mit den begleitenden Zeichnungen genommen
wird, in denen:
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1 ein
Blockschaltungsdiagramm eines A/D-Umsetzers zeigt, der eine erste
Ausführungsform
der vorliegenden Erfindung betrifft;
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2 ein
Schaltungsdiagramm einer Abtast- und Halteeinrichtung in 1 zeigt;
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3 ein
Blockschaltungsdiagramm einer nicht variablen Umsetzungsstufe in 1 zeigt;
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4 ein
Blockschaltungsdiagramm einer variablen Umsetzungsstufe in 1 zeigt;
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5a und 5b Schaltungsdiagramme eines
MDAC in 3 zeigen;
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6 ein
Blockschaltungsdiagramm eines A/D-Umsetzers zeigt, hinsichtlich
einer zweiten Ausführungsform
der vorliegenden Erfindung;
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7 ein
Blockdiagramm eines A/D-Umsetzers zeigt, hinsichtlich einer dritten
Ausführungsform der
vorliegenden Erfindung;
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8 ein
Blockdiagramm eines A/D-Umsetzers hinsichtlich eines Beispiels zeigt,
das nützlich zum
Verständnis
der vorliegenden Erfindung ist;
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9 ein
Blockschaltungsdiagramm einer Einheitsverzögerungsschaltung in 8 zeigt;
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10 eine Äquivalenzschaltung
schematisch für
eine analoge Lineartransformschaltung in 8 zeigt;
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11 einen
Funkempfänger
zeigt, der einen A/D-Umsetzer mit variabler Auflösung der vorliegenden Erfindung
zeigt.
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Es
werden nun Ausführungsformen
der vorliegenden Erfindung in Bezug auf die Zeichnungen beschrieben.
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(Erste Ausführungsform)
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1 zeigt
eine Konfiguration eines A/D-Umsetzers (Analog-Digital-Umsetzer) eines Pipeline-Typs,
der in Zusammenhang steht mit der ersten Ausführungsform der vorliegenden
Erfindung. Der Ausgangsanschluss einer Abtast- und Halteeinrichtung
(S/H) 11, dem eines analoges Eingangssignal 10 zugeführt wird,
ist verbunden mit einem Teil-A/D-Umsetzer (Teil-ADC) 14 durch
eine Vielzahl von Umsetzungsstufen 12A, 12B und 13A bis 13N, die
in einer Kaskade verbunden sind. Die Vorder-Umsetzungsstufen 12A und 12B werden
als variable Umsetzungsstufen bezeichnet, und die Hinter-Umsetzungsstufen 13A bis 13N werden
nicht variable Umsetzungsstufen genannt.
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Die
Ausgangsanschlüsse
der Umsetzungsstufen 12A, 12B und 13A bis 13N und
der Teil-A/D-Umsetzer 14 sind Verbunden mit den Eingangsanschlüssen einer
digitalen Synthetisier-Schaltung 15. In dem A/D-Umsetzer
des Pipeline-Typs der obigen Konfiguration wird, wenn das analoge
Eingangssignal 10 eingegeben wird, in die Abtast- und Halteschaltung
(S/H) 11, das Signal 10 abgetastet bzw. gesampelt
und gehalten während
einer vorgegebenen Zeit durch die Abtast- und Halteschaltung 11.
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Das
gehaltene Signal der Abtast- und Halteschaltung 11 wird
sequentiell eingegeben in die variablen Umsetzungsstufen 12A und 12B und
die nicht variablen Umsetzungsstufen 13A bis 13N.
Jede der Umsetzungsstufen 12A und 12B und 13A bis 13N wandeln
um bzw. setzen um ein analoges Eingangssignal in ein digitales Signal
mit relativ wenigen Bits, und geben aus ein analoges Restsignal,
das einen Umsetzungsfehler des umgesetzten digitalen Signals der
folgenden Stufe zeigt. Das analoge Restsignal, das durch die letzte
nicht variable Umsetzungsstufe 13N ausgegeben wird, wird
umgesetzt in ein digitales Signal durch den Teil-A/D-Umsetzer 14.
Die Umsetzungsstufen 12A, 12B und 13A bis 13N werden
im Detail später
beschrieben.
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Die
digitalen Signale, die ausgegeben werden von den Umsetzungsstufen 12A und 12B und 13A bis 13N und
dem Teil-A/D-Umsetzer 14,
werden synthetisiert durch die digitale Synthetisierschaltung 15 zum
Erzeugen eines digitalen Ausgangssignals 16, das als Ganzes
eine hohe Auflösung
aufweist. In diesem Fall ist das digitale Signal, das von der Anfangsumsetzungsstufe 12A ausgegeben
wird, bei der höchstwertigen-Bit-Seite
des digitalen Ausgangssignals 16, und dem digitalen Signal,
ausgegeben von dem Teil-A/D-Umsetzer 14,
d.h. das digitale Signal, erhalten von dem A/D-Umsetzen des analogen Restsignals, ausgegeben
durch die letzte Umsetzungsstufe 13N, ist bei der niederwertigsten-Bit-Seite des digitalen
Ausgangssignals 16.
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Die
digitalen Signale, die von den Umsetzungsstufen 12A und 12B und 13A bis 13N und
dem Teil-A/D-Umsetzer 14 entsprechend ausgegeben werden,
weisen relative Verzögerungszeiten
auf. Jede der relativen Verzögerungszeiten
entspricht einer Gesamtzeit der Verzögerungszeiten der Stufen von
der ersten Stufe (12A) bis zur n-ten Stufe (12B, 13A ...
oder 13N) mit Bezug auf das gleiche analoge Signal, ausgegeben
von der Abtast- und Halteschaltung 11. Deshalb miss die
digitale Synthetisierschaltung 15 die relativen Verzögerungszeiten
kompensieren und dann die digitalen Signale synthetisieren.
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2 zeigt
eine konkrete Konfiguration der Abtast- und Halteschaltung 11.
Die Abtast- und Halteschaltung 11 umfasst vier Abtast-
und Halteeinheiten 21 bis 24, die parallel verbunden
sind. Jede der Abtast- und Halteeinheiten 21 bis 24 umfasst
eine herkömmliche
Differenzial-Abtast- und Halteschaltung, einschließlich einem
Operationsverstärker
OA, Kondensatoren C11 und C12, Abtastschalter S11 und S12 und Halteschalter
S13 bis S16. Ein Vorstromschalter bzw. Bias-Stromschalter S17 zum An- und Ausschalten
eines Vorstroms bzw. Vorspannungsstroms ist verbunden mit jeder
der Abtast- und Halteeinheiten 21 bis 24.
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Die
Kondensatoren C11 und C12 müssen eine
große
Kapazität
aufweisen zum Verringern eines Rauschens in einem Fall, dass der
A/D-Umsetzer eine Ausgabe einer hohen Auflösung als Gesamtheit braucht.
Der A/D-Umsetzer der vorliegenden Erfindung ist so konfiguriert,
dass die Auflösung
beispielsweise geschaltet werden kann auf 10 Bits und 9 Bits. Die
Auflösung
entspricht der Anzahl der Bits des digitalen Ausgangssignals 16,
ausgegeben von dem A/D-Umsetzer. Da eine Rauschspannung umgekehrt
proportional ist zu einer Wurzel der Kapazität, ist die Kapazität der Kondensatoren
C11 und C12, die benötigt
wird zum Erhalten der Auflösung von
10 Bits, viermal die, die nötig
ist zum Erlangen der Auflösung
von 9 Bits.
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Für die Auflösung von
10 Bits wird ein 10-Bit-Modus angenommen, und für die Auflösung von 9 Bits wird ein 9-Bit-Modus angenommen.
In dem 10-Bit-Modus werden alle der vier Abtast- und Halteeinheiten 21 bis 24 betrieben,
wobei in dem 9-Bit-Modus eine einzelne Abtast- und Halteeinheit
betrieben wird. In dem 9-Bit-Modus wird der Vorstromschalter S17
der Teil-Abtast- und Halteeinheit abgeschaltet zum Abschneiden des
Vorstroms der Abtast- und Halteeinheit. Daher kann ein Stromverbrauch
verringert werden.
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In
dem A/D-Umsetzer des Pipeline-Typs, den die vorliegende Ausführungsform
betrifft, wird das Rauschen geringer sobald die Umsetzungsstufe näher an den
Eingangsanschluss für
das analoge Eingangssignal 10 kommt. Dies verlangt einen
Kondensator mit großer
Kapazität,
was im Erhöhen
des Stromverbrauchs des Verstärkers
zum Antreiben der Umsetzungsstufe resultiert. In der vorliegenden
Ausführungsform
umfasst die Abtast- und Halteschaltung 11 als Eingangsschaltung,
eine Vielzahl von Teil-Abtast- und Halteeinheiten 21 bis 24,
die parallel verbunden sind und nur die Abtast- und Halteeinheiten, dessen
Nummern einer notwendigen Auflösung (oder
einer verlangten oder zu erzielenden Auflösung) entsprechen, werden aktiviert
zum Abtasten und Halten eines Signals. In anderen Worten werden ein
oder mehrere der Teil-Abtast- und Halteeinheiten 21 bis 24 selektiv
aktiviert entsprechend der notwendigen Auflösung. Als Ergebnis kann der
Stromverbrauch des Verstärkers
in dem 9-Bit-Modus bevorzugt auf ein Viertel von dem 10-Bit-Modus
verringert werden.
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Die
variablen Umsetzungsstufen 12A und 12B und die
nicht variablen Umsetzungsstufen 13A bis 13N werden
unter Bezugnahme auf die 3 und 4 beschrieben.
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3 zeigt
die Konfiguration von einer der nicht variablen Umsetzungsstufen 13A bis 13N.
Zu der einen nicht variablen Umsetzungsstufe wird ein analoges Signal
eingegeben, das von der letzten variablen Umsetzungsstufe 12B oder
der nicht variablen Umsetzungsstufe, gefolgt von der einen nicht
variablen Umsetzungsstufe, ausgegeben wird. Ein analoges Eingangssignal 31 wird
umgesetzt zu einem digitalen Signal 33 mit wenigen Bits
durch einen Teil-A/D-Umsetzer 32. Das digitale Signal 33,
ausgegeben von dem Teil-A/D-Umsetzer 32, wird eingegeben
in die digitale Synthetisierschaltung 15 von 1 und
dem MDAC (multiplizierender Digital-Analog-Umsetzer, englisch: multiplying digital-to-analog converter) 34.
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Der
MDAC 34 ist eine Art von DAC, der einen Teil-DAC 35 enthält, sowie
einen Subtrahierer 36 und einen Restverstärker 37,
um ein digitales Eingangssignal einer A/D-Umsetzung zu unterziehen,
um ein Differenzsignal zu erzeugen zwischen einem analogen Eingangssignal
und einem A/D-umgesetzten Signal und um das Differenzsignal mit
einem gegebenen Wert zu multiplizieren. Das digitale Signal 33 von dem
Teil-ADC 32 wird umgesetzt in ein analoges Signal durch
einen Teil-DAC 35. Ein Differenzsignal zwischen diesem
analogen Signal und dem analogen Signal 31, eingegeben
in die nicht variable Umsetzungsstufe, wird erhalten durch den Subtrahierer 36. Das
Differenzsignal, das ausgegeben wird von dem Subtrahierer 36 (genannt
ein Restsignal) wird verstärkt
durch den Restverstärker 37.
Das analoge Restsignal 38, das von dem Restverstärker 37 ausgegeben
wird, wird ausgegeben zu der nächsten nicht
variablen Umsetzungsstufe.
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4 zeigt
die Konfiguration von einer der variablen Umsetzungsstufen 12A und 12B.
Das analoge Signal 31, das von der Abtast- und Halteschaltung 11 von 1 oder
der vorderen variablen Umsetzungsstufe 12A ausgegeben wird,
wird eingegeben in die variable Umsetzungsstufe.
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Das
analoge Eingangssignal 31 und das digitale Signal 33,
ausgegeben von dem Teil-ADC 32, werden eingegeben in die
digitale Synthetisierschaltung 15 und eine Vielzahl von
Teil-MDAC 34A bis 34C,
parallel verbunden miteinander. Die Teil-MDAC 34A bis 34C sind
jeweils konfiguriert wie der in 3 gezeigte
MDAC 34 und umfassen einen Teil-DAC 35, einen
Subtrahierer 36 und einen Restverstärker 37.
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Wie
so beschrieben, ist die nicht variable Umsetzungsstufe nur eine
Umsetzungsstufe mit dem in 3 gezeigten
MDAC. Andererseits wird die variable Umsetzungsstufe realisiert
durch einen MDAC, der konfiguriert ist durch eine Vielzahl von Teil-MDACs,
die parallel verbunden sind, wie in 4 gezeigt.
Die Anzahl der Teil-MDACs, die zu aktivieren sind, wird verändert entsprechend
einer notwendigen Auflösung.
In dem 10-Bit-Modus werden alle der Teil-MDACs 34A bis 34C in 4 aktiviert zum
Ausgeben entsprechender analoger Restsignale. Die analogen Restsignale
der Teil-MDACs 34A bis 34C werden hinzugefügt zum Ausgeben
eines analogen Signals. In dem 9-Bit-Modus wird nur einer der Teil-MDACs
aktiviert zum Ausgeben eines analogen Restsignals. Demgemäß kann ein Stromverbrauch der
Umsetzungsstufe in dem neuen Bit-Modus reduziert werden.
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Es
ist nicht unmöglich
variable Umsetzungsstufen für
alle Umsetzungsstufen zu verwenden. Jedoch reduziert in diesem Fall
die Umsetzungsstufe der niederwertigsten-Bit-Seite den benötigten Kapazitätswert eines
Kondensators, so dass es unmöglich ist,
den Einfluss der Störkapazität zu ignorieren. Demgemäß geht ein
Vorteil bei der Verwendung der variablen Umsetzungsstufe verloren.
Aus diesem Grund werden in der vorliegenden Ausführungsform die variablen Umsetzungsstufen 12A und 12B verwendet
bei der höchstwertigen-Bit-Seite
nahe dem Eingangsanschluss verwendet, wobei die nicht variablen
Umsetzungsstufen 13A bis 13N bei der niederwertigsten-Bit-Seite verwendet werden.
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Die 5A und 5B zeigen
konkrete Schaltungsbeispiele des MDAC 34, gezeigt in 3. Der
MDAC 34 umfasst eine geschaltete Kondensatoreinheit mit
einer Schaltergruppe 41, eine Kondensatorgruppe 42 und
einem OTA (Durchgriffs-Operationsverstärker, englisch:
Operational Transconductance Amplifier) 43. Die Schaltergruppe 41,
die Kondensatorgruppe 42 und der OTA 43 entsprechen
dem DCA, dem Subtrahierer 36 und dem Restverstärker entsprechend.
Die Kondensatoren C1 bis C6 der Kondensatorgruppe 41 weisen
die gleichen Kapazitäten
auf und der Kondensator C7 weist eine Kapazität auf, die zweimal so groß ist wie
jede von den Kondensatoren C1 bis C6.
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Das
Signal, das von der Abtast- und Halteeinrichtung 11 oder
der nachfolgenden Umsetzungsstufe ausgegeben wird, wird zugeführt zu dem
MDAC 34 als ein positives Phaseneingangssignal Vin+, und das
analoge Signal von dem DAC 35 wird zugeführt zu dem
MDAC 34 als ein negatives Phasensignal-Eingangssignal Vin–. Das Restsignal,
das ein Differenzsignal darstellt zwischen diesen Signalen, wird ausgegeben
als ein Differenzial-Ausgangssignal Vout+, Vout– von dem MDAC 34.
Der Betrieb des MDAC der 5A und 5B wiederholt
alternativ einen Abtast- und Haltemodus und einen Verstärkungsmodus.
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In
dem Abtast- und Haltemodus verbindet die Schaltergruppe 41 alle
Kondensatoren C1 bis C7 der Kondensatorgruppe 42 mit dem
Eingangsanschluss, wie in 5A gezeigt,
und schließt
den Eingang und Ausgang des OTA kurz. Andererseits arbeitet in dem Verstärkungsmodus
die Schaltergruppe 41, wie in 5B gezeigt,
um eine positive Referenzspannung Vref+ oder eine negative Referenzspannung
Vref– an die
Kondensatoren C1 bis C6 der Kondensatorgruppe 42 anzulegen.
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Der
AID-Umsetzer der vorliegenden Ausführungsform kann die Auflösung umschalten
auf eine Vielzahl von Stufen, wie z.B. den 10-Bit-Modus (Hochauflösungsmodus)
und den 9-Bit-Modus (Niedrigauflösungsmodus).
In der Abtast- und Halteschaltung 11 werden das Abtasten
und Halten ausgeführt unter
Verwendung der Abtast- und Halteeinheiten 21 bis 24,
die parallel verbunden sind, wobei ein oder mehrere von ihnen selektiv
aktiviert wird entsprechend einer benötigten Auflösung. Dies verringert einen
Stromverbrauch in dem Niedrigauflösungsmodus.
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Andererseits
wird, in den variablen Umsetzungsstufen 12A und 12B,
die angeordnet sind bei der Ausgangsseite (der höchstwertigen-Bit-Seite) der Abtast-
und Halteschaltung 11, das analoge Eingangssignal 31,
ausgegeben von der Vorstufe, umgesetzt in ein digitales Signal 36 unter
Verwendung der MDACs 34A bis 34C, die parallel
verbunden sind, wobei eine oder mehrere von ihnen selektiv aktiviert wird
entsprechend einer benötigten
Auflösung.
Zu dieser Zeit wird ein Differenzsignal (Restsignal) zwischen dem
analogen Signal, umgesetzt durch den DAC 35 und dem analogen
Signal 31, ausgegeben an die nächste Umsetzungsstufe. Dies
reduziert den Stromverbrauch in der Umsetzungsstufe.
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Wie
oben beschrieben, kann der A/D-Umsetzer der vorliegenden Ausführungsform
eine Auflösung
wie benötigt
verändern
und den Leistungsverbrauch reduzieren, wenn die Auflösung gering
ist. Deshalb kann, wenn der A/D-Umsetzer der vorliegenden Ausführungsform
angewandt wird auf einen Funkempfänger, der Leistungsverbrauch
balanciert werden mit einer Übertragungsrate.
Die vorliegende Ausführungsform
ist wirkungsvoll für
eine tragbare Funkkommunikationseinheit, die eine Batterie als Leistungsquelle
verwendet. Wenn der vorliegende A/D-Umsetzer verglichen wird mit
einem A/D-Umsetzer
mit einer festen Auflösung,
beispielsweise in einer Situation einer niedrigen Übertragungsrate,
kann die Funkkommunikationseinheit, die den vorliegenden A/D-Umsetzer
verwendet, für
eine lange Zeit kommunizieren, unter Verwendung einer Batterie der gleichen
Kapazität.
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(Zweite Ausführungsform)
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6 zeigt
die Konfiguration eines A/D-Umsetzers eines Pipeline-Typs, der in
Zusammenhang steht mit der zweiten Ausführungsform der vorliegenden
Erfindung. Die Abtast- und Halteschaltung 11 umfasst eine
Vielzahl von Abtast- und Halteeinheiten 21 bis 24,
die parallel miteinander verbunden sind wie bei der ersten Ausführungsform
der 2, und führt
ein Abtasthalten von einem analogen Eingangssignal 10 aus
durch die Abtast-Halte-Einheiten, wobei eine oder mehrere von ihnen
selektiv aktiviert werden, entsprechend einer benötigten Auflösung.
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In
der vorliegenden Ausführungsform
werden die nicht variablen Umsetzungsstufen 13A bis 13N,
gezeigt in 3, als Vielzahl von Umsetzungsstufen
verwendet, die in einer Kaskade verbunden sind mit der hinteren
Stufe der Abtast- und Halteschaltung 11. Ein Umgehungsschalter 18 ist
parallel verbunden mit der ersten Stufe 13A der nicht variablen
Umsetzungsstufen 13A bis 13N, d.h. zwischen dem
Eingangs- und Ausgangsanschluss der Umsetzungsstufe 13A.
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Der
Umgehungsschalter 18 schaltet aus oder ein entsprechend
einer notwendigen Auflösung. In
anderen Worten schaltet in einem Hochauflösungsmodus, beispielsweise
einem 10-Bit-Modus, den Umgehungsschalter 18 aus, um die
Umsetzungsstufe 13A zu aktivieren. In einem Niedrigauflösungs-Modus,
beispielsweise einem 9-Bit-Modus, schaltet der Umgehungsschalter 18 ein,
um den Vorstrom der Umsetzungsstufe 13A abzuschneiden und den
Betrieb der Umsetzungsstufe 13A zu stoppen.
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Wie
oben beschrieben, braucht die Umsetzungsstufe des ADC des Pipeline-Typs
einen Kondensator einer Kapazität,
die sich erhöht
mit einem Annähern
an die Eingabe. Eine große
Antriebsleistung wird benötigt
zum Antreiben solch einer Umsetzungsstufe. Dem gemäß ist es
notwendig, einen Verstärker
mit einem großen
Leistungsverbrauch zu verwenden. Gemäß der vorliegenden Ausführungsform kann
der Leistungsverbrauch effektiv reduziert werden durch Freigeben
der ersten Umsetzungsstufe 13A, wenn die Auflösung um
1 Bit verringert werden kann.
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Die
ungerade nummerierten Umsetzungsstufen 13A, 13C,
..., führen
eine A/D-Umsetzung aus, wenn die Abtast- und Halteschaltung 11 in
einem Halte-Modus ist, und führt
ein Halten eines Ausgangs sowie eine A/C-Umsetzung aus, wenn sie
in einem Abtast-Modus ist. Die gerade nummerierten Umsetzungsstufen 13B,
..., führen
einen Betrieb aus, der invertiert ist zu dem der ungeraden nummerierten
Umsetzungsstufen 13A, 13C, .... Aus diesem Grund muss,
wenn eine Umsetzungsstufe 13A umgangen wird, wie in der
vorliegenden Erfindung, das zu liefernde Taktsignal an jede der
anderen Umsetzungsstufen 13B bis 13N, invertiert
werden mit Bezug auf eine Phase. Das Taktsignal, das geliefert wird
zu den Umsetzungsstufen 13B bis 13N, wird verwendet
zum Betreiben des Teil-ADCs 32 und MDACs 34, wie
in 3 gezeigt.
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Eine
Taktinvertierschaltung 19, gezeigt in 6,
führt eine
Phaseninversion von solch einem Taktsignal aus. In anderen Worten
wird die Phase des Taktsignals geliefert an die Umsetzungsstufen 13B bis 13N,
wenn der Umgehungsschalter 18 AN ist, invertiert mit Bezug
auf die Phase, wenn der Umgehungsschalter 18 AUS ist. Da
die erste Umsetzungsstufe 13A stoppt, wenn der Umgehungsschalter 18 AN
ist, braucht nur die Phase des Taktsignals, das zuzuführen ist,
an die Umsetzungsstufen 13B bis 13N, nicht immer
invertiert zu werden. Die Phase des zu allen Umsetzungsstufen 13A bis 13N zu
liefernden Taktsignals kann invertiert werden.
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(Dritte Ausführungsform)
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7 zeigt
eine Konfiguration eines A/D-Umsetzers eines Pipeline-Typs, der
in Zusammenhang steht mit der dritten Ausführungsform der vorliegenden
Erfindung. Alle Umsetzungsstufen sind nicht variable Umsetzungsstufen 13A bis 13N, ähnlich wie
in der zweiten Ausführungsform.
In der vorliegenden Ausführungsform
wird ein Umgehungsschalter 18B zum Umgehen der zweiten
Umsetzungsstufe 13B bereitgestellt, sowie ein Umgehungsschalter 18A zum
Umgehen der ersten Umsetzungsstufe 13A.
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Wenn
ein Umsetzungsschalter, der den Teil-ADC 32 einschließt, der
ein digitales Signal von 1 oder 1,5 Bit ausgibt, verwendet wird
als Umsetzungsstufen 13A bis 13N, kann eine Umschaltfunktion
von 2-Bit-Breite in Einheiten von 1 Bit, nämlich drei Phasen der Auflösung realisiert
werden. In diesem Fall, falls 16 Teil-Abtast- und Halteeinheiten,
die parallel verbunden sind, verwendet werden für die Abtast- und Halteschaltung 11,
kann, wenn die Auflösung
reduziert wird um 1 Bit, der Stromverbrauch reduziert werden um
1/16. Wenn die Auflösung
um 2 Bit reduziert wird, kann der Stromverbrauch verringert werden
auf 4/16. Andererseits invertiert eine Taktinvertierschaltung 19 das
Taktsignal nur, wenn die Auflösung
um 1 Bit reduziert wird.
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Beispiel,
das nützlich
zum Verständnis
der Erfindung ist.
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8 zeigt
eine Konfiguration für
einen A/D-Umsetzer, der ein Beispiel betrifft, das nützlich zum
Verständnis
der vorliegenden Erfindung ist. Ein analoges Eingangssignal 50 wird
abgetastet und gehalten durch eine Abtast- und Halteschaltung 51.
Die Abtast- und Halteschaltung 51 umfasst eine Vielzahl von
Abtast- und Halteeinheiten, die parallel verbunden sind, ähnlich wie
in der ersten Ausführungsform, die
in 2 gezeigt ist, und abtastet und hält das analoge
Eingangssignal 50 mit den Abtast- und Halteeinheiten, wobei
eine oder mehrere von ihnen selektiv aktiviert werden, entsprechend
einer benötigten
Auflösung.
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Das
durch die Abtast- und Halteschaltung 51 abgetastete und
gehaltene analoge Signal wird eingegeben in eine analoge Verzögerungsschaltung 52. Die
analoge Verzögerungsschaltung 52 umfasst
eine Vielzahl von (beispielsweise drei) Einheitsverzögerungsschaltungen 53A bis 53C,
die in Kaskade verbunden sind, um die abgetasteten und gehaltenen Analogsignale
durch die gleiche Einheitszeit zu verzögern. Die analoge Verzögerungsschaltung 52 erzeugt
vier analoge Ausgangssignale mit einer Relativitätsverzögerungszeit, bestimmt durch
die Verzögerungszeit
der Einheitsverzögerungsschaltungen 53A bis 53C und
einschließlich
des analogen Signals, ausgegeben von der Abtast- und Halteschaltung 51.
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Die
Einheitsverzögerungsschaltungen 53A bis 53C umfassen
eine Vielzahl von Teil-Verzögerungsschaltungen 531 bis 534,
die parallel verbunden sind, wie in 9 gezeigt.
Das analoge Signal, das von der Abtast- und Halteschaltung 51 ausgegeben
wird, wird verzögert
durch die Teil-Verzögerungsschaltungen,
wobei eine oder mehrere von ihnen selektiv verwendet werden entsprechend
einer benötigten
Auflösung.
In anderen Worten sind die Vorstromschalter 535 bis 538 zum
An- und Ausschalten eines Vorstroms verbunden mit den Teil-Verzögerungsschaltungen 531 bis 534.
Die Verzögerungsschaltungen 531 bis 534 können angeschaltet
und ausgeschaltet werden in Betrieb mit diesen Schaltern 535 bis
538.
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Die
vier analogen Signale, die von der analogen Verzögerungsschaltung 52 ausgegeben
werden, werden eingegeben in eine analoge lineare Umsetzungsschaltung 54.
Die analoge lineare Umsetzungsschaltung 54 umfasst vier
gewichtete Addiererschaltungen, zu denen vier analoge Signale A1
bis A4, ausgegeben von der analogen Verzögerungsschaltung 54,
gemeinsam geliefert werden, wie gezeigt durch eine äquivalente
Schaltung von 10. In anderen Worten werden
die analogen Signale A1 bis A4 gewichtet mit verschiedenen Gewichtungsfaktoren
mit 16 Gewichtungseinheiten 61A bis 64D. Danach
werden die gewichteten analogen Signale A1 bis A4 addiert mit vier
Addierern 65A bis 65D. Als Ergebnis werden die
analogen Signale A1 bis A4 einer linearen Transformation (erste
lineare Transformation) ausgesetzt, um vier lineare transformierte
analoge Signale B1 bis B4 zu erzeugen. Die Gewichtungseinheit umfasst
einen Multiplizierer zum Multiplizieren des Gewichtungsfaktors mit
dem analogen Eingangssignal, um das analoge Signal einer Gewichtung
auszusetzen.
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Spezieller
gesagt, wird das Signal A1 mit den Gewichtungseinheiten 61A bis 61D gewichtet,
das Signal A2 mit den Gewichtungseinheiten 62A bis 62D,
das Signal A3 mit den Gewichtungseinheiten 63A bis 63D,
und das Signal A4 mit den Gewichtungseinheiten 64A bis 64D.
Der Addierer 65A addiert die Ausgaben der Gewichtungseinheiten 61A, 62A, 63A und 64A,
der Addierer 65B addiert die Ausgaben der Gewichtungseinheiten 61B, 62B, 63B und 64B,
der Addierer 65C addiert die Ausgaben der Gewichtungseinheiten 61C, 62C, 63C und 64C und
der Addierer 65D addiert die Ausgaben der Gewichtungseinheiten 61C, 62D, 63D und 64D.
Als Ergebnis werden die linear transformierten analogen Signale B1
bis B4 erzeugt.
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Auf
diese Art und Weise sind, da die Gewichtungsfaktoren, die den vier
linearen analogen Signalen B1 bis B4 gegeben werden, die ausgegeben
werden von der analogen Lineartransformationsschaltung 54 sich
voneinander unterscheiden, die linear transformierten analogen Signale
B1 bis B4 unterschiedlich in einer statistischen Eigenschaft. In
anderen Worten wird das analoge Eingangssignal 50 auseinander
genommen durch die analoge Verzögerungsschaltung 52 und
die analoge lineare Transformationsschaltung 54, in die
linear transformierten analogen Signale B1 bis B4, die eine Vielzahl
von analogen Signalkomponenten sind, verschieden voneinander in
der statistischen Eigenschaft.
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Die
linear transformierten analogen Signale B1 bis B4 werden umgesetzt
in digitale Signale mit den Teil-ADCs 55A bis 55D.
Die vier digitalen Signale, ausgegeben von den Teil-ADCs 55A bis 55D werden
eingegeben in eine digitale Lineartransformationsschaltung 56.
Die digitale Lineartransformationsschaltung 56 setzt die
vier digitalen Eingangssignale einer zweiten Lineartransformation
aus, dies ist eine Transformation, die invertiert mit Bezug auf
die erste Lineartransformation der analogen Lineartransformationsschaltung 54,
zum Ausgeben von vier linear transformierten digitalen Signalen
C1 bis C4. Deshalb sind die linear transformierten digitalen Signale C1
bis C4 analoge Signale vor dem Ausführen der ersten Lineartransformation
mit der analogen Lineartransformationsschaltung 54, d.h. äquivalent
zu digitalen Signalen, erhalten durch die Analog-Digital-Umsetzung der analogen
Ausgangssignale A1 bis A4, erzeugt durch die analoge Verzögerungsschaltung 52.
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Die
linear transformierten digitalen Signale C1 bis C4 werden eingegeben
in eine digitale Verzögerungsaddiererschaltung 57.
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Die
digitale Verzögerungsaddiererschaltung 57 umfasst
drei Einheitsverzögerungsschaltungen 58A bis 58C mit
der gleichen Einheitszeitverzögerung,
wie die der Einheitsverzögerungsschaltungen 53A bis 53C der
analogen Verzögerungsschaltung 52 und
drei Addierern 59A bis 59C. Die linear transformierten
digitalen Signale C1 bis C4 werden verzögert mit der gleichen relativen
Verzögerungszeit
wie die der analogen Verzögerungsschaltung 52 und
addiert, um ein digitales Ausgangssignal 60 zu erzeugen,
das einer Analog-Digital-Umsetzung
unterworfen wird.
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In
anderen Worten werden die linear transformierten digitalen Signale
C1 bis C4 eingegeben in die Einheitsverzögerungsschaltung 58A und
die Addierer 59A, 59B und 59C entsprechend.
Die Ausgaben der Addierer 59A und 59B werden eingegeben
in die Einheitsverzögerungsschaltung 58B und 58C, und
ein digitales Ausgangssignal 60 wird ausgegeben durch den
letzten Stufenaddierer 58C. Die digitale Verzögerungsaddiererschaltung 57 erzeugt
das digitale Ausgangssignal 60, das dem analogen Eingangssignal 50 entspricht,
durch Ausführen
einer Verarbeitung eines Invertierens in Bezug auf die analoge Verzögerungsschaltung 52.
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Wie
so beschrieben, wird in dem A/D-Umsetzer des vorliegenden Beispiels
das analoge Eingangssignal 50 abgetastet und gehalten durch
die Abtast- und Halteschaltung 51 und dann auseinander genommen
in eine Vielzahl von analogen Signalkomponenten, die unterschiedlich
sind in ihrer statistischen Eigenschaft voneinander, durch die analoge Verzögerungsschaltung 52 und
die analoge Lineartransformationsschaltung 54. Danach werden
die Signalkomponenten umgesetzt in digitale Signale durch die Teil-ADCs 55A bis 55D.
Die digitalen Signale, ausgegeben von den Teil-ADCs 55A bis 55D,
werden kombiniert durch die digitale Lineartransformationsschaltung 56 mit
der Invertierungstransformations-Charakteristik mit Bezug auf die analoge
Lineartransformationsschaltung 54 und die digitale Verzögerungsaddiererschaltung 57,
zum Ausgeben des digitalen Ausgangssignals 60.
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Solch
eine Konfiguration kann ein SN-Verhältnis effektiv verbessern durch
Steuern eines Quantisierungsrauschens, selbst wenn eine individuelle
Auflösung
der Teil-ADCs 55A bis 55D gering ist, um einen
A/D-Umsetzer mit einer hohen Auflösung zu realisieren.
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Gemäß dem obigen
A/D-Umsetzer kann, wenn beispielsweise ADCs mit einer 10-Bit-Auflösung, wie
in den vorhergehenden Ausführungsformen
beschrieben, als Teil-ADCs 55A bis 55D verwendet
werden, eine 11-Bit-Auflösung
realisiert werden. Gewöhnlich
reduziert, selbst wenn der ADC die Ausgabe der 10-Bit-Auflösung erzeugt,
sich die effektive Auflösung
auf 9,5 Bits mit Bezug auf ein Signal-Rausch-Leistungs-Verhältnis, aufgrund
des Effekts eines Fehlers oder Rauschens. Wenn die analoge Lineartransformationsschaltung 54 angeordnet ist
vor den Teil-ADCs 55A bis 55D, ähnlich wie
bei der vorliegenden Ausführungsform,
kann die Verwendung der Teil-ADCs 55A bis 55D mit
der effektiven Auflösung
von 9,5 Bits, ein A/D-Umsetzer
der effektiven Auflösung
von 10,5 Bits realisiert werden.
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Wenn
eine Matrix einer Lineartransformation in der analogen Lineartransformationsschaltung 54 variabel
gemacht wird, d.h. unter Verwendung einer variablen analogen Lineartransformationsschaltung, dessen
Lineartransformationsmatrix variabel ist, ist es möglich einen
Analog-Digital-Umsetzer mit einer effektiven Auflösung von
10 Bits zu realisieren, durch Verwenden von zwei der vier Teil-ADCs 55A bis 55D. Unter
gewissen Umständen
kann nur ein Teil-ADC verwendet werden. Wie so beschrieben, ist
der Vorteil der vorliegenden Ausführungsform ein Ermöglichen
die effektive Auflösung
des A/D-Umsetzers in Einheiten von nicht 1-Bit, aber 0,5-Bit zu
steuern. In der Konfiguration, bei der vier Teil-ADCs 55A bis 55D parallel
angeordnet sind, wie bei der vorliegenden Ausführungsform, ist der variable
Bereich der Auflösung
1 Bit. Jedoch ist es möglich
einen variablen Bereich von 2 Bits zu halten, wenn beispielsweise
16 Teil-ADCs verwendet
werden, und ein variabler Bereich von 3 Bits, wenn 64 Teil-ADCs
verwendet werden. Des weiteren kann die digitale Lineartransformationsschaltung 56 eine
variable digitale Lineartransformationsschaltung umfassen, dessen
Lineartransformationsmatrix variabel ist.
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In
dem vorliegenden Beispiel, das nützlich zum
Verständnis
der Erfindung ist, wird eine Auflösung, die von dem A/D-Umsetzer benötigt wird,
in diesem Beispiel die Anzahl der Abtast- und Halteeinheiten, die
das analoge Signal 50 abtasten und halten in der Abtast-
und Halteschaltung 51, gemäß der Anzahl der parallelen
Teil-ADCs verringert oder erhöht,
wie bei der obigen Ausführungsform.
Des weiteren wird in dem vorliegenden Beispiel, das nützlich zum
Verständnis
der Erfindung ist, die Anzahl der Teil-Verzögerungsschaltungen,
die zum Verzögern eines
analogen Signals verwendet werden, tatsächlich erhöht und verringert in den Einheitsverzögerungsschaltungen 53A bis 53C der
analogen Verzögerungsschaltung 52.
Im Speziellen wird in einem Hochauflösungs-Modus die Anzahl der
Abtast- und Halteeinheiten zum Abtasten und Halten eines analogen
Signals und die Anzahl der Teil-Verzögerungsschaltungen zum tatsächlichen
Verzögern
des analogen Signals erhöht.
In einem Niedrigauflösungs-Modus
wird sie verringert. Daher kann ein Stromverbrauch gemäß der Auflösung reduziert
werden.
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In
dem vorliegenden Beispiel, das nützlich zum
Verständnis
der Erfindung ist, kann eine Kombination der analogen Lineartransformationsschaltung 54 und
der digitalen Lineartransformationsschaltung 56 beispielsweise
eine Kombination einer analogen DCT-Schaltung und einer digitalen
IDCT(Invertier-DCT)-Schaltung sein, sowie eine Kombination einer
analogen DFT(diskrete Fourier-Transformierung)- Schaltung und einer digitalen IDFT(invertierten diskreten
Fourier-Transformation)-Schaltung, sowie eine Kombination einer
analogen Einheits-Umsetzungsschaltung oder einer digitalen Invertiereinheits-Umsetzerschaltung.
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Es
wird nun ein Funkempfänger
beschrieben, der eine Analog-Digital-Umsetzungsschaltung mit
einer variablen Auflösung
der vorliegenden Erfindung verwendet.
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Gemäß dem in 11 gezeigten
Funkempfänger
ist eine Antenne 71 verbunden mit einem Hochfrequenzfilter 72.
Der Ausgangsanschluss des Hochfrequenzfilters 72 ist verbunden
mit einem Frequenz-Umsetzer 74 durch eine Niedrigrausch-Verstärkerschaltung 73.
Der Ausgangsanschluss des Frequenz-Änderers 74 ist
verbunden mit einem Frequenz-Umsetzer 77 durch einen Zwischenfilter 75 und
einen variablen Verstärkungsverstärker 76.
Der Ausgangsanschluss des Frequenz-Umsetzers 77 ist verbunden
mit einer digitalen Verarbeitungseinheit 79 durch einen
variablen Auflösungs-A/D-Umsetzer 78,
basierend auf den obigen Ausführungsformen.
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Es
wird ein Fall in dem Funkempfänger
der obigen Konfiguration beschrieben, dass eine Funkwellenumgebung
nicht so bevorzugt ist und nur ein schwaches Signal bereitgestellt
wird, und ein Fall, dass eine Funkwellenumgebung gut ist und ein
Empfangssignal von ausreichender Intensität bereitgestellt wird.
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Wenn
nur ein schwaches Empfangssignal von der Antenne 71 empfangen
werden kann wird die Funkwelle, die von einem unterschiedlichen
Kommunikationssystem verwendet wird, entfernt von dem Empfangssignal
durch den Hochfrequenzfilter 72. Danach wird das Empfangssignal
verstärkt
mit der Niedrigrausch-Verstärkungsschaltung 73.
Gewöhnlich
hat ein Filter einen geringen Verlust in einem Durchlassband, sodass
eine Ausgangssignalamplitude kleiner wird als eine Eingangssignalamplitude.
Zusätzlich
gibt es ein Rauschen in der Niedrigrausch-Verstärkungsschaltung, selbst wenn
sie eine Niedrigrausch-Verstärkungsschaltung
ist. Als Ergebnis verschlechtert sich ein Signal-zu-Rausch-Leistungs-Verhältnis in
einer Ausgangsseite mehr als in einer Eingangsseite.
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Das
mit dem Niedrigrausch-Signalverstärker 73 verstärkte Signal
wird eingegeben, um in den Frequenz-Umsetzer 74 eingegeben
zu werden, und umgesetzt in eine Zwischenfrequenz. Der Zwischenfrequenzfilter 15 entfernt
ein Signal, außer
einem Empfangskanal von dem Ausgangssignal von dem Frequenz-Umsetzer 74.
Das Signal des Zwischenfrequenzfilters 15 wird verstärkt mit
dem variablen Verstärkungsverstärker 76.
Wenn ein Eingangssignal schwach ist, wird die Verstärkung des
variablen Verstärkungsverstärkers 76 erhöht. Aus
diesem Grund wird ein Rauschen stark verstärkt und ein großes Rauschen
wird ausgegeben. In anderen Worten wird das Signal, das anzeigt,
dass ein Signal-zu-Rausch-Leistungs-Verhältnis klein ist, ausgegeben.
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Die
Ausgabe des variablen Verstärkungsverstärkers 76 wird
umgesetzt mit der Frequenz-Umsetzungsschaltung 77 in die
Niedrigfrequenz, die umgesetzt werden kann durch den ADC und wird
eingegeben in den variablen Auflösungs-AD-Umsetzer 78. Da
die Verstärkung
des variablen Verstärkungsverstärkers 76 hoch
ist, wird die Signalamplitude groß, aber ein Rauschen wird auch
groß.
In diesem Fall ist es nicht notwendig das Rauschen in ein digitales
Signal mit einer guten Präzision
umzusetzen. Der A/D-Umsetzer mit variabler Auflösung 78 der vorliegenden
Erfindung erlaubt das Verringern der Auflösung, um einen Leistungsverbrauch
zu reduzieren. Die digitale Verarbeitungseinheit 79 kann
gewöhnlich beispielsweise
ein Signal von 10 Bits verarbeiten, aber kann auch ein Signal von
9 Bits verarbeiten. Jedoch kann gewöhnlich das Signal von 10 Bits
verarbeitet werden. Wenn die digitale Verarbeitungseinheit 79 das
Signal von 10 Bits verarbeitet, ist es möglich weiter 0 (niedrig) als
die LSB-Ausgabe des Variablen-AD-Umsetzers 78 auszugeben.
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Das
in ein digitales Signal umgesetzte Signal wird dekodiert zum Ausgeben
als Sprache und Bild oder Daten. Es gibt ein Kommunikationssystem,
das den gleichen Modulations-Modus in einem Fall verwendet, dass
die Funkwellenumgebung gut ist und in einem Fall, dass sie nicht
gut ist. Jedoch kann in dem Fall, dass z.B. eine mehrwertige QAM-Modulation und
eine QPSK-Modulation umgeschaltet werden gemäß einem Signal-zu-Rausch-Leistungs-Verhältnis, falls
eine Auflösung
verringert wird zur Zeit der QPSK-Modulation, und erhöht wird
zu der Zeit der mehrwertigen QAM-Modulation, die digitale Signalverarbeitungseinheit 79 nur
eine leichte Änderung sein,
wenn die A/D-Umsetzerschaltung mit variabler Auflösung 78 eingeführt wird.
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Wenn
die Funkwellenumgebung gut ist, ist der Betrieb von der Antenne
1 zu dem Zwischenfrequenzfilter 75 ähnlich zu dem, wenn er schwach
ist. Da ein Eingangssignal eine große Amplitude in dem variablen
Verstärkungsverstärker 76 aufweist,
wird eine Verstärkung
verringert. Wenn das Empfangssignal stark ist, gibt es einen Fall,
der die Verstärkung des
variablen Verstärkungsverstärkers 76 negativ macht,
um eine Ausgabe der Amplitude zu erzeugen, die kleiner ist als die
Eingangssignalamplitude. In solch einem Fall wird, selbst wenn eine
Signalamplitudeneingabe in dem A/D-Umsetzer 78 die gleiche ist wie
die, wenn ein schwaches Signal empfangen wird, eine Rauschleistung
sehr klein. Wenn ein Rauschen klein ist, wird die Analog-Digital-Umsetzung
ausgeführt
mit einer hohen Auflösung.
In dem Fall eines Schaltens des Modulations-Modus, insbesondere zum
Verwenden eines mehrwertigen QAM, erlaubt die Verwendung eines ADCs
mit hoher Auflösung eine
Hochgeschwindigkeitsdatenübertragung.
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Wie
oben diskutiert, wird gemäß der vorliegenden
Erfindung ein A/D-Umsetzer bereitgestellt, wobei eine Auflösung variabel
ist und ein Leistungsverbrauch effektiv reduziert werden kann bei
einer niedrigen Auflösung.