DE10249864A1 - Kalibrierungsverfahren für einen Verschachtelungs-A/D-Wandler - Google Patents

Kalibrierungsverfahren für einen Verschachtelungs-A/D-Wandler

Info

Publication number
DE10249864A1
DE10249864A1 DE10249864A DE10249864A DE10249864A1 DE 10249864 A1 DE10249864 A1 DE 10249864A1 DE 10249864 A DE10249864 A DE 10249864A DE 10249864 A DE10249864 A DE 10249864A DE 10249864 A1 DE10249864 A1 DE 10249864A1
Authority
DE
Germany
Prior art keywords
calibration
offset
converter
values
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE10249864A
Other languages
English (en)
Other versions
DE10249864B4 (de
Inventor
Mamoru Tanba
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Verigy Singapore Pte Ltd
Original Assignee
Agilent Technologies Japan Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Agilent Technologies Japan Ltd filed Critical Agilent Technologies Japan Ltd
Publication of DE10249864A1 publication Critical patent/DE10249864A1/de
Application granted granted Critical
Publication of DE10249864B4 publication Critical patent/DE10249864B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/10Calibration or testing
    • H03M1/1009Calibration
    • H03M1/1033Calibration over the full range of the converter, e.g. for correcting differential non-linearity
    • H03M1/1038Calibration over the full range of the converter, e.g. for correcting differential non-linearity by storing corrected or correction values in one or more digital look-up tables
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03MCODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12Analogue/digital converters
    • H03M1/1205Multiplexed conversion systems
    • H03M1/121Interleaved, i.e. using multiple converters or converter parts for one channel
    • H03M1/1215Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Ein Verfahren und eine kostengünstige Vorrichtung zur genauen Bestimmung der Kalibrierungswerte für Verstärkung, Offset und/oder Versatz jedes A/D-Wandlers in wenigen Schritten für einen Verschachtelungs-A/D-Wandler. Das Kalibrierungsverfahren umfasst: Anlegen von Sinuswellen an den Eingang als Kalibrierungssignal während der Kalibrierung, A/D-Wandlung der Sinuswelle durch mehrere A/D-Wandlermittel in einer vorherbestimmten Reihenfolge und Speichern der gewandelten Daten in einem Datenspeicher, sowie Bestimmung der Kalibrierungswerte für Verstärkung, Offset und/oder Versatz unter Verwendung von Sinuskurvenanpassung an eine Folge von gewandelten Daten für jedes der mehreren A/D-Wandlermittel.

Description

    STAND DER TECHNIK 1. GEBIET DER ERFINDUNG
  • Die vorliegende Erfindung betrifft einen Verschachtelungs-A/D-Wandler und insbesondere die Kalibrierung eines Verschachtelungs-A/D-Wandlers, der durch wiederholten Parallelbetrieb einer Mehrzahl von A/D-Wandlerkreisen in einer vorherbestimmten Reihenfolge eine A/D-Wandlung ausführt.
  • 2. ERÖRTERUNG DES STANDS DER TECHNIK
  • Der Verschachtelungs-A/D-Wandler betreibt mehrere A/D-Wandlerkreise parallel in einer bestimmten Reihenfolge. Der Verstärkungs- und Offsetfehler jedes A/D- Wandlerkreises und der Versatz (skew) des Wandlungstaktsignals werden zu Rauschen enthaltenden unerwünschten Störkomponenten. Wenn der A/D-Wandlerkreis beispielsweise aus zwei Elementen besteht, treten zwischen der Nyquist-Frequenz und der Signalfrequenz Störkomponenten auf, die eine Zunahme des Grundrauschens verursachen.
  • Verschiedene übliche Kalibrierungsverfahren zur Kalibrierung des Verschachtelungs- A/D-Wandlers sind: das Offsetkorrekturverfahren, das das Gleichstromsignal verwendet, wie in der ungeprüften Japanischen Patentveröffentlichung Nr. S61[1986]-53829 offenbart, das Taktkalibrierungsverfahren, das sich auf die Null-Kreuzungspunkte konzentriert, wie in der ungeprüften Japanischen Patentveröffentlichung Nr. H4[1992]- 267,628 offenbart, sowie das in "Digital Background Calibration of a 10b 40M Sample/s Parallel Pipelined ADC", 1998 IEEE International Solid-State Circuits Conference, S. 140-141, erwähnte Verfahren, das den Versatzfehler korrigiert, indem Zufallsrauschen als Kalibrierungssignal und der Abtast- und Halteverstärker (SHA) gemäß D. Fu et al. verwendet werden. Jedoch weisen diese Kalibrierungsverfahren folgende Probleme auf.
    • 1. Keines der Verfahren kann die Kalibrierungswerte für Verstärkung, Offset und Versatz für jeden der mehreren A/D-Wandlerkreise in einem Durchgang ermitteln, und es müssen mehrere Kalibrierungsverfahren kombiniert werden. Daher wird für die Kalibrierung Zeit benötigt. Die Herstellung der Hardware (H/W), die für jedes Kalibrierungsverfahren erforderlich ist, ist teuer.
    • 2. Bei dem Verfahren von Fu et al. verschlechtert sich das Signal-Rausch-Verhältnis (SNR), da das Rauschen in dem Kalibrierungssignal schwer wirksam zu unterdrücken ist. Wenn der Abtast- und Halteverstärker verwendet wird, müssen Probleme wie beispielsweise Öffnungsjitter, Haltemodusverzerrung, Übersprechen und Absinken gelöst werden und die Hardware wird teuer.
  • Somit werden ein Verfahren und eine Vorrichtung zur exakten Bestimmung der Kalibrierungswerte für Verstärkung, Offset und Versatz jedes A/D-Wandlerkreises in wenigen Schritten für einen Verschachtelungs-A/D-Wandler gesucht.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Ein Verfahren und eine kostengünstige Vorrichtung zur genauen Bestimmung der Kalibrierungswerte für Verstärkung, Offset und Versatz jedes A/D-Wandlerkreises in wenigen Schritten für einen Verschachtelungs-A/D-Wandler.
  • Eine weitere Ausführungsform der vorliegenden Erfindung ist die Bereitstellung eines Kalibrierungsverfahrens und einer Vorrichtung für einen Verschachtelungs-A/D- Wandler, die vom Störrauschen und der Verzerrung der Kalibrierungssignale schwerlich beeinflusst werden.
  • Noch eine weitere Ausführungsform der vorliegenden Erfindung ist die Bereitstellung eines Kalibrierungsverfahrens und einer Vorrichtung für einen Verschachtelungs-A/D- Wandler, der ein Taktversatzeinstellungsverfahren verwendet, bei dem kein Abtast- und Halteverstärker verwendet wird, der viele Probleme, wie beispielsweise Öffnungsjitter, aufweist.
  • Die vorliegende Erfindung schallt ein Kalibrierungsverfahren für einen A/D-Wandler, das Sinuskurvenanpassung zur Bestimmung der Kalibrierungswerte in einem Verschachtelungs-A/D-Wandler verwendet, der mehrere A/D-Wandlermittel in einer vorherbestimmten Reihenfolge verwendet. Der Verschachtelungs-A/D-Wandler der vorliegenden Erfindung umfasst mehrere A/D-Wandlermittel, einen Datenspeicher zur Speicherung der gewandelten Daten, eine Berechnungseinheit zum Auswählen, Lesen und Anwenden von Berechnungen auf die gewandelten Daten vom Datenspeicher, einen Kalibrierungsspeicher zum Speichern der erhaltenen Kalibrierungswerte, einen Taktgeber, zum Liefern des Wandlungstakts an die mehreren A/D-Wandlermittel mehrere Verzögerungselemente zur Verzögerung des Wandlungstakts für jedes A/D- Wandlermittel vom Taktgeber gemäß den jeweiligen Einstellungen, sowie einen Referenzsignalgenerator zum zum Liefern des Kalibrierungssignals.
  • Weiterhin umfasst das Konfigurationsverfahren gemäß der vorliegenden Erfindung einen Schritt zum Anlegen einer Sinuswelle als Kalibrierungssignal an den Eingang während der Kalibrierung in diesen A/D-Wandler, einen Schritt zur A/D-Wandlung dieser Sinuswelle durch die mehreren A/D-Wandlermittel in einer vorbestimmten Reihenfolge und Speichern der konvertierten Daten im Speicher, sowie einen Schritt zur Bestimmung der Kalibrierungswerte für Verstärkung, Offset und Versatz durch Anwendung von Sinuskurvenanpassung auf die Folge der gewandelten Daten für jedes der mehreren A/D- Wandlermittel.
  • Es ist ein weiteres Kalibrierungsverfahren beinhaltet, das Folgendes aufweist: einen Schritt zum Speichern der Kalibrierungswerte für Verstärkung, Offset und Versatz im Kalibrierungsspeicher, einen Schritt zur Einstellung des Versatzkalibrierungswertes im Taktverzögerungsmittel, der während der normalen Verschachtelungs-A/D-Wandlung in jedem der mehreren A/D-Wandlermittel eingestellt wird, einen Schritt zur A/D- Wandlung die mehreren A/D-Wandlermittel sowie einen Schritt zum Holen der nach der A/D-Wandlung im Speicher gespeicherten Daten, und Korrigieren der Daten gemäß den im Kalibrierungsspeicher gespeicherten Kalibrierungswerten für Verstärkung und Offset, sowie Ausgeben der Daten.
  • Alternativ ist ein weiteres Kalibrierungsverfahren beinhaltet, das Folgendes aufweist: einen Schritt zum Speichern der Kalibrierungswerte für Verstärkung, Offset und Versatz im Kalibrierungsspeicher für jedes der mehreren A/D-Wandlermittel, einen Schritt zur Einstellung des Versatzkalibrierungswertes in dem Taktverzögerungsmittel, das für jeden der mehreren A/D-Wandler für jedes der mehreren A/D-Wandlermittel vorgesehen ist, und Einstellen der für jedes der mehreren A/D-Wandlermittel vorgesehenen Kalibrierungswerte für Verstärkung und Offset im Korrekturmittel für die Verstärkung und den Offset während der normalen Verschachtelungs-A/D-Wandlung und einen Schritt zur A/D-Wandlung durch die mehreren A/D-Wandlermittel sowie Ausgeben der Daten.
  • Es ist ein weiteres Kalibrierungsverfahren beinhaltet, das Folgendes aufweist: einen Schritt zum Anlegen von Sinuswellen, mit mehreren Frequenzen zu dem Schritt zum Anlegen der Sinuswelle während der Kalibrierung, Bestimmung der Kalibrierungswerte für Verstärkung, Offset und Versatz für jedes der mehreren A/D-Wandlermittel bei jeder der mehreren Frequenzen, und Speichern der Kalibrierungswerte im Kalibrierungsspeicher; sowie einen Schritt zur Bestimmung und Einstellung der Kalibrierungswerte für Verstärkung, Offset und Versatz während der normalen Verschachtelungs-A/D-Wandlung, aus den im Kalibrierungsspeicher gespeicherten Kalibrierungswerten für die mehreren Frequenzen in jedem der mehreren A/D- Wandlermittel unter Verwendung der Frequenzen des Eingangssignals.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • Fig. 1 ist ein Blockdiagramm, das den A/D-Wandler einer Ausführungsform der vorliegenden Erfindung darstellt;
  • Fig. 2 ist ein Blockdiagramm, das die Einzelheiten des Datenspeichers aus Fig. 1 darstellt;
  • Fig. 3 ist ein Ablaufplan, der das Kalibrierungsverfahren gemäß der vorliegenden Erfindung zeigt; und
  • Fig. 4 ist ein Ablaufplan, der das A/D-Wandlungsverfahren gemäß der vorliegenden Erfindung darstellt.
  • AUSFÜHRLICHE BESCHREIBUNG DER ERFINDUNG
  • Der Verschachtelungs-A/D-Wandler 100 mit zwei A/D-Wandlern, der eine Ausführungsform der vorliegenden Erfindung ist, wird unter Bezugnahme auf Fig. 1 erläutert.
  • Die beiden A/D-Wandlerkreise ADC1 110 und ADC2 112 des A/D-Wandlers 100 liefern die Wandlungstaktsignale CK1 120 und CK2 122, die einen Phasenversatz von 180° vom Taktgeber 114 aufweisen, und verschachteltes A/D wandelt die Eingabe in der Reihenfolge der A/D-Wandlerkreise 110, 112, 110, 112, . . . Die Verzögerungselemente 116 und 118 sind für die Wandlungstaktsignale CK1 120 bzw CK2 122 vorgesehen. Der jeweilige Versatz (skew) kann durch Einöstellen dieser Verzögerungselemente eingestellt werden. Die Datenausgabe von ADC1 110 und ADC2 112 werden im Datenspeicher 130 gespeichert. Obwohl bei dieser Ausführungsform zwei A/D-Wandlerkreise in Betracht gezogen wurden, sind die Nummern der A/D-Wandlerkreise bei einer Ausführungsform der vorliegenden Erfindung, die beispielsweise drei A/D-Wandlerkreise für den verschachtelten Betrieb der vorliegenden Erfindung bereitstellt, auf 1 bis 3 gesetzt, und die Verschachtelung wird beispielsweise in der Reihenfolge 1, 2, 3, 1, 2, 3, . . . ausgeführt.
  • Zwei Ausführungsformen des Datenspeichers sind in Fig. 2(a) und (b) gezeigt. Die erste Ausführungsform 200, die in Fig. 2(a) gezeigt ist, wählt die Daten von ADC1 und ADC2 mit Hilfe des MUX aus, der der Multiplexer 202 ist, und speichert die Daten in einem gemeinsamen Speicher 204. Die Daten von beiden A/D-Wandlerkreisen werden gemischt und im gemeinsamen Speicher 204 gespeichert. Während der Messung wird bestimmt, welcher A/D-Wandlerkreis die vorangehende Verschachtelungsoperation ausführte. Daher können die Daten, die von beiden A/D-Wandlerkreisen erzeugt wurden, aus der Speicheradresse bestimmt werden. Die Adressberechnung kann spezifiziert werden, und nur die Daten, die von einem A/D-Wandlerkreis erzeugt wurden, können ausgelesen werden. Die Daten, die im Gemeinschaftsspeicher 204 gespeichert sind, werden von der Berechnungseinheit 132 als Reaktion auf die Adressspezifikation ausgegeben. Die Berechnungseinheit 132 kann ein Personal Computer oder eine Workstation sein und mit Hilfe digitaler Signalverarbeitung (DSP) konfiguriert werden.
  • Die zweite Ausführungsform 230, die in Fig. 2(b) gezeigt ist, speichert die Daten vom ADC1 im Speicher 232 für den ADC1 und die Daten vom ADC2 im Speicher 234 für den ADC2, wählt mit Hilfe des MUX 236 entweder den Speicher 232 für den ADC1 oder den Speicher 234 für den ADC2 in Reaktion auf Anforderungen von der Berechnungseinheit aus und gibt die Daten aus. Bei diesen Ausführungsformen können nur die Daten, die von einem der A/D-Wandlerkreise erzeugt werden, basierend auf der Einstellung des MUX von der Berechnungseinheit 132, ausgelesen werden.
  • Zurückkommend auf Fig. 1, empfängt die Berechnungseinheit 132 die Daten vom Datenspeicher 130 und/oder Daten vom Kalibrierungsspeicher 134, berechnet die Daten und gibt die Daten an den Datenausgang 140 aus oder speichert die Daten im Kalibrierungsspeicher 134.
  • Der A/D-Wandler 100 weist einen intern eingerichteten Referenzsignalgenerator 106 zur Kalibrierung auf, schließt den Schalter SW1 104 während der Kalibrierung und legt das Kalibrierungssignal an die mehreren A/D-Wandlerkreise 110 und 112 an, die mit dem analogen Signaleingang verbunden sind.
  • Der Ablaufplan des Kalibrierungsverfahrens, das diesen A/D-Wandler 100 verwendet, wird unter Bezugnahme auf Fig. 3 erläutert. Zuerst schließt der Schalter SW1 104 in Schritt 304, und der Referenzsignalgenerator 106 wird verbunden. Daraufhin stellt die Berechnungseinheit 132 die Verzögerungen der Verzögerungselemente D1 und D2 in Schritt 306 auf den Wert 0 ein. Danach wird in Schritt 308 die vorbestimmte Anzahl von Daten A/D-gewandelt. Das Verfahren geht zu Schritt 310 über, in dem die Berechnungseinheit 132 vom Datenspeicher 130 für jeden A/D-Wandlerkreis eine Folge von Daten holt und die Sinusfunktion an diese Wellenformdaten anpasst. Mit anderen Worten wird durch Sinuskurvenanpassung das Sinuswellensignal, das bei der Kalibrierung verwendet wird, aus Wellenformdaten geschätzt, und die Fehler in der Verstärkung, in Offset und in der Phase werden bestimmt. Der Versatzkalibrierungswert wird durch Division des Phasenfehlers durch (2 × π × Frequenz des Sinuswellensignals, das bei der Kalibrierung verwendet wird) bestimmt.
  • Daraufhin speichert die Berechnungseinheit 132 diese Kalibrierungswerte in Schritt 312 im Kalibrierungsspeicher 134, und die Kalibrierung ist beendet.
  • Ausführicher weist die Verstärkung eines A/D-Wandlerkreises eine Frequenzabhängigkeit auf. Ein Kalibrierungssignal für mehrere Frequenzen ist gegeben. Wie in Tabelle 1 gezeigt, können die Kalibrierungswerte für Verstärkung, Offset und Versatz bei jeder Frequenz und für jeden A/D-Wandlerkreis im Kalibrierungsspeicher 134 gespeichert werden. Tabelle 1

  • Als nächstes wird das Verfahren, das diesen A/D-Wandler 100 bei tatsächlichen Messungen zur Kalibrierung der Daten verwendet, unter Bezugnahme auf den Ablaufplan in Fig. 4 erläutert.
  • Zuerst liest die Berechnungseinheit 132 vor der Messung den Wert der Versatzkalibrierung jedes A/D-Wandlerkreises in Schritt 404 aus dem Kalibrierungsspeicher 134 aus und stellt den Wert in den Verzögerungselementen 116 und 118 ein. Wenn die Kalibrierungswerte für mehrere Frequenzen im Kalibrierungsspeicher 134 gespeichert sind, wird der Kalibrierungswert, der der Eingabefrequenz entspricht, ausgewählt oder berechnet und in jedem Verzögerungselement eingestellt. Danach führt Schritt 406 die A/D-Wandlung durch. Nachdem die A/D-Wandlung beendet ist, holt die Berechnungseinheit 132 in Schritt 408 den Kalibrierungswert aus dem Kalibrierungsspeicher und die Daten aus dem Datenspeicher 130. Die Kalibrierungswerte des A/D-Wandlerkreises, die aus der Adresse der Daten bestimmt werden, werden zur Kalibrierung der Daten verwendet, und die Daten werden an den Datenausgang 140 ausgegeben. Dies wird wiederholt auf alle Daten angewendet (Schritt 410) und das Verfahren wird beendet (Schritt 412).
  • Der A/D-Wandler mit zwei verschachtelten 128-MHz 12-Bit-A/D-Wandlerkreisen gemäß dem Verfahren und der Vorrichtung der vorliegenden Erfindung, erzielt bei einerer Signalfrequenz von 1 MHz einen Verstärkungsfehler nach Kalibrierung von 0,02% oder weniger und einen Taktversatzfehler von 4 psec oder weniger. Der störfreie Dynamikbereich (SFDR) kann -84 dBc erreichen, verglichen mit -65 dBc vor der Konfiguration. Der Einchip-Sinuswellengenerator wies im Bezugssignalgenerator nur eine Verzerrungsleistung von -50 dBc auf. Durch Verwendung von Sinuskurvenanpassung konnten verbesserte Kalibrierungsergebnisse erzielt werden, selbst wenn die Signalqualität nicht durch Verwendung eines speziellen Filters verbessert wird. Ausserdem können, in dem Kalibrierungsdaten für jede Eingangsfrequenz vorliegen, Kalibrierungsergebnisse, die die Frequenzabhängigkeit der Verstärkung berücksichtigen, erhalten werden.
  • Das Wandlungsverfahren gemäß der vorliegenden Erfindung wurde für das Beispiel der Ausführungsform erläutert, die in Fig. 1 gezeigt ist, jedoch können verschiedene Ausführungsformen in Betracht gezogen werden. Beispielsweise kann eine Ausführungsform gewählt werden, bei der die Verstärkungs- und Offsetkalibrierungshardware, z. B. ein DAC, im ADC1 110 und ADC2 112 in Fig. 1 vorgesehen ist, und bei der während der normalen Verschachtelungs-A/D-Wandlung die Berechnungseinheit 132 die Kalibrierungswerte für Verstärkung und Offset aus dem Kalibrierungsspeicher 134 in der Kalibrierungshardware jedes A/D-Wandlerkreises einstellt. In diesem Fall brauchen die Messergebnisse nicht von der Berechnungseinheit während der normalen Messung kalibriert zu werden. Ausserdem wird eine Ausführungsform in Betracht gezogen, bei der der Referenzsignalgenerator 106 nicht intern eingerichtet ist und durch eine externe Signalquelle ersetzt ist.
  • Die oben beschriebene vorliegende Erfindung kann ein Verfahren und eine kostengünstige Vorrichtung zur genauen Bestimmung der Kalibrierungswerte für Verstärkung, Offset und Versatz für jeden A/D-Wandlerkreis für einen Verschachtelungs-A/D-Wandler in wenigen Schritten bereitstellen. Zusätzlich können ein Kalibrierungsverfahren und eine Vorrichtung für einen Verschachtelungs-A/D-Wandler bereitgestellt werden, der von dem unerwünschten Rauschen und der unerwünschten Verzerrung des Kalibrierungssignals schwerlich beeinflusst werden. Ausserdem können ein Kalibrierungsverfahren und eine Vorrichtung für einen Verschachtelungs-A/D- Wandler bereitgestellt werden, die ein Taktversatzeinstellungsverfahren und nicht einen Abtast- und Halteverstärker verwenden, der zahlreiche Probleme, wie beispielsweise Öffnungsjitter, aufweist.

Claims (11)

1. Kalibrierungsverfahren für einen Analog-Digital-Wandler (A/D-Wandler), umfassend: Bestimmen der Kalibrierungswerte für einen Verschachtelungs-A/D-Wandler, der mehrere A/D-Wandlereinrichtungen in einer vorherbestimmten Reihenfolge wiederholt verwendet, durch Sinuskurvenanpassung.
2. Kalibrierungsverfahren nach Anspruch 1, wobei das Bestimmen umfasst:
Anlegen einer Sinuswelle als das Kalibrierungssignal an den Eingang während der Kalibrierung;
A/D-Wandeln der Sinuswelle durch wiederholtes Anwenden mehrerer A/D- Wandlereinrichtungen in einer vorherbestimmten Reihenfolge und Speichern einer Folge von gewandelten Daten in einem Datenspeicher; und
Anwenden der Sinuskurvenanpassung auf die Folge der gewandelten Daten für jede der mehreren A/D-Wandlereinrichtungen und Bestimmen von Kalibrierungswerten für Verstärkung, Offset und/oder Versatz der mehreren der A/D-Wandlereinrichtungen.
3. Kalibrierungsverfahren nach Anspruch 2, wobei die Daten, die mit Hilfe der mehreren A/D-Wandlermittel bei der Bestimmung der Korrekturwerte gewandelt wurden, die im Speicher gespeicherten und gemäß der Wiederholung in der vorherbestimmten Reihenfolge geholten Daten sind.
4. Kalibrierungsverfahren nach Anspruch 2, wobei die Daten, die mit Hilfe der mehreren A/D-Wandlermittel bei der Bestimmung der Korrekturwerte gewandelt wurden, die geholten Daten sind, die in dem jedem der mehreren A/D-Wandler zugeordneten Speicher gespeichert sind.
5. Kalibrierungsverfahren nach Anspruch 2, wobei der Versatzkalibrierungswert aus dem Phasenfehler bestimmt wird, der durch Sinuskurvenanpassung unter Verwendung der Frequenz der Eingangssinuswelle erhalten wird.
6. Kalibrierungsverfahren nach Anspruch 2, das ausserdem umfasst:
Speichern der Kalibrierungswerte für Verstärkung, Offset und Versatz im Kalibrierungsspeicher;
während der normalen Verschachtelungs-A/D-Wandlung, Einstellen des Versatzkalibrierungswertes für jede der mehreren A/D-Wandlereinrichtungen in dem Taktverzögerungsmittel, das in jedem der mehreren A/D- Wandlereinrichtungen vorgesehen ist;
Durchführen einer Verschachtelungs-A/D-Wandlung mit Hilfe der mehreren A/D-Wandlereinrichtungen und
nach der A/D-Wandlung, Holen der im Speicher gespeicherten Daten und Kalibrieren der Daten gemäß den im Kalibrierungsspeicher gespeicherten Kalibrierungswerten für Verstärkung und Offset sowie Ausgeben der Daten.
7. Kalibrierungsverfahren nach Anspruch 2, das ausserdem umfasst:
Speichern der Kalibrierungswerte für Verstärkung, Offset und/oder Versatz im Kalibrierungsspeicher für jede der mehreren A/D-Wandlereinrichtungen;
während normaler Verschachtelungs-A/D-Wandlung, Einstellen des Versatzkalibrierungswertes für jede der mehreren A/D-Wandlereinrichtungen in einer Taktverzögerungseinrichtung, die für jeden der mehreren A/D-Wandler vorgesehen ist, und Einstellen der Kalibrierungswerte für Verstärkung und Offset in dem Korrekturmittel für die Verstärkung und den Offset, das für jede der mehrere A/D-Wandlereinrichtungen vorgesehen ist; und
Durchführen einer Verschachtelungs-A/D-Wandlung durch die mehreren A/D- Wandlereinrichtungen und Ausgeben.
8. Kalibrierungsverfahren nach Anspruch 6, wobei der Schritt des Anlegens der Sinuswelle während der Kalibrierung mehrere Sinuswellen mit verschiedenen Frequenzen bereitstellt, bei jeder Frequenz Kalibrierungswerte für Verstärkung, Offset und Versatz für jede der mehreren A/D-Wandlereinrichtungen bestimmt und die Werte im Kalibrierungsspeicher speichert.
9. Kalibrierungsverfahren nach Anspruch 8, wobei während normaler Verschachtelungs-A/D-Wandlung die Kalibrierungswerte für Verstärkung, Offset und Versatz aus den im Kalibrierungsspeicher gespeicherten Kalibrierungswerten für die mehreren Frequenzen für jede der mehreren A/D-Wandlereinrichtungen unter Verwendung der Frequenzen des Eingangssignals bestimmt werden.
10. Kalibrierungsverfahren nach Anspruch 7, wobei das Anlegen der Sinuswelle während der Kalibrierung mehrere Sinuswellen mit verschiedenen Frequenzen bereitstellt, bei jeder Frequenz Kalibrierungswerte für Verstärkung, Offset und Versatz für jede der mehreren A/D-Wandlermittel bestimmt und die Werte im Kalibrierungsspeicher speichert.
11. Kalibrierungsverfahren nach Anspruch 10, wobei während normaler Verschachtelungs-A/D-Wandlung die Kalibrierungswerte für Verstärkung, Offset und Versatz aus den im Kalibrierungsspeicher gespeicherten Kalibrierungswerten für die mehreren Frequenzen für jedes der mehreren A/D-Wandlermittel unter Verwendung der Frequenzen des Eingangssignals bestimmt werden.
DE10249864A 2001-10-26 2002-10-25 Kalibrierungsverfahren für einen Verschachtelungs-A/D-Wandler Expired - Fee Related DE10249864B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2001329209A JP2003133954A (ja) 2001-10-26 2001-10-26 インターリーブa/d変換器の校正方法
JP2001/329209 2001-10-26

Publications (2)

Publication Number Publication Date
DE10249864A1 true DE10249864A1 (de) 2003-07-24
DE10249864B4 DE10249864B4 (de) 2011-08-11

Family

ID=19145149

Family Applications (1)

Application Number Title Priority Date Filing Date
DE10249864A Expired - Fee Related DE10249864B4 (de) 2001-10-26 2002-10-25 Kalibrierungsverfahren für einen Verschachtelungs-A/D-Wandler

Country Status (3)

Country Link
US (1) US7161514B2 (de)
JP (1) JP2003133954A (de)
DE (1) DE10249864B4 (de)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB0214742D0 (en) * 2002-06-26 2002-08-07 Bae Systems Plc Improvements relating to time-interleaved samplers
JP3984284B2 (ja) * 2005-01-11 2007-10-03 アンリツ株式会社 改良された時間インタリーブ方式のアナログ−デジタル変換装置及びそれを用いる高速信号処理システム
WO2006107933A1 (en) * 2005-04-04 2006-10-12 Fisher-Rosemount Systems, Inc. Statistical processing methods used in abnormal situation detection
US7148828B2 (en) * 2005-05-03 2006-12-12 Agilent Technologies, Inc. System and method for timing calibration of time-interleaved data converters
US7274313B2 (en) * 2005-05-13 2007-09-25 Texas Instruments Incorporated High speed data recording with input duty cycle distortion
US7227479B1 (en) * 2005-12-22 2007-06-05 Lucent Technologies Inc. Digital background calibration for time-interlaced analog-to-digital converters
JP4721919B2 (ja) * 2006-01-27 2011-07-13 株式会社アドバンテスト 補正方法および補正装置
US9258454B2 (en) * 2006-02-16 2016-02-09 Hewlett-Packard Development Company, L.P. Printer optical sensing error determination
EP1821413B1 (de) * 2006-02-17 2008-12-10 Sicon Semiconductor AB Zeitverschachtelter Analog-Digital-Wandler
JP4714067B2 (ja) * 2006-04-13 2011-06-29 株式会社アドバンテスト キャリブレーション回路、キャリブレーション方法、及び試験装置
JP5189828B2 (ja) * 2007-11-20 2013-04-24 株式会社日立製作所 アナログデジタル変換器チップおよびそれを用いたrf−icチップ
JP2010016724A (ja) * 2008-07-04 2010-01-21 Japan Radio Co Ltd アナログ/デジタル変換回路
US7741984B2 (en) * 2008-09-24 2010-06-22 Mediatek Inc. Track and hold amplifiers and analog to digital converters
US20100073206A1 (en) * 2008-09-24 2010-03-25 Mediatek Inc. Analog-to-digital conversion circuits and method for calibrating thereof
US7940199B2 (en) * 2008-11-25 2011-05-10 Mediatek Inc. Method for calibrating analog-to-digital converting circuits
US7932849B2 (en) * 2008-12-24 2011-04-26 Mediatek Inc. Method for achieving high-speed analog-to-digital conversion without degrading accuracy, and associated apparatus
EP2270985B1 (de) 2009-01-26 2012-10-03 Fujitsu Semiconductor Limited Abtastung
JP5095007B2 (ja) 2009-02-19 2012-12-12 株式会社日立製作所 アナログデジタル変換器および半導体集積回路装置
US8269657B2 (en) * 2009-06-26 2012-09-18 Intersil Americas Inc. Background calibration of offsets in interleaved analog to digital converters
US8749419B2 (en) 2009-08-11 2014-06-10 Hittite Microwave Corporation ADC with enhanced and/or adjustable accuracy
JP5376151B2 (ja) * 2009-08-26 2013-12-25 日本電気株式会社 A/d変換装置
WO2011071142A1 (ja) 2009-12-11 2011-06-16 日本電気株式会社 A/d変換装置とその補正制御方法
JPWO2011118370A1 (ja) * 2010-03-26 2013-07-04 日本電気株式会社 時間インターリーブ方式a/d変換装置
JP5608440B2 (ja) * 2010-06-29 2014-10-15 国立大学法人東北大学 アナログ・ディジタル変換装置
US8564462B2 (en) 2010-09-08 2013-10-22 Broadcom Corporation Digital correction techniques for data converters
JP2013051495A (ja) * 2011-08-30 2013-03-14 Denso Corp 信号処理装置
JP5684076B2 (ja) * 2011-09-06 2015-03-11 株式会社日立製作所 アナログデジタル変換器及び無線受信機
US8587464B2 (en) 2012-01-09 2013-11-19 International Business Machines Corporation Off-line gain calibration in a time-interleaved analog-to-digital converter
US9030341B2 (en) * 2012-06-27 2015-05-12 Broadcom Corporation Compensation for lane imbalance in a multi-lane analog-to-digital converter (ADC)
US8878577B2 (en) * 2012-09-05 2014-11-04 IQ-Analog Corporation System and method for frequency multiplier jitter correction
US9041571B2 (en) * 2013-09-06 2015-05-26 Broadcom Corporation Flexible ADC calibration technique using ADC capture memory
DE102013014876B3 (de) * 2013-09-06 2014-12-11 Hottinger Baldwin Messtechnik Gmbh Messverstärker mit Hintergrundjustierung und Verfahren dafür
US9525428B2 (en) * 2014-12-17 2016-12-20 Analog Devices, Inc. Randomly sampling reference ADC for calibration
CN106257300B (zh) * 2015-06-19 2021-08-06 特克特朗尼克公司 一种测试和测量仪器和用于确定补偿值的方法
JP2018520590A (ja) * 2015-06-25 2018-07-26 アプライド・マイクロ・サーキット・コーポレーション 高速インターリーブアレイの較正
US10312892B2 (en) * 2017-01-31 2019-06-04 International Business Machines Corporation On-chip waveform measurement
CN110504969B (zh) * 2018-05-18 2023-03-24 创意电子股份有限公司 模拟数字转换器装置与待测信号产生方法
TWI644519B (zh) * 2018-05-18 2018-12-11 創意電子股份有限公司 類比數位轉換器裝置與待測訊號產生方法
US10659072B1 (en) * 2018-12-14 2020-05-19 Intel Corporation Time-interleaved analog-to-digital converter with calibration
US20220252706A1 (en) * 2019-06-26 2022-08-11 Nippon Telegraph And Telephone Corporation Distance Measurement Device
CN111121998A (zh) * 2019-12-20 2020-05-08 扬州船用电子仪器研究所(中国船舶重工集团公司第七二三研究所) 一种基于pt1000温度传感器的温度测量标定方法
TWI778590B (zh) * 2021-04-21 2022-09-21 創意電子股份有限公司 類比數位轉換器裝置與校正電路控制方法
FR3127662A1 (fr) * 2021-09-27 2023-03-31 Safran Electronics & Defense Procédé de caractérisation d'écarts de traitement entre plusieurs voies analogique

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6153829A (ja) 1984-08-23 1986-03-17 Iwatsu Electric Co Ltd A/d変換器のオフセツト補正回路
US4763105A (en) 1987-07-08 1988-08-09 Tektronix, Inc. Interleaved digitizer array with calibrated sample timing
US4972189A (en) * 1989-10-23 1990-11-20 Grumman Aerospace Corporation Correction for DC offset in A/D converters
JPH04267628A (ja) 1991-02-21 1992-09-24 Iwatsu Electric Co Ltd インターリーブ・デジタイズ方法と装置
US5239299A (en) * 1991-08-06 1993-08-24 Trw Inc. Digital equalization of time interleaved analog to digital converters
JP3077360B2 (ja) 1991-11-01 2000-08-14 横河電機株式会社 電力用計器調整方法
US5294926A (en) * 1992-10-09 1994-03-15 Hewlett-Packard Company Timing and amplitude error estimation for time-interleaved analog-to-digital converters
JP3273075B2 (ja) 1993-02-25 2002-04-08 アジレント・テクノロジー株式会社 低電流測定用治具
US5621406A (en) * 1994-09-29 1997-04-15 Rosemount Inc. System for calibrating analog-to-digital converter
US6351228B1 (en) * 1999-02-03 2002-02-26 Hitachi Electronics Engineering Co., Ltd. Digital calibration method and apparatus for A/D or D/A converters
US6384756B1 (en) 1999-02-17 2002-05-07 Advantest Corporation High-speed waveform digitizer with a phase correcting means and a method therefor
JP4547064B2 (ja) 1999-03-24 2010-09-22 株式会社アドバンテスト A/d変換装置およびキャリブレーション装置

Also Published As

Publication number Publication date
DE10249864B4 (de) 2011-08-11
US7161514B2 (en) 2007-01-09
US20030080885A1 (en) 2003-05-01
JP2003133954A (ja) 2003-05-09

Similar Documents

Publication Publication Date Title
DE10249864A1 (de) Kalibrierungsverfahren für einen Verschachtelungs-A/D-Wandler
DE60029558T2 (de) Verfahren zum Kalibrieren eines Analog-Digital-Wandlers und eine Kalibrierungsvorrichtung
DE60125851T2 (de) Verwendung eines trägerwellenabhängigen Zittersignals für die Analog-Digital-Wandlung
DE10015384B4 (de) A/D-Umwandlungsvorrichtung, Eicheinheit und Verfahren hierfür
EP1568138B1 (de) A/d-wandler mit minimiertem umschaltfehler
DE69825204T2 (de) Eigenkalibrierung eines Oszilloskops mittels eines Rechteck-Testsignals
DE10196595B4 (de) Digitalisierungsvorrichtung und Halbleiter-Prüfvorrichtung
DE69627465T2 (de) Digitales adaptierbares Filter zur besseren Messgenauigkeit in einem elektronischen Instrument
DE102009010155B4 (de) Digitales Trimmen von (SAR-)ADCs
DE69630461T2 (de) Digitale eichung eines transceivers
DE102015107885A1 (de) Fehlermessung und Kalibrierung von Analog-Digital-Umsetzern
DE60127865T2 (de) Digital-analog-wandler mit sigma-delta schleife und rückkopplungs-daw-model
DE10295886T5 (de) Wellenform-Digitalisierungsmodul vom A/D- Umwandlungs-Verschachtelungstyp und Prüfvorrichtung
DE4237082A1 (de)
DE60214333T2 (de) Verfahren und Schaltungsanordnung zur Kalibrierung eines Analog-Digital Wandlers
DE102011000560A1 (de) Korrektur von Nichtlinearitäten in ADCs
DE102012217582A1 (de) Kalibrierung eines rekonstruierten Signals unter Anwendung eines Mehrton-Kalibriersignals
DE10017622A1 (de) Prüfvorrichtung und Verfahren zum elektrischen Prüfen von elektronischen Vorrichtungen
DE112008002111T5 (de) Messgerät, Prüfgerät und Messverfahren
DE102018131959B4 (de) Signalpfadlinearisierung
DE4402072A1 (de) Sensorkonditionierende Schaltungsanordnung zur Verwendung mit elektrisch erregten Meßwandlern
DE102005032982B4 (de) Verfahren und Vorrichtung zur Analog-Digital-Wandlung eines Eingangssignals
EP1814231A1 (de) Verfahren zum Bestimmen und Verfahren zum Kompensieren einer Kennlinie eines A/D-Wandlers, Schaltungsanordnung zum Bestimmen einer solchen Kennlinie bzw. A/D-Wandler-Schaltungsanordnung
DE102014117457B4 (de) Stochastische Codierung bei Analog-Digital-Umsetzung
DE69933259T2 (de) Verfahren und Gerät zur Erweiterung des störfreien dynamischen Bereichs eines Digital-Analog-Wandlers

Legal Events

Date Code Title Description
OR8 Request for search as to paragraph 43 lit. 1 sentence 1 patent law
8105 Search report available
8127 New person/name/address of the applicant

Owner name: AGILENT TECHNOLOGIES INC., A DELAWARE CORP., PALO

8110 Request for examination paragraph 44
8127 New person/name/address of the applicant

Owner name: VERIGY (SINGAPORE) PTE. LTD., SINGAPORE, SG

R018 Grant decision by examination section/examining division
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20110502