KR20030002464A - 전류 출력형 디지털/아날로그 변환기 - Google Patents

Abstract

본 발명은 복수의 트랜지스터들로 구성되는 전류원의 일 트랜지스터의 채널폭을 증가시켜 출력 전류의 차동 리니어리티(Differential Linearity)을 감소시킨 전류 출력형 디지털/아날로그 변환기에 관한 것이다.

Description

전류 출력형 디지털/아날로그 변환기{DIGITAL/ANALOG CONVERTER FOR CURRENT TYPE}

본 발명은 디지털/아날로그 변환기에 관한 것으로, 좀더 자세하게는 전류 출력형 디지털/아날로그 변환기에 관한 것이다.

변환기(CONVERTER)의 일반적인 기능은 입력되는 신호를 변환하고, 그 변환된 신호를 출력한다. 변환기에는 두 종류의 타입이 존재한다. 하나는 디지털 신호를 변환하여 아날로그 신호를 출력하는 디지털/아날로그 변환기이다. 다른 하나는 아날로그 신호를 변환하여 디지털 신호를 발생시키는 아날로그/디지털 변환기이다. 요즘에는 신호 처리의 명확함과 편리성으로 인해 대부분의 신호를 디지털 방식으로 처리한다. 그러나, 인간이 인지하는 모든 자연 현상들은 아날로그 형태이다. 따라서, 이러한 아날로그 신호를 전자장치가 인지하기 위해서는 우선 아날로그 신호를 디지털 신호로 변환할 수 있는 장치가 있어야 한다. 다시 말해서, 대부분의 전자장치들은 입력단에 아날로그/디지털 변환기와 출력단에 디지털/아날로그 변환기를 구비하여 입출력 신호들을 처리하고 있고, 칩의 사양이 보다 고급화되는 경향에 따라 신호의 분해능과 변환속도의 향상이 계속적으로 요구되고 있다. 한편, 디지털/아날로그 변환기는 다시 두 종류의 타입으로 세분된다. 하나는 신호의 느린 변환속도와 낮은 전력소모를 특징으로 갖는 전압 출력형 변환기이다. 다른 하나는 신호의 빠른 변환속도와 높은 전력소모를 특징으로 갖는 전류 출력형 변환기이다. 본 발명은 이중 후자에 관한 것으로, 전자장치의 출력단에 사용되는 디지털/아날로그 변환기에 관한 것이다.

전류 출력형 디지털/아날로그 변환기는 통상 기준 전류원을 구비하고, 커런트 미러(CURRENT MIRROR)를 사용하여 기준 전류 * 디지털 입력 배수 만큼의 출력 전류를 발생시킨다. 이때 2ⁿ배의 최대 출력전류를 얻기 위한 일 방안으로 기준 전류의 크기에다 2ⁿ배 개수 만큼의 커런트 미러를 사용하였다. 하지만, 이러한 구성 메커니즘은 칩의 면적이 증가하고 배선이 복잡해지며 노이즈의 간섭으로 인한 데이터의 에러가 유발되는 문제점이 있었다. 이러한 결점을 해결하기 위한 다른 방안으로 기준 전류원의 1배, 2배, 4배, 8배, ...등의 커런트 미러를 사용하는 방식을 사용하였다. 이에 따라, 칩의 면적이 감소되고 몇 개의 커런트 미러를 동시에 한 개의 디지털 신호가 제어하므로 노이즈 성분이 감소되는 효과가 있었다. 그러나, 이러한 메커니즘 역시 높은 분해능을 요구하는 경우에는 기본 전류원과 최대 전류원과의 배수가 심하게 커져 이를 제한해야 하였다. 즉, 일정 배수 이상의 전류원은 가능한 최대 전류원을 다시 1배, 2배, ... 등으로 구성해야 하였다. 이에 따라, 기준 전류원과 가능한 최대 전류원과의 배수가 최대의 전류원 배수가 되었다. 도 1은 전류 출력형 디지털/아날로그 변환기의 일반적인 레이아웃으로, 기준 전류원을 32배한 전류원을 보여준다. 도 1을 참조하여, 상기 변환기는 공통 전압단자(10)에 연결되고 각각이 전류값을 출력하는 복수의 유닛들(12,14,16,18,20,22)로 구성된다. 유닛들 각각은 제 1 전류원과 제 2 전류원과 제 3 전류원으로 구성된다. 예컨데, 참조번호가 12인 유닛을 예로들어 설명하면, 상기 유닛(12)은 제 1 전류원(24)과 제 2 전류원(50)과 제 3 전류원(38)으로 구성된다. 제 1 전류원(24)과 제 2 전류원(50)은 기준 전류원을 32배한 상위 5-비트를 나타낸다. 제 3 전류원(38)은기준 전류원의 배수로 하위 5-비트를 나타낸다. 도 1을 참조하여, 일반적인 디지털/아날로그 변환기는 상위 5-비트와 하위 5-비트의 전류원 개수를 동일하게 31개씩 배열하여 위치에 따른 오차 성분의 발생을 방지한다. 그리고 서로의 매칭을 위해 32배 전류원의 정 중앙에 1배의 기준 전류원을 셋팅하여 각각의 유닛들을 대칭적으로 배열하였다.

도 1을 참조하여, 예컨데, 10- 비트의 분해능을 요구하는 전류 출력형 고속 디지털/아날로그 변환기에서 전류원은 1A(1 + 2 + 4 + 8 + 16) + 32A(1 + 2 + 4 + 8 + 16)과 같은 구조를 가질 수 있다. 상기 전류원의 구조에서 기본 전류원과 최대 전류원과는 32배의 배수 차이가 발생한다. 만약, 최소 전류원과 가능한 최대 전류원과의 비율이 정확히 32 배가 된다면 아무런 문제가 발생되지 않는다. 그러나, 실제에 있어서 31A에서 32A로 이동할 때 31개의 기준 전류원이 모두 꺼지고 32A의 전류원이 대신에 켜지는데, 이때 미스 매칭 문제로 인해 32A에 해당하는 전류값보다 작은 전류값이 출력되는 오차가 발생되어 차동 리니어리티가 증가하는 문제점이 있다. 이러한 문제점을 해결하고자 고성능의 분해능을 요구하는 변환기에서는 에러 보상회로를 삽입하기도 하지만, 이것은 또다른 출력 전류의 오차를 유발하고 칩의 크기와 전력 소모 및 변환속도에 심각한 문제를 야기한다. 도 3a는 종래기술에 따른 각 유닛들의 전류원들(110, 112, 114)의 배치관계를 보여준다. 즉, 제 1 전류원(110)과 제 2 전류원(114) 사이에 제 3 전류원(112)(기준 전류원)이 배열되고 각각의 전류원들을 구성하는 트랜지스터들의 채널폭은 동일하다. 도 2는 4-비트의 기준 전류원과 4-비트의 16배수 전류원으로 구성된 8-비트 분해능을 갖는 종래의 디지털/아날로그 변환기의 차동 리니어리티에 대한 측정 결과를 보여준다. 도 2를 참조하여, 참조문자들(A,B,C,D,E,F,G,H,I,J,K,L,M,N,O,P)은 16배수 전류원이 스위칭될 때마다 출력 전류값의 오차가 커지고 있음을 보여준다. 가령, 참조문자 A를 예로들면, 십진수로 표현된 디지털 입력값이 16일때, 출력 전류값의 오차값은 약 40㎃가 됨을 보여준다. 이러한 오차값이 발생되는 이유는 메탈의 기생저항성분에 따른 전압강하와 16배 또는 32배 전류원의 경우 인접한 두 개의 트랜지스터간에 소오스 및 드레인을 공유하는 핑거 타입을 사용함으로 인한 불일치에 기인한다.

본 발명의 목적은 16배 또는 32배 전류원에 포함된 일 트랜지스터의 채널폭을 증가시켜 출력 전류값의 차동 리니어리티를 감소시킨 전류 출력형 디지털/아날로그 변환기를 제공하는 것이다.

도 1은 전류 출력형 디지털/아날로그 변환기의 일반적인 레이아웃을 보여주는 도면;

도 2는 종래의 8-비트 분해능을 갖는 디지털/아날로그 변환기의 차동 리니어리티(Differencial Linearity)를 보여주는 파형도;

도 3a는 종래의 16배의 전류원을 갖는 디지털/아날로그 변환기의 배치도 및;

도 3b는 본 발명의 실시예에 따른 16배의 전류원을 갖는 디지털/아날로그 변환기의 배치도이다.

* 도면의 주요 부분에 대한 부호의 설명

10: 공통 전압 단자

12, 14, 16, 18, 20, 22: 유닛

24, 26, 28, 30, 32, 36, 110, 192: 제 1 전류원

38, 40, 42, 44, 46, 48, 112, 194: 제 3 전류원

50, 52, 54, 56, 58, 60, 114, 196: 제 2 전류원

(구성)

종래의 결함을 해소하기 위해, 본 발명은 16배 또는 32배 전류원에 포함된 일 트랜지스터의 채널폭을 증가시켜 출력 전류값의 차동 리니어리티를 감소시킨 전류 출력형 디지털/아날로그 변환기를 제공한다.

본 발명의 변환기는 공통 단자에 공통 연결되고 각각이 전류값을 출력하는 유닛들을 구비하고, 상기 각 유닛은 상위 데이터 비트 그룹을 출력하고, 각각 복수의 직렬 연결되는 트랜지스터들을 포함하는 제 1 및 제 2 전류원들과; 하위 데이터 비트 그룹을 출력하고, 적어도 하나의 트랜지스터를 포함하는 제 3 전류원을 구비한다. 상기 제 1 및 제 2 전류원들 각각의 트랜지스터들 중 적어도 하나는 나머지 트랜지스터들과 다른 채널폭을 갖는 것을 특징으로 한다.

(작용)

이러한 장치에 의하면, 16배 또는 32배 전류원에서 발생하는 출력 전류값의 차동 리니어리티의 증가를 방지할 수 있다.

(실시예)

이하 첨부도면에 도시된 바람직한 실시예를 통해 본 발명을 구체적으로 기술한다.

전술한 바와 같이, 본 발명은 소자의 배치와 전류원 각각의 트랜지스터의 채널폭을 조절하여 출력 전류값의 차동 리니어리니의 증가를 방지한다. 좀더 자세하게는, 본 발명의 변환기는 16배 또는 32배 전류원을 구성하는 일 트랜지스터의 채널폭을 나머지 트랜지스터들의 채널폭보다 증가시켜 기존의 변환기에서 발생되었던 차동 리니어리티를 감소시킨 것이다.

도 3b는 본 발명의 일실시예로, 도 1에 도시된 유닛들 각각의 내부 구성을 보여준다. 도 3b를 참조하여, 유닛들 각각은 제 1 전류원(192)과 제 2 전류원(196)과 제 3 전류원(194)으로 구성된다. 제 1 전류원(192)과 제 2 전류원(196)은 각각 8 개의 트랜지스터들이 직렬 연결되고 각각의 게이트 단자들은 전술한 바와 같이 공통 전압단자에 연결된다. 제 3 전류원(194)은 한 개의 트랜지스터로 구성된다. 도 3b를 참조하여, 제 1 전류원(192)과 제 2 전류원(196) 각각은 8 개의 트랜지스터들 중 일 트랜지스터의 채널폭을 나머지 트랜지스터들의 채널폭보다 크게 한다.가령, 제 1 전류원(192)의 경우 참조번호 198인 드레인과 참조번호 200인 소오스 그리고 참조번호 238로 이루어진 일 트랜지스터의 채널폭을 1.1로 가져간다. 마찬가지로, 제 2 전류원(196)의 경우 참조번호 220인 드레인과 참조번호 222인 소오스 그리고 참조번호 256으로 이루어진 일 트랜지스터의 채널폭을 1.1로 가져간다. 한편, 제 3 전류원(194)을 구성하는 적어도 하나 이상의 트랜지스터와 상기한 제 1, 제 2 전류원 각각의 나머지 트랜지스터들의 채널폭은 동일한 싸이즈고 가져간다.

또한, 제 1 전류원과 제 2 전류원의 각각의 트랜지스터들은 드레인과 소오스가 상호 공유하는 형태의 핑거타입으로 구성된다.

요약하면, 본 발명은 전자장치의 출력단에 구비되는 전류 출력형 디지털/아날로그 변환기에서 출력 전류값의 차동 리니어리티를 감소시킨 것이다. 본 발명은 복수의 트랜지스터들로 구성되는 전류원의 일 트랜지스터의 채널폭을 나머지 트랜지스터의 채널폭보다 증가시켜 출력 전류값의 오차범위를 상쇄시킨다. 좀더 구체적으로는 16배 또는 32배 전류원을 구성하는 일 트랜지스터의 채널폭을 나머지 트랜지스터들의 채널폭보다 소정의 배수 만큼 증가시켜 전체적인 차동 리니어리티를 감소시킨다.

이상에서 살펴본 바와 같이, 본 발명을 신호 변환 장치에 적용하면 출력 전류값의 오차 범위가 크게 개선되므로 신호 변환을 정확하게 수행할 수 있고, 칩의 면적을 줄일 수 있으며, 데이터의 변환속도를 향상시키는 이점이 있다.

Claims (3)

1. 공통 단자에 공통 연결되고 각각이 전류값을 출력하는 유닛들을 구비한 전류 출력형 디지털/아날로그 변환기에 있어서,

   상기 각 유닛은

   상위 데이터 비트 그룹을 출력하고, 각각 복수의 직렬 연결되는 트랜지스터들을 포함하는 제 1 및 제 2 전류원들과; 그리고

   하위 데이터 비트 그룹을 출력하고, 적어도 하나의 트랜지스터를 포함하는 제 3 전류원으로 구성되며,

   상기 제 1 및 제 2 전류원들 각각의 트랜지스터들 중 적어도 하나는 나머지 트랜지스터들과 다른 채널폭을 갖는 것을 특징으로 하는 변환기.
2. 제 1 항에 있어서,

   상기 적어도 하나의 트랜지스터는 상기 나머지 트랜지스터들 각각의 채널폭보다 1 : 1.3 배의 채널폭을 갖는 것을 특징으로 하는 변환기.
3. 제 1 항에 있어서,

   상기 제 3 전류원은 상기 제 1 전류원과 상기 제 2 전류원 사이에 배치되는 것을 특징으로 하는 변환기.