JPH0578215B2 - - Google Patents

Description

【発明の詳細な説明】

発明の背景 この発明はデイジタル−アナログ変換器に、更
に詳しくはデイジタル−アナログ変換器用の
CMOS回路構成に関係している。 デイジタル化可聴信号を復号化するのに有効な
デイジタル−アナログ変換器回路が1986年２月13
日出願された、同時出願係属中の認められた特許
出願、連続番号第829707号「直並列変換器用レベ
ル移動回路（LEVEL SHIFTING
CIRCUITRY FOR SERIAL−TO−
PARALLEL CONVERTER）」に記載されてい
る。この特許出願に記載された回路は小形デイス
クプレーヤを作るために商業的に非常に成功して
いるが、＋５ボルト電源及び−５ボルト電源を必
要としている。これには、バイポーラ集積回路技
術が利用されているが、高忠実度オーデイオ製品
を作るのに有効な、一層低費用で一層低電力のデ
イジタル−アナログ変換器を提供することが望ま
しいであろう。しかしながら、CMOS技術を用
いて実現された直列デイジタル−アナログ変換器
において高調波ひずみを許容可能な程低いレベル
にし且つ電力消費を可搬形電池電源式高忠実度オ
ーデイオ製品のために許容可能な程十分に低くす
ることは、極めて困難な難題を提起する。高調波
ひずみ仕様のその要件は、13ビツト直線性の要件
に変換することができる。CMOS DACの以前達
成可能な最高の直線性は11又は12ビツトであると
考えられる。ほぼ10ないし11ビツトより大きい確
度でDACを実現するためにCMOS技術を使用す
る場合には、所望の確度を達成することは非常に
大きい形状のＮチヤネル及びＰチヤネル
MOSFETを作るという犠牲において行われる。
一層正確な、温度に対して不変の基準電圧が要求
されるが、これは従来単一の５ボルト電源で動作
するCMOS回路技術では達成不可能であつた。
所要の13ビツトの直線性を達成するために大いに
利用される電圧分割用抵抗性はしご形回路におい
てＮチヤネル及びＰチヤネルのビツトスイツチ
MOSFETを正確に整合させるという問題はこの
発明の前には５ボルトCMOS DACに対して解決
されていなかつた。 発明の要約 従つて、単一の５ボルト電源により非常に低い
電力消費量で動作することができ且つ十分な確度
及び直線性を有していて高忠実度小形デイスクプ
レーヤなどに適するように高調波ひずみを低レベ
ルにすることのできる、CMOS技術を用いた直
列デイジタル−アナログ変換器を提供することが
この発明の目的である。 対応するＮチヤネル及びＰチヤネルビツトスイ
ツチMOSFETチヤネル抵抗値が公称温度変動範
囲及び公称製造工程パラメータ許容範囲にわたつ
て正確に整合することを確保するための回路構成
及び方法を提供することがこの発明の別の目的で
ある。 高周波応答を与え且つ低周波数において周波数
応答における零値及びこれにより引き起こされる
増幅器不安定性を避けることができる、CMOS
DACにおける使用のための増幅器を提供するこ
とがこの発明の別の目的である。 CMOS製造工程に使用可能な正確な基準電圧
回路を提供することがこの発明の別の目的であ
る。 一実施例に従つて簡単に説明すれば、この発明
は、抵抗性分圧器はしご形回路網、ドレーンがは
しご形抵抗の端子に接続され、ソースが第１供給
電圧に接続され且つゲートが第１インバータの出
力側に接続されているＰチヤネルビツトスイツチ
MOSFET、及びドレーンがはしご形抵抗の端子
に接続され、ソースが第１基準電圧導体に接続さ
れ且つゲートが第２インバータの出力側に接続さ
れているＮチヤネルビツトスイツチMOSFETを
備えているCMOSデイジタル−アナログ変換器
用ビツトスイツチ調整回路を提供する。このビツ
ト調整回路はＰチヤネル及びＮチヤネルビツトス
イツチMOSFETのオンチヤネル抵抗値を正確に
等しくする。ビツト調整回路は第２基準電圧導体
上に第２基準電圧を発生し、且つ第１インバータ
のＮチヤネルMOSFETのソースの第２基準電圧
導体への接続及びＮチヤネルMOSFETのドレー
ンのＰチヤネルビツトスイツチMOSFETのゲー
トへの接続を備えている。第２基準電圧に応答す
るモニタ回路は、第２基準電圧が、第１インバー
タ出力電圧をしてＰチヤネルビツトスイツチ
MOSFETをオンにさせてそのオンチヤネル抵抗
値がＮチヤネルビツトスイツチMOSFETのオン
チヤネル抵抗値に正確に整合するようにする値を
持つているときにモニタ導体に所定のモニタ電圧
を発生する。 第１基準電圧は、共通のベース接続を持つた第
１及び第２のNPNトランジスタ間に温度に対し
て不変の抵抗が接続されている定電流源を備えた
回路によつて発生された第３基準電圧に応答して
発生される。第１ニクロム抵抗が第1NPNトラン
ジスタのエミツタ及びベース間に接続されてい
る。第２ニクロム抵抗が第1NPNトランジスタの
ベースと第３半導体抵抗の一方の端子との間に接
続されており、この半導体抵抗の他方の端子は正
の供給電圧導体に接続されている。第３基準電圧
は第1NPNトランジスタのベースに発生される。
回路は第１トランジスタのV_BE電圧の負の温度係
数が第１、第２及び第３抵抗を流れる同じ負の温
度係数を持つた電流を生じることになるように動
作する。半導体抵抗の抵抗値の温度係数は正であ
る。第２及び第３抵抗の値は温度に対する第２及
び第３抵抗における合成増分電圧降下が零になる
ように選択される。 発明の採択実施例の詳細な説明 図１に言及すると、16ビツトDAC（デジタル−
アナログ変換器）１は入力２における直列データ
を受けるが、この入力は非反転CMOSバツフア
３に接続されており、そしてこれの出力は16ビツ
トCMOSシフトレジスタ４の入力に接続されて
いる。図８Ａ及び８ＢのDATA波形に示したよ
うに、直列データは16ビツトの右チヤネルデー
タ、これに続く遅延、これに続く16ビツトの左チ
ヤネルデータの形式をしている。シフトレジスタ
４のビツト１ないし16のそれぞれは、技術に通じ
た者によつて容易に準備され得る通常の負縁部ト
リガ式CMOSクロツク付きＤ形フリツプフロツ
プ回路によつて実現することができる。シフトレ
ジスタ４のビツト群の出力は16ビツトラツチ回路
９の対応する入力にそれぞれ接続されている。ラ
ツチ回路９のビツト群のそれぞれは、技術に通じ
た者によつてたやすく実現され得る正縁部トリガ
式Ｄ形フリツプフロツプ回路によつて実現するこ
とができる。ラツチ回路９のビツト１ないし16の
それぞれの出力は16の導体１９によつて回路部２
３の対応する入力に接続されており、回路部２３
は16ビツトスイツチ、16ビツトスイツチ駆動器の
ある抵抗性分圧器はしご形回路網及び図３に示し
た関連の基準電圧回路部を備えている。 クロツク信号７（CK）はモード復元化回路１
５の入力に接続されており、この回路は、諸機能
の中でも特に、シフトレジスタ４のビツト群１な
いし16のそれぞれのシフト入力にシフト信号
SCK☆を加える。（星印☆はここでは論理信号の
補数を表すために使用されていることに注意せ
よ。）二つのモード制御入力１３及び１４は、続
いて説明されるモード信号化回路１５の二つの入
力に非反転バツフアにより接続されている。Ｌ／
RCK（左／右クロツク）信号は非反転バツフアに
よりモード復元化回路部１５の入力に接続されて
いる。WDCK（ワードクロツク）入力１８は非反
転バツフアによりモード復号化回路部１５の入力
に接続されていて静電放電からの入力保護を与え
る。 導体２１上のLDCK（ロードクロツク）信号は
ラツチ回路部９のビツト群１ないし16のそれぞれ
のクロツク入力に接続されていて、ラツチのそれ
ぞれに収容された論理レベルを回路部２３の対応
する入力に加える。モード復号化回路１５は導体
３４，３３，４５，４４Ａ及び３０上にそれぞれ
RI（右積分）、RI☆，LI（左積分）、LI☆及びINH
（禁止）信号を発生する。 ブロツク２３における抵抗性はしご形回路の出
力は導体３９に接続され、そしてこの導体は抵抗
２４及び２５間の接合部に接続されている。抵抗
２４の他方の端子は導体２６によつて抵抗２８の
一端子と二つのCMOS伝送ゲート３２及び３６
間の接合部とに接続されている。抵抗２８の他方
の端子はコンデンサ４１の一方の端子と、図５に
詳細に示した積分化保持増幅器３８の出力とに接
続されている。積分化保持増幅器３８の負入力は
導体３７によつてコンデンサ４１の他方の端子と
CMOS伝送ゲート３６の他方のポートとに接続
されている。CMOS伝送ゲート３２の他方のポ
ートは導体３５によつて非反転バツフア４３の出
力及び負入力に接続されている。 CMOS伝送ゲート３２のＰチヤネルゲート電
極及び伝送ゲート３６のＮチヤネルCMOSゲー
ト電極は導体３４によつてモード復号化回路部１
５のRI出力に接続されている。伝送ゲート３６
のＰチヤネル電極及びCMOS伝送ゲート３２の
Ｎチヤネルゲート電極は導体３３によつてモード
復号化回路部１５のRI☆出力に接続されている。
積分化保持増幅器３８の出力はDAC１の右チヤ
ネル出力導体４２に接続されている。 非反転バツフア４３の正入力は導体６４によつ
て積分化保持増幅器３８の正入力に、且つ又第２
の積分化保持増幅器５１の正入力に接続され、そ
してこれの出力は左チヤネル出力導体５３に接続
されている。 導体６４は抵抗６３によつてV_CCに結合され且
つ抵抗６５によつて基準電圧V_REFの発生される導
体６２に結合されている。導体６２は回路部２３
の基準電圧入力に接続されている。導体６２は又
約0.1オームのワイヤボンデイング抵抗１３１に
よりボンデイングパツド１３３に接続され、そし
てこのパツドは導体６２Ａにより基準増幅器５６
の出力に接続されている。導体６２は別の0.1オ
ームのワイヤボンデイング抵抗１２９により別の
ボンデイングパツド１３２に接続され、そしてこ
のパツドはR_F2抵抗６１により基準増幅器５６の
負入力とR_F1帰還抵抗５８の一方の端子とに接続
されており、帰還抵抗の他方の端子はV_CCに接続
されている。ボンデイングパツド１３１及び１３
２とのこの接続の目的は図５に関連して説明す
る。 基準増幅器５６の正入力は導体５５により基準
電圧回路５４の出力に接続されており、基準電圧
回路は導体５５上に基本的基準電圧V_REFOを発生
する。回路５６は図５に詳細に示し、又回路５４
は図４に詳細に示している。 抵抗２５の第２端子は導体２７によつて
CMOS伝送ゲート４４及び４７間の接合部に且
つ又抵抗３１の一方の端子に接続されている。抵
抗３１の他方の端子は積分化保持増幅器５１の出
力導体５３、CMOS伝送ゲート６６の一方の端
子及びコンデンサ５２の一方の端子に接続されて
いる。コンデンサ５２の他方の端子は導体４８に
よつてCMOS伝送ゲート４７の他方の端子と
CMOS伝送ゲート６６の他方の端子とに接続さ
れている。伝送ゲート６６のゲートはモード復号
化回路部１５のNH導体３０に接続されている。
CMOS伝送ゲート４７のＰチヤネル制御電極及
びCMOS伝送ゲート４４のＮチヤネル制御電極
は導体４４Ａによりモード復号化回路１５の
LI☆出力に接続されている。CMOS伝送ゲート
４４のＰチヤネル制御電極及びCMOS伝送ゲー
ト４７のＮチヤネル制御電極は導体４５によりモ
ード復号化回路１５のLI出力に接続されている。 次に、抵抗性はしご形回路網及びスイツチング
駆動器回路部２３を図２及び３を参照して説明す
る。 図２において、それぞれがＰチヤネル
MOSFET７５及びＮチヤネルMOSFET７４か
らなる16のビツトスイツチを備えた16ビツト抵抗
性、分圧器回路網が示されている。前述のアナロ
グ出力電圧導体３９が抵抗性はしご形回路網の出
力に接続されている。技術に通じた者が理解して
いるように、この抵抗性はしご形回路はＲ−2R
形の変更はしご形回路網であつて、並列分岐路抵
抗７１−１，７１−２，……７１−１０のそれぞ
れが2Rの値を持ち且つ直列抵抗７２−１，７２
−２，……７２−１０のそれぞれがＲに等しい値
を持つている。現在の場合には、2R抵抗のそれ
ぞれが20キロオームの値を持ち且つＲ抵抗のそれ
ぞれが10キロオームの値を持つている。ビツト１
１〜１６に対しては、通常のＲ−2R構成が変更
されていて、抵抗７１−１１ないし７１−１６が
それぞれ22.2キロオームの値を持ち、抵抗７２−
１１ないし７２−１５が12.8キロオームの値を持
ち、且つ抵抗７１−１７が22.2キロオームの値を
持つている。この変更構成はビツト11〜16に対す
るビツトスイツチMOSFETのそれぞれの幅対長
さの比をはしご形回路の連続的に有意性の減小す
るビツトに対して２倍にする必要性を回避する。
察知されることであろうが、金属導体抵抗の比較
的重要でない量のものは現在の説明の目的のため
には無視することができる。 各抵抗７１−１，７１−２，……７１−１６の
下方端はそれぞれＮチヤネルスイツチMOSFET
７４−１，７４−２，……７４−１６のドレーン
に接続され、そしてそれのソース電極はV_REFに接
続されている。抵抗７１−１ないし７１−１６の
それぞれの下方端は又Ｐチヤネルスイツチ
MOSFET７５−１，７５−２，……７５−１６
のドレーンに接続され、そしてそれのソース電極
は＋V_CCに接続されている。Ｎチヤネルビツトス
イツチMOSFET７４−１，７４−２などのゲー
ト電極は導体７６−１，７６−２などによつて図
３における８４ＡのようなＮチヤネルビツトスイ
ツチ駆動器回路の出力に接続されている。Ｐチヤ
ネルビツトスイツチMOSFET７５−１，７５−
２などのゲート電極は導体７７−１，７７−２な
どによつて図３に示したＰチヤネルビツトスイツ
チ駆動器回路８４Ｂの出力に接続されている。Ｎ
チヤネルビツトスイツチ７４−１，７４−２など
は参照数字74によつて集合的に言及され、それら
のゲート電極７６−１，７６−２などは参照数字
76によつて集合的に言及されていることなどに注
意せよ。図２において、抵抗７２−１６はその下
方端子がＰチヤネルダミースイツチMOSFET７
５−１７のドレーンに接続され、そしてそれのゲ
ートはV_REF′に接続されている。 図９は、上述の変更Ｒ−2R分圧はしご形回路
網の一部分を更に詳細に示している。この図９に
おいては、ビツト１〜８に対応する接続点１５１
の右の方のはしご形回路網の部分を削除し、また
ビツト14〜16に対応する接続点１７９の左の方の
はしご形回路網の部分も削除し、ビツト９〜13に
対応するはしご形回路網部分のみを示している。
尚、R_SWは、対応するビツトのビツトスイツチ
MOSFETの抵抗であり、またR_POLは、対応する
ビツトの多結晶シリコン・クロスアンダ（はしご
形回路網トポグラフイのレイアウトに必要となる
もの）の抵抗である。 今度は図３に言及すると、ラツチ出力導体１９
（図１）のそれぞれはビツトスイツチ駆動器回路
８２に含まれたCMOSインバータ８３の入力に
接続されている。CMOSインバータ８３は接地
とV_CCとの間に接続されており、その出力が
CMOSインバータ８４Ａ及びCMOSインバータ
８４Ｂの入力に接続されている。インバータ８４
ＡはＮチヤネルビツトスイツチ駆動器と呼ばれ、
V_CCと接地との間に接続されたCMOSインバータ
からなつている。Ｐチヤネルビツトスイツチ駆動
器８４ＢはV_CCと基準電圧V_REF′との間に接続さ
れていて、その出力が導体７７に接続されてい
る。図１の回路部２３はデイジタル−アナログ変
換器１の16ビツトのそれぞれに対して別別のビツ
トスイツチ駆動器回路８２を備えている。導体１
９における高レベルはインバータ８４Ａ及び８４
Ｂの入力における低レベルを発生し、そしてそれ
らの出力における高レベルはＮチヤネル
MOSFET７４をオンにし且つＰチヤネル
MOSFET７５をオフにする。導体１９の低レベ
ルはＰチヤネルMOSFET７５をオンにし且つＮ
チヤネルMOSFET７４をオフにする。上述の抵
抗性はしご形回路は、バイポーラ集積回路DAC
において一般に使用されるＲ−2R抵抗性はしご
形回路によつて行われるより普通の電流分割機能
の代わりに、電圧分割機能を行う。各ビツトスイ
ツチについては、二つのMOSFET７４及び７５
の一方がオンにされ且つ他方がオフにされる。従
つて、ＰチヤネルビツトスイツチMOSFET７５
及びＮチヤネルビツトスイツチMOSFET７４の
オンチヤネル抵抗値は正確に等しくなければなら
ない。各ビツトスイツチはそのはしご形抵抗を
V_CC又はV_REFに選択的に接続する。二進スケーリ
ングを得るためには、各二進ビツトスイツチが前
のものの半分の抵抗値を持つべきであること並び
に同じビツトスイツチにおけるＰチヤネル及びＮ
チヤネルビツトスイツチMOSFETのオンチヤネ
ル抵抗値を非常に正確に整合させなければならな
いことを示すことができる。 V_REF′基準電圧は導体６２における別の基準電
圧V_REFに応答して図３の回路８７によつて発生さ
れる。V_REF導体６２は抵抗１０１によつてＰチヤ
ネルMOSFET９７のゲート電極及びＰチヤネル
MOSFET９８のドレーン電極に接続されてお
り、そしてMOSFET９８のソースはV_CCに接続
されている。MOSFET９７のドレーンはＰチヤ
ネルMOSFET９６のドレーンとＮチヤネル
MOSFET９４のゲート及びドレーンとに接続さ
れており、MOSFET９４のソースは接地に接続
されている。MOSFET９７のソース、
MOSFET９８のゲート、及びMOSFET９６の
ゲートは抵抗１００によつてV_CCに接続されてい
る。MOSFET９６のソースはV_CCに接続されて
いる。導体９５はMOSFET９６のドレーン、
MOSFET９７のドレーン並びにＮチヤネル
MOSFET９４のゲート及びドレーンに接続さ
れ、そしてMOSFET９４のソースは接地に接続
されている。導体９５は又ＮチヤネルMOSFET
９３のゲートに接続されており、それのソースは
接地に接続され且つそれのドレーンは導体９２に
よつてNPNトランジスタ８８のベースと調整可
能なニクロム抵抗９１の一方の端子に接続されて
おり、又この抵抗の他方の端子はNPNトランジ
スタ９０のエミツタに接続されている。 トランジスタ９０のベース及びコレクタはV_CC
に接続されている。トランジスタ８８のコレクタ
はV_CCに接続され且つそれのエミツタは導体８６
と抵抗８９の一方の端子とに接続されており、こ
の抵抗の他方の端子は接地に接続されている。電
圧V_REF′は導体８６上に発生される。 ＰチヤネルMOSFET１０３並びにＮチヤネル
MOSFET１０７並びに二つの等しい（２キロオ
ーム）ニクロム抵抗１０４及び１０６からなる
「モニタ」回路がV_CCとV_REF導体６２との間に接
続されている。ＰチヤネルMOSFET１０３のゲ
ートはV_REF′導体８６に接続され、そしてそれの
ソースはV_CCに接続されている。それのドレーン
は抵抗１０４の一方の端子に接続され、それの他
方の端子はボンデイングパツド試験導体１０５に
よつて抵抗１０６の一方の端子に接続され、そし
てこの抵抗の他方の端子はＮチヤネルMOSFET
１０７のドレーンに接続されている。MOSFET
１０７のゲートはV_CCに接続されており、それの
ソースはV_REF導体６２に接続されている。 ＮチヤネルMOSFET１０７の幾何学的形状に
対するＰチヤネルMOSFET１０３のそれの比は
ＮチヤネルビツトスイツチMOSFET７４の幾何
学的形状に対するＰチヤネルビツトスイツチ
MOSFET７５のそれの比に等しい。ここで言う
幾何学的形状はチヤネルの長さ対幅の比のことで
ある。抵抗１０４及び１０６の抵抗値は等しく、
MOSFET１０３及び１０６がその直線又は不飽
和領域にあることを確保するように十分高い値、
例えば２キロオームを持つている。プローブパツ
ド導体１０５における電圧は、ニクロム抵抗９１
のレーザトリミングを制御して電圧V_REF′が
MOSFET１０３及び１０７のチヤネル抵抗を同
一にするような値を持つようにするために測定す
る。導体１０５における測定電圧が（V_CC−
V_REF）／２に等しい場合には、Ｎチヤネル
MOSFET１０７が、オン時のＮチヤネルビツト
スイツチMOSFET７４と同じチヤネル端子電
圧、従つて同じチヤネル抵抗値を持つているこ
と、及びＰチヤネルMOSFET１０３が、オン時
のＰチヤネルビツトスイツチMOSFET７５と同
じ端子電圧、従つてチヤネル抵抗値を持つている
ことがわかる。それゆえ、MOSFET１０３のチ
ヤネル抵抗値をMOSFET１０７のそれに等しく
するように抵抗９１を調整すると、Ｐチヤネルモ
ニタMOSFET１０３のオン抵抗値がＮチヤネル
MOSFET１０７のオン抵抗値に自動的に等しく
なる。このためにＮチヤネルビツトスイツチ駆動
器８４Ａ及びＰチヤネルビツトスイツチ駆動器８
４Ｂは各ビツトスイツチのＰチヤネルMOSFET
７５及びＮチヤネルMOSFET７４のオン抵抗値
を等しくするような電圧を発生する。工程パラメ
ータ変化はＰチヤネルMOSFET及びＮチヤネル
MOSFETのすべてに同様に影響を与えるわけで
はないので、上述の調整技術は、種種の工程パラ
メータ変化がＰチヤネル及びＮチヤネル
MOSFETを分かれさせた方法の差によつて引き
起こされたビツトスイツチ抵抗値不整合を有効に
補償する。 図３においてMOSFET９７，９８，９６，９
４及び９３、並びに抵抗１０１及び１００からな
る回路部の部分はレーザ調整可能な抵抗９１に電
流を供給するために安定な温度係数を持つた電流
ミラーを与える。注意されるべきことであるが、
（後に説明される）図４の回路によつて発生され
たV_REFO基準電圧及び（後に説明される）図５の
基準増幅器によつて発生されたV_REF基準電圧は
V_CCを密接に追跡するので、V_CCにおける変化は
又V_REFに現れる。図３の回路はそれゆえＰチヤネ
ルビツトスイツチMOSFET７５及びＮチヤネル
ビツトスイツチMOSFET７４のオンチヤネル抵
抗値の確立された正確な整合を、V_CCが変化する
時に維持するようにする。（V_CCに対する典型的
な仕様は4.75ボルトから6.5ボルトまでであろ
う。） 次に、図４を参照して図１の基準回路５４を説
明する。温度に対して一定である内部基準電圧
V_REFOは導体５５に発生される。導体５５は抵抗
１１３及び１１４のそれぞれの一方の端子と、
NPNトランジスタ１１７及び１１８のベースと、
ＰチヤネルMOSFET１２１のゲート電極とに接
続されている。Ｒ２抵抗１１３はニクロムで構成
されていて、それの抵抗値は本質的に温度に対し
て不変である。それの他方の端子は導体１１２に
よつてＲ１抵抗１１１の一方の端子に接続されて
おり、そして抵抗１１１はデイジタル−アナログ
変換器１のＮチヤネルMOSFETが形成されてい
るＰ形井戸領域の抵抗率と同じ抵抗率の軽くドー
プされたＰ形井戸領域に形成されている。Ｒ１抵
抗１１１の他方の端子はV_CCに接続されている。
Ｒ１抵抗１１１の抵抗値は、35.3キロオームの値
を持つことができ、Ｃ目盛１度当り約＋6000ppm
の温度変化を持つことができる。 抵抗１１４はニクロムで形成されており、それ
の下方端子はトランジスタ１１７のエミツタとニ
クロム抵抗１１５の一方の端子とに接続されてい
る。抵抗１１５の下方端子はトランジスタ１１８
のエミツタ、NPNトランジスタ１２４のベース、
及びニクロム抵抗１１６の一方の端子に接続され
ており、そして抵抗１１６の他方の端子はトラン
ジスタ１２４のエミツタ及びＮチヤネル
MOSFET１２５のドレーンに接続されており、
このMOSFETのソースは接地に接続されてい
る。 トランジスタ１１７，１１８及び１２４のコレ
クタはV_CCに接続されている。MOSFET１２５
のゲートはＮチヤネルMOSFET１２６のゲート
及びドレーンに接続され、MOSFET１２６のソ
ースは接地に接続されている。MOSFET１２６
のドレーンはＰ形井戸領域に形成された抵抗１２
６ＡによつてV_CCに接続されている。Ｐチヤネル
MOSFET１２１のソースは調整可能なニクロム
抵抗１２２によつてV_CCに接続されている。
MOSFET１２１のドレーンは導体１２３によつ
てバイアス発生器回路（図示していない）に接続
されているが、この回路は複数のＮチヤネル
MOSFETからなる電流鏡映（ミラー）回路であ
つて、導体１２３を通る電流がバイアス発生回路
の種種のＮチヤネルMOSFET電流ミラートラン
ジスタを通る電流を制御する。 動作の際、図４の基準回路は導体５５上に温度
に対してほとんど不変の基準電圧V_REFOを発生す
るが、これはある種の工程パラメータと共に変化
するものである。この発明に従つて、抵抗値が１
キロオームであり得るような抵抗１１５における
電圧は、電流密度における差によつて決定される
トランジスタ１１７及び１１８のエミツタ間の電
圧における差に等しいので、温度に対して一定に
維持される。このためにニクロム抵抗１１５を通
る電流も又温度に対して不変である。抵抗１１５
はそれゆえ抵抗１１４及びトランジスタ１１７に
対して定電流源として現れるが、しかしこの電流
源が一定であることは必須ではない。 ニクロム抵抗１１４における電圧はトランジス
タ１１７のベース−エミツタ電圧と同じ温度変化
を持つている。抵抗１１４の抵抗はニクロムで構
成されているために温度に対して不変である。抵
抗１１４を通る電流はそれゆえトランジスタ１１
７のV_BEと同じ温度変化、すなわち、Ｃ目盛１度
当り−3300ppm、を持つている。トランジスタ１
１７及び１１８のベース電流並びにMOSFET１
２１のゲート電流を無視できるものと仮定すれ
ば、V_REFOが温度に対して不変である条件は方程
式 （＋6000）（Ｉ）（R1）＋（−3300）（Ｉ） （R1＋R2）＝０ によつて与えられる。 これは方程式 R1／（R1＋R2）＝3300／6000 を生じることになる。 図４の回路の動作は基準電圧V_REFOがV_CCから抵
抗R1及びＲ２における電圧降下の和を差し引い
たものに等しいことを認識することによつて直観
的に理解することができる。Ｒ２は温度に対して
不変であるので、Ｒ２における電圧降下は温度に
対して負に変化を持つことになる。Ｒ１の正の温
度係数がそれを流れる電流の負の温度係数より大
きいので、Ｐ井戸半導体抵抗Ｒ１における電圧降
下の変化は正になる。それゆえＲ１及びＲ２の値
は、Ｒ１における電圧降下の正の温度変化が抵抗
Ｒ２における電圧降下の負の温度変化を正確に相
殺するように選ぶことができる。厳密な数学的解
析は温度が増大するにつれてV_REFOの増大を生じ
させる二次効果があることを示しているけれど
も、図４の回路はここで説明されたDACに対し
ては十分であることが示されている。 このように、図４の回路は、複雑なバンドギヤ
ツプ回路を使わないで、温度に対して不変の基準
電圧を与えることがわかる。尚、複雑なバンドギ
ヤツプ回路は、在来の集積回路CMOS工程（即
ち、抵抗、ＮチヤネルMOSFET、Ｐチヤネル
MOSFET、コレクタが集積回路基板中に形成さ
れるNPNトランジスタだけしかうまく実現でき
ないような工程）では、容易に実現できそうにな
いものである。（横形NPNトランジスタは、在来
のバンドギヤツプ回路を作るには満足なものでは
ない、と考えられていたのであり、そうでなけれ
ば、使用されていたかもしれない。 表１における上記の抵抗値に対しては、値
V_REFOはV_CCより約2.5ボルト下である。 次の表は温度に対して不変の基準回路５４にお
ける種種の構成部分の値を示している。 表 １ 抵抗 キロオーム 111 35.3 113 9.04 114 6.33 115 1.5 116 ４ 122 18.46 126A 36 次に、図１における基準増幅器５６を図５を参
照して詳細に説明する。この回路の増幅器部分の
細部の大部分はこの発明に直接関係がないが、開
示を完全にするためにのみ示す。導体５５及び５
７はそれの差動入力段の正及び負の入力である。
出力ＮチヤネルMOSFET１３４のドレーン電極
は導体６２Ａによりボンデイングパツド１３３に
接続されており、そしてそれのソースは接地に接
続されている。導体１３５はＰチヤネル電流ミラ
ー制御MOSFETのドレーンと上述のバイアス発
生器回路とに接続されていて、図３に含まれた電
流鏡映回路においてほぼ規準化された定電流が確
立される。 2.6キロオームの抵抗値R_F1を持つた外部帰還抵
抗５８はV_CCと導体５７との間に接続されてい
る。導体５７は基準増幅器５６の負入力に帰還さ
れ、且つ又１キロオームの抵抗値R_F2を持つた抵
抗６１に接続されている。R_F2抵抗６１の他方の
端子はボンデイングパツド１３２に接続されてい
る。参照数字１２９はボンデイングパツド１３２
と基準電圧V_REFが発生される外部コンデンサ１２
７の導体６２との間の約0.1オームのワイヤボン
デイング抵抗値を示している。外部コンデンサ１
２７の他方の端子は二つのおおよそ0.1オームの
ワイヤボンデイング抵抗値１２８Ａ及び１２８Ｂ
によつてV_CCに接続されている。コンデンサ１２
７の上方端子のこの「二重ボンド」は「単一ボン
ド」の0.1オーム抵抗値の代わりに0.05オームの
等価ボンデイング抵抗値を生じる。ボンデイング
パツド１３３と導体６２との間の別個のワイヤボ
ンドは第２の0.1オームのワイヤボンデイング抵
抗値１３１を持つている。ワイヤボンデイングパ
ツド１３２及び１３３は、印刷配線板上に一緒に
接続されているパツケージの別別のリードに接続
されている。コンデンサ１２７の下方端子はこの
点に接続されている。 この点において注意されるべきことであるが、
基準増幅器５６はV_REF導体６２に生じるかもしれ
ない大きい電流スパイクを吸収することができる
ように広い周波数範囲にわたつて高利得及び低出
力インピーダンスを持つことが必要である。大き
いキヤパシタンス１２７はこの機能を行うが、増
幅器が内部的に補償されている場合には、増幅器
の不安定性を生じることになる極を生じることも
ある。この発明に従つて、増幅器な内部的に補償
しないままにしており、コンデンサ１２７はスパ
イクを吸収するためと増幅器の開ループ補償を行
うためとに使用している。この場合増幅器の主極
は増幅器及び大きい外部コンデンサ１２７の開ル
ープ出力インピーダンスによつて形成されてい
る。主極の位置を正確に制御するために、抵抗
RF１及びRF２は所望の出力インピーダンスを与
えるように選んでいる。 外部コンデンサ１２７は非常に大きいので、こ
れと直列の0.1オームのワイヤボンド抵抗値は増
幅器の不安定性を生じさせるように十分低い周波
数において零を生じる。この発明に従つて、ワイ
ヤボンデイング抵抗の上記の接続は零が生じ得る
周波数を増大させて、そのような不安定性を回避
する。上記のボンデイング技術が使用されていな
い場合、すなわち導体６２がＮチヤネル
MOSFET１３４のドレーン電極に直接接続され
ている場合には、回路の高周波数応答において相
当な低下があることが判明している。これは外部
コンデンサ１２７に対する0.1オームのワイヤボ
ンデイング抵抗値に起因することがわかつた。 導体６２からボンデイングパツド１３２及び１
３３へ別別のワイヤボンドを準備することの効果
は、0.1オームのワイヤボンデイング抵抗値が導
体６２と外部の10マイクロフアラドのコンデンサ
１２７との間に現れ、これによりあるいは基準増
幅器回路５６の低周波数応答における零を発生す
るのを防止することである。更に明確には、これ
は、ワイヤボンデイング抵抗１３１の0.1オーム
抵抗値がＮチヤネルMOSFET１３４のはるかに
大きい直列抵抗値と直列に現れ、このMOSFET
がその飽和モードで動作しており且つ理想的な電
流源に非常に近くなつているために起こる。同様
に、0.1オームのボンデイング抵抗１２９は抵抗
６１の１キロオームの帰還抵抗RF２と「一塊」
になつており、基準増幅器５６の利得又は周波数
応答にほとんど効果を及ぼさない。実効上、増幅
器５６の周波数応答における零を決定する回路接
続点は増幅器５６を含むパツケージの内側の導体
６２Ａから「外側の世界」すなわち外部接続点６
２へ移されている。ワイヤボンデイング抵抗値の
ほぼ半分がそれにより除去されて、零が周波数の
１オクターブ高い点において発生する結果にな
る。コンデンサ１２７の上方端子のV_CC導体への
二重ボンドを準備して、その抵抗値を0.1オーム
から0.05オームへ減小させることによつて、零は
周波数の別の１オクターブ高い所へ移動される。 このようにして成し遂げられたことは周波数応
答をそこねることなく演算増幅器の出力への非常
に大きいコンデンサの接続である。出力抵抗が帰
還抵抗でもあるＡ級出力段のこの接続は非常に大
きい出力キヤパシタンスが駆動されることを可能
にする。 今度は図３Ａに言及すると、上述のモニタ回路
出力測定及びレーザトリミング工程を利用するこ
となくV_REF′を発生するための代替回路が示され
ている。この回路は実効上、抵抗１０４及び１０
６が等しく且つ抵抗１３６及び１３７が等しい場
合、ＰチヤネルMOSFET１０３及びＮチヤネル
MOSFET１０７が図２の分圧用はしご形回路網
の各ビツトスイツチ対のＰチヤネルMOSFET７
５及びＮチヤネルMOSFET７４間の比に等しい
幾何学的形状比を持つている場合、並びに増幅器
１３８の利得が十分に高くて導体１０５と抵抗１
３６及び１３７間の接合部の電圧との間の電圧の
差を正確に検出することができる場合に機能す
る。 図１のDACが使用されるべきである非常に高
い忠実度のオーデイオシステムに対しては、ある
使用者は左右のスピーカチヤネルに「同時に変換
された」アナログ出力電圧を与えることを選ぶか
もしれない。これを行うことは左右のチヤネル動
作に関して異なつて機能する二つの別別のDAC
の使用を必要とする。この発明に従つて、ユニツ
トが左チヤネルDAC、右チヤネルDAC又は多重
化二チヤネルステレオDACとして役立つことが
できるようにするために選択可能なモードが準備
されている。 この発明の16ビツトデイジタル−アナログ変換
器１は、交互の16ビツト直列入力が16ビツトスチ
ツチの入力へ且つラツチ９の入力へ交互にロード
されて左及び右のチヤネル出力に交互の対応する
アナログ電圧変化を発生する「単一DACモード」
において動作可能である。デイジタル−アナログ
変換器１は又、右チヤネルデータ及び左チヤネル
データについて同時のデイジタル−アナログ変換
が行われるシステムにおいて「右チヤネルDAC」
又は「左チヤネルDAC」として動作可能である。 図７はモード復号化回路１５の論理図を示して
いる。モード復号化回路１５が動作する方法は図
８Ａ及び８Ｂの時間図を参照して最もよく理解さ
れる。 表２はモード制御入力MODE１及びMODE２
の関数としてのモード復号化回路１５の動作モー
ドを示している。

【表】 「単一DAC」モードにおいては、DAC１は直
列デイジタル右チヤネル16ビツトデータワード及
び左チヤネル16ビツトデータワードを交互に変換
してその結果生じたアナログ信号をそれぞれ積分
化保持回路３８及び５１の右チヤネル及び左チヤ
ネル出力４２及び５３において提供する。「左チ
ヤネル」モードにおいては、この発明のDACは
単に直列左チヤネル16ビツトデータワードをアナ
ログ信号に変換するために使用され、そしてこの
アナログ信号は積分化保持回路３８の出力４２に
おいて発生される。「右チヤネル」モードにおい
ては、この発明のDACは単に直列左チヤネル16
ビツトデータワードをアナログ信号に変換するた
めに使用されるが、このアナログ信号も又積分化
保持回路３８の出力４２において発生される。左
チヤネル及び右チヤネルの両モードにおいては、
左チヤネル積分化保持増幅器５１は禁止されてい
る。 Ｌ／RCK信号はDACの端子２における現在の
データが右チヤネルに属しているか又は左チヤネ
ルに属しているかを示すタイミング信号である。
信号WDCKは現在のデータワードの最後のビツ
トがデータ端子２に置かれているときに負行縁部
を発生するワードクロツクである。CK信号は
Ｌ／RCK，WDCK、及びDATA入力を同期させ
るために使用される基本的クロツク信号である。
RI及びRI☆は選択されたモードに従つて積分化
保持増幅器３８及び５１の動作を制御する右チヤ
ネル積分信号である。信号LI及びLI☆は同様に
選択された動作モードに従つて左積分化保持増幅
器５１の動作を制御する左チヤネル積分信号であ
る。 図８ＡはMODE１及びMODE２信号が両方共
「零」であるときのCK，WDCK，Ｌ／RCK及び
DATA入力信号を示している。図７においてそ
れぞれフリツプフロツプFF１，FF２及びFF３
の出力に発生した信号FF１，FF２及びFF３は
単にそれぞれＬ／RCK，WDCK及びDATAの同
期化されたものである。Ｌ／RCKの低レベルは
現在のデータが右チヤネルに対するものであるこ
とを示し、又Ｌ／RCKの高レベル値は現在のデ
ータが左チヤネルに対するものであることを示し
ている。 INH信号は右チヤネルモード及び左チヤネル
モードの期間中積分化保持増幅器５１を禁止し、
従つてINHが「０」に等しいときには左チヤネ
ル積分化保持増幅器５１は禁止されない。RIが
「１」であるときには、導体３９は伝送ゲート３
６及び抵抗２４によつて右チヤネル積分化保持増
幅器３８の負入力に結合されている。LIが高い
ときには、導体３９は伝送ゲート４７及び抵抗２
５によつて左チヤネル積分化保持増幅器５１の負
入力に結合されている。右チヤネルデータは交互
に変換されてアナログ形式で右チヤネル出力４２
に保持される。左チヤネルワードデータも同様に
交互にアナログ形式に変換されて左チヤネル出力
５３に保持される。 図８Ｂにおいて、波形CK、WDCK、Ｌ／
RCK、DATA、FF１，FF２、及びFF３は両モ
ード１，０及び１，１に対して同一である。波形
SCK☆、LDCK、及びRIの上方群はMODE１が
「１」に等しく且つMODE２が「１」に等しいと
きの条件に対応している。底部群のSCK☆、
LDCK、及びRI波形はMODE１が「１」に等し
く且つMODE２が「１」に等しいときの条件に
対応している。これらの両モードに対して、
DACは右チヤネルDAC又は左チヤネルDACとし
て単一の機能だけを果たしている。RI信号は図
８Ａの時間図に対するよりも低い周波数において
変化することがわかる。図８Ｂの上方のSCK☆
波形において、長持続時間高レベルは積分化保持
増幅器３８の負入力への右チヤネルデータワード
のゲート作用における遅延に対応している。それ
ゆえ、RI（Ｒ）右チヤネル積分信号は両モード
１，０及び１，１に対してRI（Ｌ）左チヤネル積
分信号と同時に正になり、従つて右チヤネルデー
タ及び左チヤネルデータの変換が同時に行われ
る。両モード１，０及び１，１において、信号
INHは「１」であり、従つて伝送ゲート６６は
オンにされ、そして積分化保持増幅器５１は、右
チヤネル積分化保持増幅器３８だけが使用されて
いるので、禁止される。 次に、図１における緩衝増幅器４３の機能を説
明する。前に示されたように、CMOS伝送ゲー
ト３６及び４７はそれぞれ右積分（RI）及び左
積分（LI）持続時間中オンである。しかしなが
ら、CMOS伝送ゲート３６及び４７がオフであ
るときには、導体２６及び２７における電圧は、
それぞれ、積分化保持増幅器３８及び５１がコン
デンサ４１及び５２におけるそれらのそれぞれの
アナログ出力電圧を保持しているときのサイクル
の「保持」部分の期間中変化することができる。
これは、DACはしご形回路網２３が反対のチヤ
ネルからの異なつたデイジタルワードを導体３９
における異なつたアナログ電圧に変換しているた
めに起こる。それで、次の積分時間が生じると、
積分化保持増幅器３８又は５１の正及び負の入力
間に大きい差が生じて、それらを飽和させ、これ
により長い回復時間を生じさせる。緩衝増幅器４
３は、CMOS伝送ゲート３２及び４４と関連し
て、CMOS伝送ゲート３６がオフであり且つ
CMOS伝送ゲート３２がオンであるときに導体
３７と同じ電圧を導体２６に持たせることによつ
てそれが生じるのを防止する。これは、積分化保
持増幅器３８の正及び負の入力が同じ電位、すな
わち導体６４における電位にあるので、行われ
る。それで、CMOS伝送ゲート３６が次の積分
期間中にオンに戻されると、導体２６及び導体３
７が本質的に導体６４と同じ電位になるので、積
分化保持増幅器３８の飽和は生じない。CMOS
伝送ゲート４４及び４７、導体２７、並びに積分
化保持増幅器５１に対しても動作は同様である。
緩衝増幅器４３を実現するための回路は図６に示
されている。

【図面の簡単な説明】

図１はこの発明の直列16ビツトCMOSDACの
概略的構成図である。図２は図１のブロツク２３
に含まれた電圧はしご形回路並びにこれに関連し
たＮチヤネルMOSFET及びＰチヤネル
MOSFETビツトスイツチの部分的回路図であ
る。図３はＰチヤネルビツトスイツチMOSFET
及びＮチヤネルビツトスイツチMOSFETのチヤ
ネル抵抗値を整合させるための図１の線図に含ま
れた回路部の一部分の概略図である。図３Ａは図
３の回路におけるV_REF′電圧を発生するための代
替回路の概略図である。図４は図１のDACに利
用された温度に対して不変の基準電圧回路の概略
的回路図である。図５は図１のDACに利用され
た基準緩衝増幅器の回路図である。図６は図１の
DACに使用された積分化保持増幅器の概略的回
路図である。図７は図１のDACに含まれたモー
ド論理回路の論理図である。図８Ａ及び８Ｂは図
７のモード論理回路と関連した信号の時間図から
なつている。図９はこの発明の変更Ｒ−２Ｒ抵抗
性分圧器はしご形回路を説明するのに有効な部分
的回路図である。 これらの図面において、１は16ビツトのデイジ
タル−アナログ変換器、２３はDACはしご形回
路網、ビツトスイツチ、ビツトスイツチ駆動器、
電圧基準の回路部、５４は基準回路、５６は基準
増幅器、７４はＮチヤネルMOSFET、７５はＰ
チヤネルMOSFET、７１，７２は抵抗、８４Ａ
はＮチヤネルビツトスイツチ駆動器、８４ＢはＰ
チヤネルビツトスイツチ駆動器、２はビツトスイ
ツチ駆動器回路、９１は抵抗、９３，９４，９
６，９７，９８，１０３，１０７はMOSFET、
１００，１０１，１０４，１０６は抵抗、１１
１，１１３，１１４，１１５，１１６，１２２，
１２６Ａは抵抗、１１７，１１８，１２４は
NPNトランジスタ、１２１，１２５，１２６は
MOSFET、V_REF，V_REF′，V_REFOは基準電圧を示
している。

Claims (1)

1. 【特許請求の範囲】 １ 抵抗性分圧器はしご形回路網を含むCMOS
   デイジタル−アナログ変換器のためのビツトスイ
   ツチ回路であつて、 ａ ビツトスイツチ回路であつて、 ｉ 前記抵抗性分圧器はしご形回路網の１つの
   端子に接続したドレーン電極と、第１の電源
   電圧導体V_CCに接続したソース電極と、を有
   するＰチヤネルビツトスイツチMOSFET７
   ５と、 前記抵抗性分圧器はしご形回路網の前記１
   つの端子に接続したドレーン電極と、第１の
   電源電圧導体６２上の第１基準電圧V_REFを受
   けるように接続したソース電極と、を有する
   ＮチヤネルビツトスイツチMOSFET７５
   と、 を含む前記のビツトスイツチ回路、 ｂ ビツトスイツチ駆動器回路８２であつて、 ｉ ビツトスイツチング信号を受けるように接
   続した入力と、前記Ｐチヤネルビツトスイツ
   チMOSFETのゲート電極に接続した出力７
   ７と、を有する第１のCMOSインバータ８
   ４Ｂであつて、該第1CMOSインバータの前
   記入力に接続したゲート電極と、該第
   1CMOSインバータの前記出力に接続したド
   レーン電極と、前記第１電源電圧導体に接続
   したソース電極と、を有するＰチヤネル
   MOSFETを含み、また、該第1CMOSイン
   バータの前記入力に接続したゲート電極と、
   該第1CMOSインバータの前記出力に接続し
   たドレーン電極と、第２基準電圧V_REF′をも
   つ第２の基準電圧導体８６に接続したソース
   電極と、を有するＮチヤネルMOSFETを含
   む、前記の第1CMOSインバータ８４Ｂと、 前記ビツトスイツチング信号を受けるよう
   に接続した入力と、前記Ｎチヤネルビツトス
   イツチMOSFETのゲート電極に接続した出
   力７６と、を有する第２のCMOSインバー
   タ８４Ａであつて、前記第１電源電圧導体と
   第２の電源電圧導体との間に接続した、前記
   の第2CMOSインバータ８４Ａと、 を含む前記のビツトスイツチ駆動回路８２、 ｃ ビツトスイツチ抵抗整合回路であつて、 ｉ 前記第２基準電圧導体８６上に前記第２基
   準電圧V_REF′を発生する基準電圧回路８７と、 前記第２基準電圧を調節するためにレーザ
   トリミングによつて調節可能な、前記基準電
   圧回路内の抵抗９１と、 出力１０５と、前記第２基準電圧導体に接
   続した入力と、を有する電圧モニタ回路であ
   つて、前記第２基準電圧導体に接続したゲー
   ト電極と、前記第１電源電圧導体に接続した
   ソース電極と、該電圧モニタ回路の前記出力
   に接続したドレーン電極と、を有するＰチヤ
   ネルMOSFET１０３を含み、また、前記第
   １電源電圧導体に接続したゲート電極と、前
   記第１基準電圧導体に接続したソース電極
   と、該電圧モニタ回路の前記出力に接続した
   ドレーン電極と、を有するＮチヤネル
   MOSFET１０７を含み、該電圧モニタ回路
   の前記ＰチヤネルMOSFET１０３と前記Ｎ
   チヤネルMOSFET１０７の各チヤネル幅対
   長さ比の間の比は、前記Ｐチヤネルビツトス
   イツチMOSFET７５と前記Ｎチヤネルビツ
   トスイツチMOSFET７４の各チヤネル幅対
   長さ比の間の比に等しく、また前記電圧モニ
   タ回路は、前記抵抗９１をトリムして前記Ｐ
   チヤネルビツトスイツチMOSFET７５と前
   記ＮチヤネルビツトスイツチMOSFET７４
   のオン抵抗が互いに精密に等しくなるような
   値をもつようにしたときに、所定の出力電圧
   レベルを発生するようにした、前記の電圧モ
   ニタ回路と、 を含む前記のビツトスイツチ抵抗整合回路、 を備えたCMOSデイジタル−アナログ変換器の
   ためのビツトスイツチ回路。