JPH07321577A

JPH07321577A - 可変利得増幅回路

Info

Publication number: JPH07321577A
Application number: JP6112907A
Authority: JP
Inventors: Hiroaki Shimizu; 博明清水
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1994-05-26
Filing date: 1994-05-26
Publication date: 1995-12-08
Anticipated expiration: 2017-05-20
Also published as: JP3283137B2

Abstract

(57)【要約】【目的】利得を回路外部から設定可能で、利得の設定誤
差が少なく、周波数特性が良好で、雑音が少ない可変利
得増幅器を提供する。【構成】演算増幅器（１）の入力抵抗をそれぞれ所定の
導通抵抗を有する複数のトランジスタスイッチ（５−１
〜５−５）を並列接続した回路から構成し、制御端子
（７−１〜７−４）から加えられる制御信号によりトラ
ンジスタスイッチ（５−２〜５−５）を選択的にＯＮし
て、このＯＮしているトランジスタスイッチの数により
利得を可変する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は外部から設定される情報
をもとに、利得を段階的に変えることのできる可変利得
増幅回路に関する。

【０００２】

【従来の技術】従来、演算増幅器を反転増幅器として用
い、その帰還抵抗と入力抵抗との比を変えることにより
電圧利得を変える方法は一般に知られている。すなわ
ち、演算増幅器が理想的であるとして、その入力バイア
ス電流やオフセット等が無視できるとすると、反転増幅
器の電圧利得Ｇｖは，演算増幅器の電圧利得をＡ、入力
抵抗の価をＲｉ（Ω），帰還抵抗の価をＲｆ（Ω）とす
ると、Ｇｖ＝Ｒｆ／（Ｒｉ＋（Ｒｆ＋Ｒｉ）／Ａ）で与えられ、ここで、Ａ＞＞Ｒｆ／Ｒｉ＋１であれば、Ｇｖ＝Ｒｆ／Ｒｉとなり、入力抵抗Ｒｉと帰還抵抗Ｒｆとの比を変えるこ
とでこの反転増幅器の電圧利得を変えることができる。

【０００３】図１７は従来のこの種の回路を示したもの
である。図１７において、２１は演算増幅器、２２はバ
イアス端子、２３は信号入力端子、２４は信号出力端
子、２５−１〜２５−４はトランジスタスイッチ、２７
−１〜２７−４は利得制御端子、２８−１〜２８−６は
抵抗である。

【０００４】演算増幅器２１の正相入力端子はバイアス
電位２２に接続されている。抵抗２８−１は入力抵抗で
あり、入力端子２３と演算増幅器２１の逆相入力端子と
の間に接続され、その価はＲｉ（Ω）である。抵抗２８
−２から抵抗２８−６までは帰還抵抗を構成し、演算増
幅器２１の出力端子２４と逆相入力端子との間に直列に
接続されている。また、トランジスタスイッチ２５−
１，２５−２，２５−３，２５−４はそれぞれ抵抗２８
−２，２８−３，２８−４，２８−５の両端に並列に接
続されている。トランジスタスイッチ２５−１〜２５−
４はそれぞれ制御端子２７−１〜２７−４の電圧に応じ
てＯＮ／ＯＦＦされる。

【０００５】この回路においては、入力抵抗２８−１を
固定にし、トランジスタスイッチ２５−１，２５−２，
２５−３，２５−４を制御端子２７−１〜２７−４の電
圧に応じてＯＮ／ＯＦＦ制御することにより、帰還抵
抗、すなわち、抵抗２８−２〜２８−６の呈する抵抗を
可変にして、この反転増幅器の電圧利得を５段階に可変
する。

【０００６】しかしながら、上記従来の回路において
は、トランジスタスイッチ２５−１〜２５−４の導通時
の抵抗（ＯＮ抵抗）は割合に高く、帰還抵抗２８−２〜
２８−５の抵抗値と比べて無視できない。したがって、
トランジスタスイッチ２５−１〜２５−４がＯＮしてい
る状態でも、抵抗２８−２〜２８−５とトランジスタス
イッチ２５−１〜２５−４のＯＮ抵抗との合成抵抗とな
り、設定利得に誤差が生じることになる。

【０００７】また、モノシリックＩＣでこの回路を実現
しようとした場合、抵抗２８−２〜２８−５の値とトラ
ンジスタスイッチ２５−１〜２５−４のＯＮ抵抗値とは
独立にばらつき、変動するので、さらに設定利得に誤
差、変動が生じやすい。

【０００８】そこで、このトランジスタスイッチ２５−
１〜２５−４のＯＮ抵抗による設定誤差を軽減するに
は、トランジスタスイッチ２５−１〜２５−４のＯＮ抵
抗を極力小さくし、各抵抗２８−２〜２８−５の値をで
きるだけ大きくしなければならない。

【０００９】しかし、トランジスタスイッチ２５−１〜
２５−４のＯＮ抵抗を小さくするために、例えばトラン
ジスタスイッチ２５−１〜２５−４の形状を大きくする
などの手法をとる必要があり、こうすると同時に寄生容
量も大きくなって、この寄生容量のため高い周波数で利
得が取れなくなってしまう。

【００１０】また、各抵抗２８−２〜２８−５の抵抗値
を大きくすると、抵抗から発生する熱雑音が大きくなっ
て、この可変利得増幅回路の入力換算雑音が悪くなって
しまうという不具合がある。

【００１１】図１８は可変利得増幅回路の他の従来例で
ある。この図に添って回路の動作を説明する。

【００１２】図中１０１、１０２、１０３、１０４、２
２２、２２３はＮＰＮトランジスタ、１０５、１０６は
負荷抵抗、２２１は定電流源、２２４はデジタル／アナ
ログ変換回路である。ＮＰＮトランジスタ１０１、１０
２、１０３、１０４、２２２、２２３はいわゆるギルバ
ート・セル乗算回路を構成している。

【００１３】ここで仮に各トランジスタは理想的な動作
を行うものと仮定して説明を進めることにする。つま
り、通常の導通状態においては、エミッタ接地順方向電
流増幅率は無限大であり、べース電流は流れず、コレク
タ電流とエミッタ電流は等しいものとする。また、べー
ス・エミッタ間電圧（Ｖbe）とエミッタ電流（Ｉｅ）と
の間には次の式で表される関係があるものとする。

【００１４】Ｖbe＝Ｖｔ・ｌｎ（Ｉｅ／Ｉｓ）ただしＶｔは熱電圧で、絶対温度をＴ［ｋ］、ボルツマ
ン定数をＫ［Ｊ／ｋ］、単位電子電荷をｑ［ｃ］とする
とＶｔ＝Ｋ・Ｔ／ｑ［Ｖ］で表される電圧である。

【００１５】またＩｓは逆方向飽和電流であり、トラン
ジスタの特性を表す変数の一つである。Ｉｓの値は各ト
ランジスタによって異なってくる。しかし、一般に集積
回路内においては同一形状のトランジスタを作ってＩｓ
のばらつきを非常に小さくする事ができる。ここでは、
各トランジスタのＩｓは等しいものと仮定する。

【００１６】トランジスタ１０１、１０２、１０３、１
０４のエミッタ電流をそれぞれＩ１、Ｉ２、Ｉ３、Ｉ４
とし、トランジスタ２２２、２２３のエミッタ電流をそ
れぞれＩ２２、Ｉ２３とする。またトランジスタ１０
１、１０２、１０３、１０４、２２２、２２３のベース
・エミッタ間の電圧をそれぞれ、Ｖbe１，Ｖbe２，Ｖbe
３，Ｖbe４，Ｖbe２２、Ｖbe２３とする。

【００１７】この回路で、トランジスタ１０１、１０４
のベースとトランジスタ１０２、１０３のベースとの間
に入力電圧Ｖｉを印加する。

【００１８】Ｉ１＋Ｉ２＝Ｉ２２を用いて、トランジスタ１０１、１０２の関係からＩ２
を求める。

【００１９】Ｖｉ＝Ｖbe１−Ｖbe２＝Ｖｔ・ｌｎ（Ｉ１／Ｉｓ）−Ｖｔ・ｌｎ（Ｉ２／Ｉ
ｓ）＝Ｖｔ・ｌｎ（Ｉ１／Ｉ２）＝Ｖｔ・ｌｎ（（Ｉ２２−Ｉ２）／Ｉ２）＝Ｖｔ・ｌｎ（Ｉ２２／Ｉ２−１）したがってＩ２＝Ｉ２２／（１＋exp （Ｖｉ／Ｖｔ））（１）となる。またＩ１について解くと、Ｉ１＝Ｉ２２−Ｉ２＝Ｉ２２−Ｉ２２／（１＋exp （Ｖｉ／Ｖｔ））＝Ｉ２２・exp （Ｖｉ／Ｖｔ）／（１＋exp （Ｖｉ／Ｖｔ））＝Ｉ２２・／（１＋exp （−Ｖｉ／Ｖｔ））（２）となる。同様にトランジスタ１０３、１０４の関係から
Ｉ３、Ｉ４を求めるとＩ３＝Ｉ２３／（１＋exp （Ｖｉ／Ｖｔ））（３）Ｉ４＝Ｉ２３／（１＋exp （−Ｖｉ／Ｖｔ））（４）となる。

【００２０】次に定電流源２２１の電流をＩ２１とし、
トランジスタ２２２のベースとトランジスタ２２３のベ
ースとの間の電圧をＶcnt として、同様の方法をＩ２
２、Ｉ２３に適用すると、Ｉ２２＝Ｉ２１／（１＋exp （−Ｖcnt ／Ｖｔ））（５）Ｉ２３＝Ｉ２１／（１＋exp （Ｖcnt ／Ｖｔ））（６）となる。

【００２１】この式（５）、（６）のＩ２２とＩ２３を
式（１）、（２）、（３）、（４）に代入する。

【００２２】Ｉ１＝Ｉ２１／｛（１＋exp （−Ｖcnt ／Ｖｔ））・（１＋exp （−Ｖｉ／Ｖｔ））｝＝I21 ・exp(Vi/(2Vt)) ・exp(Vcnt/(2Vt)) ／{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} （７）Ｉ２＝Ｉ２１／｛（１＋exp （−Ｖcnt ／Ｖｔ））・（１＋exp （Ｖｉ／Ｖｔ））｝＝I21 ・exp(-Vi/(2Vt))・exp(Vcnt/(2Vt)) ／{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} （８）Ｉ３＝Ｉ２１／｛（１＋exp （Ｖcnt ／Ｖｔ））・（１＋exp （Ｖｉ／Ｖｔ））｝＝I21 ・exp(-Vi/(2Vt))・exp(-Vcnt/(2Vt))／{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} （９）Ｉ４＝Ｉ２１／｛（１＋exp （Ｖcnt ／Ｖｔ））・（１＋exp （−Ｖｉ／Ｖｔ））｝＝I21 ・exp(Vi/(2Vt)) ・exp(-Vcnt/(2Vt))／{exp(Vi/(2Vt)) +exp(-Vi/(2Vt))}・{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} （１０）ところで図１８の抵抗１０５、１０６は負荷抵抗であ
り、電流Ｉ１とＩ３の和が抵抗１０５に流れ、電流Ｉ２
とＩ４の和が抵抗１０６に流れる。抵抗１０５および抵
抗１０６の値が等しくＲであるとすると出力電圧Ｖout
は、Ｖout ＝Ｒ（Ｉ１＋Ｉ３）−Ｒ（Ｉ２＋Ｉ４）＝Ｒ（Ｉ１−Ｉ２＋Ｉ３−Ｉ４）＝{exp(Vi/(2Vt))-exp(-Vi/(2Vt))}／{exp(Vi/(2Vt))+exp(-Vi/(2Vt))}・ {exp(Vcnt/(2Vt))-exp(-Vcnt/(2Vt))}／{exp(Vcnt/(2Vt))+exp(-Vcnt/(2Vt))} ＝Ｒ・I21 ・tanh(Vi/(2Vt))・tanh(Vcnt/(2Vt)) （１１）式（１１）から、出力電圧Ｖout と入力電圧Ｖｉおよび
利得制御電圧Ｖcnt の関係が求まる。

【００２３】次にtanh関数を級数展開しより簡単な近似
式でＶout を表すことを考える。

【００２４】 tanh(x/(2Vt)) ＝ (1/2)・(x/Vt)−(1/24)・(x/Vt)³＋(1/24)・(x/Vt)⁵… （１２）ここで x/Vt<<１であれば３乗、５乗以上の項は非常に
小さくなるので無視できるものとして、Ｖout ＝Ｒ・I21 ・(Vi/(2Vt))・(Vcnt/(2Vt)) ＝（Ｒ・I21/ (2Vt)²）Vi・Vcnt ＝Ｇｖ・Ｖｉ（１３）したがって、利得ＧｖはＧｖ＝（Ｒ・I21/ (2Vt)²）・Vcnt （１４）式１３で出力電圧Ｖout はViとVcntの積に比例してい
る。したがって、この例では、Ｄ／Ａ変換回路２２４を
用いて設定すべき利得Ｇｖに関するデジタル情報をもと
にVcntを作り出し、段階的に利得を可変するようにして
いた。

【００２５】図１９はI21 等を作り出す一般的な定電流
源回路の例である。

【００２６】図１９で３１は抵抗、３２、３３、３６、
３７はＮＰＮトランジスタ、３４、３５、３８、３９は
ＰＮＰトランジスタである。トランジスタ３３のエミッ
タ面積は、トランジスタ３２のエミッタ面積のＰ倍にし
てあるので、トランジスタ３３のＩｓはトランジスタ３
２のＩｓのＰ倍になる。また、トランジスタ３４と３５
はカレントミラーを構成するので、そのコレクタ電流値
は等しい。

【００２７】トランジスタ３２および３３のベース、エ
ミッタ間電圧をそれぞれＶbe３２，Ｖbe３３、抵抗３１
の抵抗値をＲ３１とするとこの回路に流れる電流、すな
わちトランジスタ３５からトランジスタ３２へ流れる電
流、或るいはトランジスタ３４からトランジスタ３３へ
流れる電流をＩとすると、Ｖbe３２＝Ｖbe３３＋Ｒ３１・ＩＶｔ・ｌｎ（Ｉ／Ｉｓ）＝Ｖｔ・ｌｎ（Ｉ／（Ｐ・Ｉｓ））＋Ｒ３１・ＩＶｔ｛ｌｎ（Ｉ／Ｉｓ）−ｌｎ（Ｉ／（Ｐ・Ｉｓ））｝＝Ｒ３１・ＩＶｔ・ｌｎ（Ｐ）＝Ｒ３１・ＩＩ＝Ｖｔ・ｌｎ（Ｐ）／Ｒ３１（１５）トランジスタ３６、３７…はトランジスタ３２とカレン
トミラーを構成し、電流Ｉを各回路に分配する。同様
に、トランジスタ３８、３９…はトランジスタ３４、３
５とカレントミラーを構成し、電流Ｉを各回路に分配す
る。

【００２８】式（１４）において、Ｉ２１＝Ｉであると
すると、電圧利得（Ｇｖ）は次のように書き直すことが
できる。

【００２９】Ｇｖ＝Ｖcnt （（Ｒ・Ｖｔ・ｌｎ（Ｐ）／Ｒ３１）／（２Ｖｔ）²）＝Ｖcnt ・（Ｒ／Ｒ３１）・ｌｎ（Ｐ）／（４Ｖｔ）（１６）式（１６）から電圧利得Ｇｖは、負荷抵抗１０５、１０
６と定電流源の抵抗３１の値の比（Ｒ／Ｒ３１）と、定
電流源のトランジスタ３２、３３のエミッタの面積比Ｐ
と、Ｄ／Ａ変換器２２４の出力である制御電圧Ｖcnt
と、熱電圧Ｖｔで決まる。

【００３０】集積回路内にこれらの回路を実現しようと
した場合、各素子の相対的な精度は充分高くとることが
できるので、Ｒ／Ｒ３１やｌｎ（Ｐ）は高い精度で実現
できる。また、Ｖcnt も使用するＤ／Ａ変換器２２４の
基準となる電圧源の精度や制御ビット数などによって変
わるが、制御信号に対してほぼ一定の値を保ち一定の精
度を得ることができる。

【００３１】しかし、熱電圧Ｖｔは温度の関数であるた
め、温度条件が変われば値が変わってしまい、結果とし
て電圧利得Ｇｖは温度に反比例したものになってしま
う。

【００３２】Ｇｖ＝Ｖcnt ・（Ｒ／Ｒ３１）・ｌｎ（Ｐ）・ｑ／（４ＫＴ）＝Ｑ／（４ＫＴ）（１７）例えば、Ｔ＝３００［ｋ］を基準温度として温度が６０
［ｋ］変化した場合には、２０・ｌｏｇ（３００／（３００−６０））＝１．９
［ｄＢ］で、約２［ｄＢ］程利得が変わってしまう。もしこの可
変利得増幅器を従属接続すると各段の利得がそれぞれ同
方向に変動し、全体として大きな変動になってしまう。
例えば、４段の従属接続では全体の利得変動が７．８ｄ
Ｂにもなってしまう。

【００３３】これを補償するため、温度によってＶcnt
の値を変える等の方法も考えられるが、温度を検出した
り変換用のデータを多数用意しなければならないなどの
問題があった。

【００３４】

【発明が解決しようとする課題】上述のごとく、従来の
可変利得増幅回路の第一の例では、設定利得に誤差が生
じやすいという不具合があり、また、この不具合を軽減
するためにスイッチの形状を大きくし、抵抗値を大きく
する必要があるが、この場合、高周波での利得が取れな
くなったり、雑音が多くなるなどの問題が生じた。

【００３５】そこで、本発明の第一の目的はこの問題点
を除去し、利得の設定誤差が少なく、かつ周波数特性が
良好で、雑音が少ない可変利得増幅器を提供することに
有る。また、従来の可変利得増幅回路の第二の例で
は、温度によって利得が大きく変動するという不具合が
あった。もし、それを回路などを用いて補償しようとす
ると、回路規模が増大してしまうと言う問題がある。

【００３６】そこで、本発明の第二の目的はこの問題点
を除去し、特別な補償回路なしに、温度変化による利得
の変動のない回路構成の小さい可変利得増幅回路を提供
することである。

【００３７】

【課題を解決するための手段】上記目的を達成するた
め、第一の発明は、正相入力端子がバイアス電位に接続
され、逆相入力端子と信号入力端子との間に入力抵抗が
設けられ、前記逆相入力端子と出力端子の間に帰還抵抗
が設けられた演算増幅器からなる可変利得増幅回路にお
いて、前記入力抵抗または前記帰還抵抗の少なくとも一
方をそれぞれ所定の導通抵抗を有する複数のトランジス
タスイッチを並列接続した回路から構成し、前記複数の
トランジスタスイッチの内の所定の数のトランジスタス
イッチを導通状態に制御することにより利得を可変する
ようにしたことを特徴とする。

【００３８】また第二の発明は、入力が共通な第一およ
び第二の増幅器を有し、前記第一の増幅器の出力と前記
第二の増幅器の出力が互いに逆相で、該互いに逆相であ
る出力を合成して構成した増幅回路において、前記第一
の増幅器の利得と、前記第二の増幅器の利得との割合を
段階的に変化させることにより合成利得を可変する様に
したことを特徴とする。

【００３９】

【作用】本発明では、以上のように構成したので、トラ
ンジスタスイッチ導通抵抗の絶対値にばらつきがあって
も、相対的なばらつきが小さければ、利得の設定誤差を
少なくすることができる。また、この回路をモノリシッ
クＩＣで実現する場合、トランジスタスイッチ導通抵抗
の素子間の相対的なばらつきが比較的小さいので、利得
の設定誤差が少なく、周波数特性が良好で、雑音が少な
い可変利得増幅器を実現できる。また、第二の発明で
は、特別な補償回路なしに、温度変化による利得の変動
を少なくする。

【００４０】

【実施例】以下、本発明の可変利得増幅回路を添付図面
に添って詳細に説明する。

【００４１】図１は、本特許の第一の発明の一実施例で
あって、制御信号によって入力抵抗を変え、５段階に利
得を設定できる可変利得増幅器を示している。図１にお
いて、１は演算増幅器、２はバイアス端子、３は信号入
力端子、４は信号出力端子、５−１〜５−６はトランジ
スタスイッチ、６はトランジスタスイッチ５−１および
５−６をＯＮさせる電圧信号が入力される入力端子、７
−１〜７−４はトランジスタスイッチ５−２〜５−５を
選択的にＯＮ／ＯＦＦさせる電圧信号が入力される制御
端子である。ここで、トランジスタスイッチ５−１〜５
−６の形状はすべて同じとする。

【００４２】演算増幅器１の正相入力端子は、バイアス
電位２に接続されている。トランジスタスイッチ５−１
〜５−５は信号入力端子３と演算増幅器１の逆相入力端
子との間に接続され、入力抵抗を構成する。トランジス
タスイッチ５−６は帰還抵抗として用いられている。こ
れらトランジスタスイッチ５−１〜５−６のうち、トラ
ンジスタスイッチ５−１と５−６は入力端子６から加え
られる電圧信号により常時導通状態にあり、トランジス
タスイッチ５−２，５−３，５−４，５−５は制御端子
７−１，７−２，７−３，７−４から加えられる電圧信
号により選択的にＯＮ／ＯＦＦ制御される。

【００４３】例えば、トランジスタスイッチ５−２，５
−３，５−４，５−５がすべてＯＦＦの時には、この可
変利得増幅器の利得はトランジスタスイッチ５−１と５
−６の導通抵抗の比だけできまり、利得は１倍（０ｄ
Ｂ）となる。

【００４４】また、トランジスタスイッチ５−２，５−
３，５−４，５−５のうち、どれか１つがＯＮしている
時は２倍（６．０ｄＢ），２つがＯＮしている時は３倍
（９．５ｄＢ），３つがＯＮしている時は４倍（１２．
０ｄＢ），４つがＯＮしている時は５倍（１４．０ｄ
Ｂ）になる。

【００４５】図１ではトランジスタスイッチ５−６から
なる帰還抵抗を固定にし、トランジスタスイッチ５−１
〜５−５からなる入力抵抗を可変としたが、帰還抵抗を
可変にし、入力抵抗を固定にした回路も同様に実現でき
る。これらの場合に、固定側の抵抗には、トランジスタ
スイッチを用いず他の固定抵抗を用いても良い。

【００４６】図２は、本発明の他の実施例で、トランジ
スタスイッチ５−１〜５−５を信号入力端子３と演算増
幅器１の逆相入力端子との間に並列に接続して入力抵抗
を構成し、トランジスタスイッチ５−６〜５−１０を演
算増幅器１の逆相入力端子と出力端子の間に並列に接続
して帰還抵抗を構成し、入力抵抗、帰還抵抗共に可変に
した場合を示す。

【００４７】これらトランジスタスイッチ５−１〜５−
１０のうち、トランジスタスイッチ５−１と５−６は常
時導通状態にあり、トランジスタスイッチ５−２〜５−
５、５−７〜５−１０は制御端子７−１〜７−８に加え
られる電圧信号によりそれぞれ選択的にＯＮ／ＯＦＦ制
御される。

【００４８】ここで、これら２組のトランジスタスイッ
チ、すなわちトランジスタスイッチ５−１〜５−５およ
びトランジスタスイッチ５−６〜５−１０のうち導通状
態にあるものの個数と、この可変利得増幅器の利得との
関係を示すと図３のようになる。すなわち、この実施例
では、０．２〜５倍の広い範囲で可変利得増幅器の利得
を変えることが可能になる。

【００４９】図４〜図６は、ＭＯＳトランジスタを使っ
て図１、図２のトランジスタスイッチ５−１〜５−１０
を実現した場合の回路例を示したものでるである。

【００５０】図４ではＮチャネルＭＯＳトランジスタ、
図５ではＰチャネルＭＯＳトランジスタ、図６ではＣＭ
ＯＳトランジスタを用いてそれぞれトランジスタスイッ
チを実現している。

【００５１】ここで、図４の５１−３，５１−４，図５
の５２−３，５２−４，図６の５３−６，５３−７は信
号入出力端子であり、図４の５１−５，図５の５２−
５，図６の５３−５はトランジスタスイッチのＯＮ／Ｏ
ＦＦ制御端子である。

【００５２】図４ではＯＮ／ＯＦＦ制御端子５１−５を
ハイレベルにしたとき、図５ではＯＮ／ＯＦＦ制御端子
５２−５をローレベルにしたとき、図６ではＯＮ／ＯＦ
Ｆ制御端子５３−５をハイレベルにしたとき、それぞれ
このトランジスタスイッチスイッチはＯＮになりる。

【００５３】ところで、ＭＯＳトランジスタスイッチの
導通抵抗は、バイアス電位（ソース・ゲート間電圧）に
よって変化する。この導通抵抗とバイアス電位の関係を
ＰチャネルＭＯＳを例にして図７に示す。このようにＭ
ＯＳトランジスタスイッチはバイアス電位によってその
導通抵抗値が変わるため、入力信号の振幅が大きくなる
と出力信号の歪率が悪くなるが、図７のＡに示したよう
な範囲のなるべく抵抗変化が少ないようなバイアス点で
このＭＯＳトランジスタスイッチを動作させるようにす
ると、さほど歪率が悪くなることがない。

【００５４】図８に、演算増幅器１の回路例を示す。こ
の回路では抵抗１４−１〜１４−６を負荷としたＮＰＮ
トランジスタ１１−１〜１１−６で構成した差動増幅器
を３段従属接続し、出力段はＮＰＮトランジスタ１１−
７のエミッタフォロア段とＰＮＰトランジスタ１１−８
のエミッタフォロア段から成り立っている。図８におい
て、１２−１は正相入力端子、１２−２は逆相入力端
子、１２−３は出力端子、１２−４は電源端子、１３−
１〜１３−４は定電流源で、容量１５−１，１５−２は
位相補償用の容量である。この演算増幅器１はバイアス
電位を比較的、導通抵抗の変化の少ない電源電圧付近で
使用することができる。また、周波数特性も広域化でき
る。

【００５５】図７に示した抵抗特性を持つ図５に示した
構成のＰチャネルＭＯＳスイッチと、図８に示した演算
増幅器１を使って図１の回路を構成した場合の入出力特
性を、回路解析プログラムでシミュレイションした結果
を、図９に示す。図では利得が１倍（０ｄＢ）の場合と
５倍（１４．０ｄＢ）の場合について、それぞれ出力レ
ベルｖ0 と高周波歪率ηを図示した。出力振幅が−２５
ｄＢｖ以下のところでは−４０ｄＢ以下の歪率を実現で
きる。

【００５６】図１０は本特許の第二の発明の一実施例で
ある。

【００５７】図１０で１０１、１０２、１０３、１０４
はＮＰＮトランジスタ、１０５、１０６は抵抗、１０
７、１０８、１０９は定電流源、１１０、１１１はスイ
ッチ、１１２は入力端子、１１３は出力端子である。Ｎ
ＰＮトランジスタ１０１、１０２、１０３、１０４と抵
抗１０５、１０６は図１８に示した従来例と同じ構成に
なっている。

【００５８】この回路で、入力端子１１２に印加される
電圧をＶｉ，出力端子１１３からの出力電圧をＶout と
する。更に、トランジスタ１０１、１０２、１０３、１
０４のコレクタ電流をそれぞれＩ１、Ｉ２、Ｉ３、Ｉ４
とし、またトランジスタ１０１、１０２のエミッタ電流
の和をＩe12 、トランジスタ１０３、１０４のエミッタ
電流の和をＩe34 とすれば、式（１）〜（４）と同じ様
な次の関係が成り立つ。

【００５９】Ｉ１＝Ｉe12 ／（１＋exp （−Ｖｉ／Ｖｔ））（１８）Ｉ２＝Ｉe12 ／（１＋exp （Ｖｉ／Ｖｔ））（１９）Ｉ３＝Ｉe34 ／（１＋exp （Ｖｉ／Ｖｔ））（２０）Ｉ４＝Ｉe34 ／（１＋exp （−Ｖｉ／Ｖｔ））（２１）また、Ｉe12 とＩe34 の和は定電流源１０７、１０８、
１０９の電流の和であり一定である。この電流をＩeeと
すると、Ｉee＝Ｉe12 ＋Ｉe34 （２２）抵抗１０５、１０６の抵抗値をＲという同じ値とする
と、Ｖout はＶout ＝Ｒ（Ｉ１＋Ｉ３）−Ｒ（Ｉ２＋Ｉ４）＝Ｒ（Ｉ１−Ｉ２＋Ｉ３−Ｉ４）＝Ｒ｛Ｉe12/(1+exp(-Vi/Vt))-Ｉe12/(1+exp(Vi/Vt)) Ｉe34/(1+exp(Vi/Vt))- Ｉe34/(1+exp(-Vi/Vt)) ｝＝Ｒ{Ie12/exp(Vi/(2Vt))-Ie12/exp(-Vi/(2Vt))+Ie34/exp(-Vi/(2Vt)) -Ie34/exp(Vi/(2Vt))}／{exp(Vi/(2Vt))+exp(-Vi/(2Vt)} ＝Ｒ{(Ie12-Ie34)exp(Vi/(2Vt)-(Ie12-Ie34)exp(-Vi/(2Vt)}／ {exp(Vi/(2Vt))+exp(-Vi/(2Vt)} ＝Ｒ(Ie12-Ie34){exp(Vi/(2Vt))-exp(-Vi/(2Vt)}/ {exp(Vi/(2Vt))+exp(-Vi/(2Vt)} ＝Ｒ(Ie12-Ie34) ・tanh(Vi/(2Vt)) （２３）ここでtanh(Vi/(2Vt))を級数展開すると、 Vout=R(Ie12-Ie34){(1/2)(Vi/Vt)-(1/24)(Vi/Vt)³+ (1
/240)(Vi/Vt)⁵…} もしＶｉがＶｔに比べて充分小さいならば、すなわちＶ
ｉ＜＜Ｖｔならば、Ｖout ＝（Ｒ／２）{(Ie12−Ｉe34)／Ｖｔ} Ｖｉ（２４）しかるにＶout ＝Ｇｖ・Ｖｉであるから、電圧利得Ｇｖは、Ｇｖ＝（Ｒ／２）（Ｉe12 −Ｉe34 ）／Ｖｔ（２５）トータルの電流Ｉeeに対するＩe34 の割合をＣとする
と、Ｇｖ＝（Ｒ／２）（Ｉe12 −Ｉe34 ）／Ｖｔ＝（Ｒ／２）（Ｉe12 −Ｉe34 ＋Ｉe34 −Ｉe34 ）／Ｖｔ＝（Ｒ／２）（（Ｉe12 ＋Ｉe34 ）−２Ｉe34 ）／Ｖｔ＝（Ｒ／２）(1-2Ie34／(Ie12+Ie34))(Ie12+Ie34)/Ｖｔ＝（Ｒ／２）(1-2Ie34／Iee)Iee/Ｖｔ＝（Ｒ／２）（１−２Ｃ）Ｉee/ Ｖｔ（２６）電流源としては、図１９に示したようなものを用いる
と、Ｉeeは式（１５）で表されるので、電圧利得Ｇｖは
次のようになる。

【００６０】Ｇｖ＝（Ｒ／２）（１−２Ｃ）（Ｖｔ・ｌｎ（Ｐ）／Ｒ３１）／Ｖｔ＝（Ｒ／Ｒ３１）・ｌｎ（Ｐ）・（１−２Ｃ）／２（２７）この式には温度に依存する項はないので、この回路では
電圧利得Ｇｖが温度に無関係であることが分かる。

【００６１】例として、利得を０［ｄＢ］、１０［ｄ
Ｂ］、２０［ｄＢ］の三段階に変える場合を考える。

【００６２】定電流源１０７、１０８、１０９の電流値
をそれぞれＩ７、Ｉ８、Ｉ９とし、Ｐ＝２．７１８３
…、Ｒ／Ｒ３１＝２０．０、Ｉ７＝０．１０８１１３
［Ａ］、Ｉ８＝０．３４１８６６［Ａ］、Ｉ９＝０．５
５００００［Ａ］とすれば、Ｉee＝Ｉ７＋Ｉ８＋Ｉ９＝１．０［Ａ］である。

【００６３】図１０でスイッチ１１０、１１１が共に右
に倒れている場合、Ｉ７＋Ｉ８＝Ｉe34 、Ｉ９＝Ｉe12
となるので、Ｃ＝（０．１０８１１３＋０．３４１８６６）／１．０
＝０．４５このＣを式（２７）に代入するとＧｖ＝２０×１×（１−２×０．４５）÷２＝１．０従って、電圧利得Ｇｖは０ｄＢとなる。

【００６４】図１０でスイッチ１１０が左に、スイッチ
１１１が右に倒れている場合、Ｉ８＝Ｉe34 、Ｉ７＋Ｉ
９＝Ｉe12 となりＣ＝０．３４１８６６であるから、Ｇｖ＝２０×１×（１−２×０．３４１８６６）÷２＝
３．１６３８従って、電圧利得Ｇｖは１０ｄＢとなる。

【００６５】図１０でスイッチ１１０、スイッチ１１１
が共に左に倒れている場合、Ｉ７＋Ｉ８＋Ｉ９＝Ｉe12
、Ｉe34 ＝０となりＣ＝０であるから、Ｇｖ＝２０×１×（１−２×０．０）÷２＝１０．０従って、電圧利得Ｇｖは２０ｄＢとなる。このようにス
イッチ１１０、１１１を切り替えることにより、３段階
の利得の切り替えができる。

【００６６】図１１は図１０のスイッチ１１０、１１１
の部分をより実際の実現手段で表した回路図である。こ
こでＮＰＮトランジスタ１２１、１２２からなる差動対
がスイッチ１１０と等化であり、ＮＰＮトランジスタ１
２３、１２４からなる差動対がスイッチ１１１と等化で
ある。端子１２７にはスイッチの閾値電圧を加える。Ｎ
ＰＮトランジスタ１２１、１２２からなる差動対の制御
は制御端子１２５で行われる。制御端子１２５に加わる
電圧が端子１２７の閾値電圧よりも充分高ければ、トラ
ンジスタ１２１はＯＮし、電流源１０７の電流Ｉ７がＩ
e12 の一部として流れる。また、制御端子１２５の電圧
が端子１２７の閾値電圧よりも充分に低ければ、トラン
ジスタ１２２がＯＮし、電流源１０７の電流Ｉ７はＩe3
4 の一部として流れる。ＮＰＮトランジスタ１２３、１
２４からなる差動対についても同様であり、この場合は
制御端子１２６に加わる電圧によって電流が制御され
る。

【００６７】図１２は、電流比の切り替えを別の実際的
な実現手段で表した回路の例である。この例の図１１の
場合との相違点は、スイッチをＰＮＰトランジスタで構
成し、カレントミラー回路で電流を折り返している点で
ある。図１２のＰＮＰトランジスタ１３１、１３２、１
３３、１３４が図１１のＮＰＮトランジスタ１２１、１
２２、１２３、１２４にそれぞれ対応した形に成ってお
り、電流源１４７、１４８、１４９はそれぞれ図１１の
１０７、１０８、１０９に対応している。また、ＮＰＮ
トランジスタ１５１と１５２、１５３と１５４、１５５
と１５６、１５７と１５８、１５９と１６０はそれぞれ
カレントミラー回路を構成し、対を成しているトランジ
スタ同士に同量の電流が流れ、電流の向きを折り返す役
割を果たしている。

【００６８】図１３は図１０、図１１あるいは、図１２
に示した様な本発明の実施例の可変利得増幅回路を縦続
接続する場合のブロック構成を示したものである。図
中、６０−１、６０−２、６０−３、６０−４のブロッ
クで示された中味が実施例の可変利得増幅回路に相当す
る。この例では、各段の出力を直接次段の入力に接続
し、４段の構成を作っている。

【００６９】図１４も縦続接続の例であるが、各段間を
直流レベルシフト手段を介して次増幅段と接続するよう
にした例である。６１−１〜６１−４が可変利得増幅回
路で６２−１、６２−２、６２−３は直流レベルシフト
段である。直流レベルシフト段６２−１、６２−２、６
２−３の内部回路の一例を図１５に示す。図１５で１６
１、１６２はＮＰＮトランジスタ、１６３、１６４は定
電流源、１６５は入力端子、１６６は出力端子である。
各トランジスタはエミッタホロワを構成し、ベースエミ
ッタ間電圧Ｖbeだけ直流レベルを下げている。

【００７０】図１６は、図１２に示した可変増幅回路を
図１４に示した構成で４段縦続接続し、各段の利得を
（０／１８［ｄＢ］）、（０／９／１８［ｄＢ］）、
（０／３／６［ｄＢ］）、（１８／１９／２０［ｄ
Ｂ］）と７組のスイッチ回路で可変出来るようにして、
全体の利得が１８［ｄＢ］から６２［ｄＢ］まで１［ｄ
Ｂ］ステップで可変出来るような回路を構成した場合の
実際の利得と設定利得との関係を、回路シュミレイショ
ンプログラム「ＳＰＩＣＥ」でシュミレイションした結
果を示したものである。この図で実線１７１がＴ＝３０
０［ｋ］の場合の、点線１７２がＴ＝２４０［ｋ］の場
合のもので有る。この範囲の温度変化では利得にそれ程
の変動がないことが分かる。

【００７１】

【発明の効果】以上説明したように、第一の発明では、
入力抵抗および帰還抵抗の少なくとも一方をそれぞれ所
定の導通抵抗を有する複数のトランジスタスイッチを並
列接続した回路から構成し、ＯＮしているトランジスタ
スイッチの数を変えることにより利得を可変するように
構成したので、利得の設定誤差が少なく、かつ周波数特
性が良好で、雑音が少ない可変利得増幅回路を提供する
ことができるという効果がある。

【００７２】また、第二の発明では、特別な補償回路な
しに温度変化による利得の変動のない可変利得増幅回路
を比較的小さな回路構成で提供することができるという
効果がある。

【図面の簡単な説明】

【図１】本特許の第一の発明の可変利得増幅回路の一実
施例を示す回路図。

【図２】本特許の第一の発明の可変利得増幅回路の他の
実施例を示す回路図。

【図３】図２で示した可変利得増幅回路の利得を示した
表。

【図４】ＮチャネルＭＯＳトランジスタを用いたトラン
ジスタスイッチの構成例を示す回路図。

【図５】ＰチャネルＭＯＳトランジスタを用いたトラン
ジスタスイッチの構成例を示す回路図。

【図６】ＣＭＯＳトランジスタを用いたトランジスタス
イッチの構成例を示す回路図。

【図７】図５に示したトランジスタスイッチの導通抵抗
とバイアス電位との関係を示す特性図。

【図８】図１及び２で用いられる演算増幅器の一例を示
す回路図。

【図９】図５に示したトランジスタスイッチと図８に示
した演算増幅器で図１に示す可変利得増幅回路を実現し
た場合の入出力特性のシミュレイション結果を示す図。

【図１０】本特許の第二の発明の可変利得増幅回路の一
実施例を示す回路図。

【図１１】本特許の第二の発明の可変利得増幅回路の他
の実施例を示す回路図。

【図１２】本特許の第二の発明の可変利得増幅回路の更
に他の実施例を示す回路図。

【図１３】図１０、図１１或いは図１２に示される可変
利得増幅回路の縦続接続回路の一構成例。

【図１４】図１０、図１１或いは図１２に示される可変
利得増幅回路の縦続接続回路の他の構成例。

【図１５】図１４で用いられるレベルシフトブロックの
一構成例。

【図１６】本発明の実施例に対する設定利得と利得のシ
ミュレイション結果の関係を示す図。

【図１７】可変利得増幅回路の従来例を示す回路図。

【図１８】可変利得増幅回路の他の従来例を示す回路
図。

【図１９】定電流発生回路の一例を示す図。

【符号の説明】

１、２１演算増幅器２、２２バイアス電圧端子３、２３入力端子４、１２−３、２４、１１３、１１６出力端子５−１〜５−６、２５−１〜２５−４トランジスタ
スイッチ６、１１２、１６５入力端子７−１〜７−４、２７−１〜２７−４、１２５〜１２
７、１３５〜１３７、２２５、２２６制御端子１１−１〜１１−７、３２、３３、３６、３７、１０１
〜１０４、１２１〜１２４、１５１〜１６２、２２２、
２２３ＮＰＮトランジスタ１１−８、３４、３５、３８、３９、１３３、１３４Ｐ
ＮＰトランジスタ１２−１正相入力端子１２−２逆相入力端子１２−４電源端子１３−１〜１３−４、１０７〜１０９、１４７〜１４
９、１６３、１６４、２２１定電流源１４−１〜１４−７、２８−１〜２８−６、３１、１０
５、１０６抵抗１５−１、１５−２容量５１−１、５１−２ＮチャネルＭＯＳトランジスタ５２−１、５２−２ＰチャネルＭＯＳトランジスタ５３−１〜５３−４ＣＭＯＳトランジスタ５１−３、５１−４、５２−３、５２−４、５３−６、
５３−７信号入出力端子５１−５、５２−５、５３−５制御端子６０−１〜６０−４、６１−１〜６１−４可変利得
増幅回路６２−１〜６２−３レベルシフト回路１１０、１１１スイッチ１７１周囲温度２７度Ｃにおけるシミュレイション
結果１７２周囲温度−３０度Ｃにおけるシミュレイショ
ン結果２２４デジタル／アナログ変換器

Claims

【特許請求の範囲】

【請求項１】正相入力端子がバイアス電位に接続さ
れ、逆相入力端子と信号入力端子との間に入力抵抗が設
けられ、前記逆相入力端子と出力端子の間に帰還抵抗が
設けられた演算増幅器からなる可変利得増幅回路におい
て、前記入力抵抗または前記帰還抵抗の少なくとも一方をそ
れぞれ所定の導通抵抗を有する複数のトランジスタスイ
ッチを並列接続した回路から構成し、前記複数のトランジスタスイッチの内の所定の数のトラ
ンジスタスイッチを導通状態に制御することにより利得
を可変するようにしたことを特徴とする可変利得増幅回
路。
【請求項２】前記入力抵抗は、それぞれ所定の導通抵抗を有するＭ個のトランジスタス
イッチを並列接続した第１の回路を具備し、前記帰還抵抗は、それぞれ所定の導通抵抗を有するＮ個のトランジスタス
イッチを並列接続したの第２の回路を具備し、前記第１の回路のＭ個のトランジスタスイッチのうちｍ
個を導通状態にし、前記第２の回路のＮ個のトランジス
タスイッチのうちｎ個を導通状態にし、前記ｍとｎとの比を変えることにより利得を可変にする
ことを特徴とする請求項１記載の可変利得増幅回路。
【請求項３】前記トランジスタスイッチを、その導通
抵抗の変化が少ないバイアス電位付近で動作させること
を特徴とする請求項１または請求項２記載の可変利得増
幅回路。
【請求項４】入力が共通な第一および第二の増幅器を
有し、前記第一の増幅器の出力と前記第二の増幅器の出
力が互いに逆相で、該互いに逆相である出力を合成して
構成した増幅回路において、前記第一の増幅器の利得と、前記第二の増幅器の利得と
の割合を段階的に変化させることにより合成利得を可変
することを特徴とする可変利得増幅回路。
【請求項５】入力が共通な第一および第二の差動増幅
器を有し、前記第一の差動増幅器の正相出力と前記第二
の差動増幅器の逆相出力を合成して構成した増幅回路に
おいて、前記第一の差動増幅器の利得と、前記第二の差動増幅器
の利得との割合を段階的に変化させることにより合成利
得を可変することを特徴とする請求項４記載の可変利得
増幅回路。
【請求項６】４つのトランジスタを有し、第一のトラ
ンジスタのエミッタと第二のトランジスタのエミッタと
を接続し、第三のトランジスタのエミッタと第四のトラ
ンジスタのエミッタとを接続し、前記第一のトランジス
タのベースと前記第四のトランジスタのベースとを接続
し、前記第二のトランジスタのベースと前記第三のトラ
ンジスタのベースとを接続し、前記第一のトランジスタ
と前記第四のトランジスタのベースと、前記第二のトラ
ンジスタと前記第三のトランジスタのベースとの間に加
わる電圧を差動の入力電圧とし、前記第一のトランジス
タのコレクタと前記第三のトランジスタのコレクタとを
第一の負荷素子に接続し、前記第二のトランジスタのコ
レクタと前記第四のトランジスタのコレクタとを第二の
負荷素子に接続し、前記第一のトランジスタと前記第三
のトランジスタのコレクタと、前記第二のトランジスタ
と前記第四のトランジスタのコレクタとの間に生じる電
圧を出力電圧とする差動増幅器において、前記第一のト
ランジスタと前記第二のトランジスタのエミッタに流れ
る電流の和と、前記第三のトランジスタと前記第四のト
ランジスタのエミッタに流れる電流の和との比を段階的
に変化させることにより合成利得を可変することを特徴
とする請求項４または５記載の可変利得増幅回路。