JP2012244448A - 演算増幅回路 - Google Patents

Abstract

【課題】 入力電圧の変化による増幅率の変化を抑制した、温度依存性を調整可能な演算増幅器を提供する。
【解決手段】 入力端子及び出力端子と、反転入力端子と非反転入力端子とを有する演算増幅器１０と、入力抵抗回路２０と、帰還抵抗回路３０とを有する演算増幅回路において、入力／帰還抵抗回路は、それぞれ互いに温度係数の異なる抵抗Ｒとトリミング抵抗ＴＲとを直列接続して形成し、トリミング抵抗を形成するMOSトランジスタはそのソース・ドレイン経路が抵抗Ｒと演算増幅器の反転入力端子との間に設けられ、その基板電位は演算増幅器の反転入力端子の電位とする。
【選択図】 図１

Description

本発明は、温度依存性を調整可能な増幅回路に関する。

従来より、信号を増幅する演算増幅回路が知られている。特許文献１の図１にはオン抵抗が温度依存性を持つDMOSとDMOSのオン抵抗と逆の温度依存性を持つ抵抗を直列に接続する回路を演算増幅器と組み合わせ、演算増幅回路の増幅率の温度依存性を低減する例が示されている。

特許文献２の図１にはスイッチと、スイッチのオン抵抗が系全体の温度依存性が相殺される抵抗値となるようなスイッチの制御値を記憶する不揮発性メモリと、演算増幅器とを組み合わせ、演算増幅回路の増幅率の温度依存性を低減する構成の例が示されている。

特開２００６−３１９３８８号公報 特開２００７−１５８７７１号公報

一般的に、回路は素子の特性に起因する温度依存性を持つ。温度依存性を低減するために、その比で特性が決まる回路や差動回路を使用する方法が知られているが、そのような回路においても製造誤差による非対称性から温度依存性を持つ誤差が発生する。温度依存性を低減する方法として、面積の大きな素子を使用することで製造誤差を低減する方法が知られているが、回路の大型化の副作用を伴う。他の方法として、温度依存性を持つ電流を使用して相殺する方法が知られているが、消費電力増加の副作用を伴う。

例えば、特許文献１の例ではスイッチのオン抵抗が演算増幅回路の入力電圧に依存して変化し、増幅率が入力電圧に依存して変化するという課題がある。特許文献２の例では、特許文献１同様、オン抵抗が電圧依存性を持つMOSスイッチを使用した場合、入力信号に依存してスイッチのオン抵抗が変化し、増幅率が入力電圧に依存して変化するという課題がある。

演算増幅回路を、第１入力端子及び出力端子と、反転入力端子と非反転入力端子とを有する演算増幅器と、第１入力端子と演算増幅器の反転入力端子との間に設けられる第１入力抵抗回路と、出力端子と演算増幅器の反転入力端子との間に設けられる帰還抵抗回路とを有し、演算増幅器の非反転入力端子は基準電位に接続され、第１入力抵抗回路は、互いに温度係数の異なる第１抵抗とMOSトランジスタを含む第２抵抗とが直列接続され、帰還抵抗回路は、互いに温度係数の異なる第３抵抗とMOSトランジスタを含む第４抵抗とが直列接続され、第２抵抗のMOSトランジスタのソース・ドレイン経路は、第１抵抗と演算増幅器の反転入力端子との間に設けられ、第４抵抗のMOSトランジスタのソース・ドレイン経路は、第３抵抗と演算増幅器の反転入力端子との間に設けられ、第２抵抗及び第４抵抗のMOSトランジスタの基板電位は、演算増幅器の反転入力端子の電位とされるよう構成する。

演算増幅回路の温度依存性を調整する。

実施例１に係る演算増幅回路の回路図である。 実施例１に係る演算増幅回路の回路図である。 実施例１に係る演算増幅回路の回路図である。 MOSトランジスタのオン抵抗を説明する図である。 実施例１に係る演算増幅回路の回路図である。 実施例２に係る演算増幅回路の回路図である。 実施例３に係るＤＡＣの回路図である。

以下、本発明の一実施形態を示す。以下で示される演算増幅回路は半導体チップ（半導体集積回路装置）に作りこまれ、信号を増幅するアンプとして用いられる。このような演算増幅回路の用途として、例えばデジタル−アナログ−コンバーター（ＤＡＣ）において、アナログ信号を増幅して出力する用途がある。

図１は、実施例１に関わる演算増幅回路の回路図である。この図に示されるように、演算増幅回路は、演算増幅器１０、入力抵抗回路２０、帰還抵抗回路３０を備えて構成されている。演算増幅器１０は反転入力端子（−）と非反転入力端子（＋）との２つの入力端子を有している。反転入力端子（−）は、入力抵抗回路２０を介して入力端子と、帰還抵抗回路３０を介して出力端子と接続されている。非反転入力端子（＋）は基準電位（グランド）が接続されている。

入力電圧Vinの増幅率は入力抵抗回路２０及び帰還抵抗回路３０により定められる。入力抵抗回路２０は抵抗Ｒ１とトリミング抵抗ＲＴ１とが直列に接続されている。本発明では、入力抵抗回路および／または帰還抵抗回路を、それぞれ温度係数の異なる２つの抵抗を直列接続して構成することにより、演算増幅回路の増幅率の温度依存性を制御する。

入力抵抗回路２０において、抵抗Ｒ１とトリミング抵抗ＲＴ１とは温度係数が異なっていればよいが、トリミング容易性の観点から望ましくは、抵抗Ｒ１は温度係数が比較的小さい金属で構成し、トリミング抵抗ＲＴ１は、温度係数が比較的大きい抵抗とMOSスイッチの直列接続が並列に接続されるような構成をとる。抵抗Ｒ１を構成するためには、配線層に形成する薄膜金属抵抗を用いることができる。例えば、薄膜金属抵抗としてはTaNなどが可能である。

抵抗Ｒ１の温度係数が無視しうる程小さく、抵抗ＲＴ１の温度係数が１次で近似できる場合には、入力抵抗回路２０の抵抗値R20は、式１により表現される。

R20=R1＋RT1×(1＋C1ΔT) …（式１）
ここで、R1は抵抗Ｒ１の抵抗値、RT1は基準温度における抵抗ＲＴ１の抵抗値、C1は抵抗ＲＴ１の１次の温度係数、ΔTは基準温度に対する温度差である。

帰還抵抗回路３０は、入力抵抗回路２０と同様に温度係数の異なる抵抗Ｒ２とトリミング抵抗ＲＴ２とが直列に接続されている。同様に、抵抗Ｒ２を温度係数が比較的小さい金属で構成し、トリミング抵抗ＲＴ１は温度係数を比較的大きく構成することが望ましい。

抵抗Ｒ２の温度係数が無視しうる程小さく、抵抗ＲＴ２の温度係数が１次で近似できる場合には、入力抵抗回路３０の抵抗値R30は、式２により表現される。

R30=R2＋RT2×(1＋C2ΔT) …（式２）
ここで、R2は抵抗Ｒ２の抵抗値、RT2は基準温度における抵抗ＲＴ２の抵抗値、C2は抵抗ＲＴ２の１次の温度係数、ΔTは基準温度に対する温度差である。

図１に示す接続関係にある演算増幅回路は反転増幅動作となり、反転入力端子（−）の電位が0Ｖ（基準電位）となる。このため、入力信号電圧Vinと出力信号電圧Voutとの間に、式３の関係が成立する。

Vout＝0−(Vin／R20)×R30＝−(R30／R20)×Vin …（式３）
よって、
Vout／Vin=−R30／R20
=−{R2＋RT2×(1+C2ΔT)}／{R1＋RT1×(1+C1ΔT)} …（式４）
と表される。このように増幅率はΔT の関数となり、増幅率の温度依存性を調整することができる。例えば、R2=R1、C1＝C2＝C、R1>>RT1(1+CΔT)の場合には、式４は、式５に近似できる。
Vout/Vin＝−{R1＋RT2×(1+CΔT)}／{R1＋RT1×(1+CΔT)}
=−{R1＋RT1×(1+CΔT)＋(RT2−RT1)×(1+CΔT)}／{R1＋RT1×(1+CΔT)}
=−{1＋(RT2−RT1)×(1+CΔT)／{R1＋RT1×(1+CΔT)}
〜−{1＋ΔRT×(1+CΔT)／R1} …（式５）
但し、ΔRT=RT2−RT1
このように、増幅率はVout/VinはΔTの１次式で近似される。この式５からは、さらに、R1の値が大きいことが望ましいといえる。なぜなら、増幅率に｜ΔRT／R1｜の大きさのオフセットが生じるためである。したがって、抵抗Ｒ１は、温度係数は小さく、抵抗値を大きくすることが望ましい。また、抵抗ＲＴ１の温度係数Cは大きくすることが望ましい。ΔTに対する感度が高まるためである。

トリミング抵抗ＲＴ１、トリミング抵抗ＲＴ２を具体的に示した回路が図２である。トリミング抵抗ＲＴ１はMOSトランジスタＳ１０〜Ｓ１３に対して、それぞれ温度係数の大きい抵抗Ｒ１０〜Ｒ１３を直列接続したものを並列接続している。同様に、トリミング抵抗ＲＴ２はMOSトランジスタＳ２０〜Ｓ２３に対して、それぞれ温度係数の大きい抵抗Ｒ２０〜Ｒ２３を直列接続したものを並列接続している。なお、トリミング抵抗として並列接続する数は４に限られないことはいうまでもない。

また、MOSトランジスタはそのオン抵抗の温度依存性が大きいので、図３に示すようにMOSスイッチのオン抵抗そのものを抵抗として使用してもよい。制御回路４０は、トリミング抵抗ＲＴ１、トリミング抵抗ＲＴ２のオンするMOSトランジスタの数を変化させる。これらの抵抗Ｒ１０〜Ｒ１３、Ｒ２０〜Ｒ２３、またはMOSトランジスタＳ１０〜Ｓ１３、Ｓ２０〜Ｓ２３はそれぞれ同一の素子を適用することが望ましい。これにより、製造に起因するばらつきを小さくすることができる。制御回路４０は、オンさせるMOSトランジスタの数を変化させることで演算増幅回路の増幅率の温度依存性を制御する。

ここで、図２または図３の構成において、MOSトランジスタＳ１０〜１３、Ｓ２０〜２３は、そのソース・ドレイン経路が抵抗Ｒと演算増幅器１０の反転入力端子（−）との間に設けられるとともに、その基板は演算増幅器１０の反転入力端子（−）に接続されている。一般に、MOSスイッチでは図４に示すように、そのオン抵抗Rは入力電圧や基板電圧に依存して変化する。そこで、トリミング抵抗を構成するMOSトランジスタの基板及びソースを電圧変化の無い演算増幅器１０の反転入力端子（−）に接続する。これにより、MOSトランジスタのオン抵抗が入力電圧に依存して変動することが防止でき、引いては演算増幅回路の増幅率が入力電圧に依存して変化することを防止することができる。

制御回路４０は、所望の演算増幅回路の温度依存性が得られるような合成抵抗を与えるよう、トリミング抵抗のMOSトランジスタのオンオフを制御する。具体的には、複数温度での出力電圧を測定し、その測定結果から温度依存性が最適となる抵抗値を計算する。制御回路４０には、MOSトランジスタのオンオフを制御するための記憶素子が含まれている。記憶素子としては、ポリシリコンやアルミのFUSE、プログラマブルROMやフラッシュメモリのような不揮発性メモリを採用することができる。記憶素子として、書き換え可能なメモリを採用すれば、計算した値を設定、測定し、測定結果からより最適な値を再計算し、再設定、再測定することで素子の特性の製造誤差を含めた真の最適値を見つけることができ、より詳細な調整をすることが可能である。なお、制御回路４０は詳細な調整が必要でない場合には省略することも可能である。

また、図５に示すように制御回路４１の出力部にデジタル−アナログ−コンバーター（ＤＡＣ）５０、５１を付加し、それぞれMOSトランジスタＳ１５、Ｓ２５のゲートに印加するアナログ電圧を制御するように構成することも可能である。１つのMOSトランジスタが複数のオン抵抗値を持つことができることにより、入力抵抗回路及び帰還抵抗回路それぞれについて一つのMOSトランジスタにより温度依存性を調整することができる。この場合も、MOSトランジスタの基板及びソースが電圧変化の無い演算増幅器１０の反転入力端子（−）に接続されるように、MOSトランジスタＳは、そのソース・ドレイン経路が抵抗Ｒと演算増幅器１０の反転入力端子（−）との間に設けられるとともに、その基板が演算増幅器１０の反転入力端子（−）に接続される。

図６は実施例１の構成に対して、第２の入力抵抗回路６０を追加し、Vin1とVin2との２つの入力端子を備えたものである。入力電圧と出力電圧の関係は以下となる。

Vout＝0−{(Vin1／R20)＋(Vin2／R60)}×R30
＝−(R30／R20)×Vin1−(R30／R60)×Vin2 …（式６）
ここで、R20は第１の入力抵抗回路２０の抵抗値、R60は第２の入力抵抗回路６０の抵抗値、R30は帰還抵抗回路３０の抵抗値である。

また、各抵抗回路の抵抗値は、実施例１の場合と同様に、以下のように表わされる。

R20=R1＋RT1×(1＋C1ΔT) …（式７）
R30=R2＋RT2×(1＋C2ΔT) …（式８）
R60=R3＋RT3×(1＋C3ΔT) …（式９）
なお、Ri（ｉ=1,2,3、以下同様）は抵抗Ｒｉの抵抗値、RTiは基準温度における抵抗ＲＴｉの抵抗値、Ciは抵抗ＲＴｉの１次の温度係数、ΔTは基準温度に対する温度差である。

Vout=−(R30／R20)×Vin1−(R30／R60)×Vin2
=−{R2＋RT2×(1＋C2ΔT)}／{R1＋RT1×(1＋C1ΔT) }×Vin1
−{R2＋RT2(1＋C2ΔT)}／{R3＋RT3(1＋C3ΔT)} ×Vin2
ここで、C1=C2=C3=C、R2=R1=R3、R1>>RT1×(1+CΔT)、R3>>RT3×(1+CΔT)とする場合には以下のように近似される。

Vout〜−(1＋ΔRT1／R1＋ΔRT1／R1×CΔT)×Vin1
−(1＋ΔRT3／R1＋ΔRT3／R1×CΔT)×Vin2 …（式１０）
但し、ΔRT1=RT2−RT1、ΔRT3=RT2−RT3
実施例２の演算増幅器では、Vin1の増幅率とVin1の増幅率に依存しない初期電圧であるオフセットとの両方の温度依存性を調整したい場合には、Vin2に所定の電位を有する固定の基準電圧を与え、トリミング抵抗値RT1、RT2、RT3を調整することで、増幅率とオフセットの両方の温度依存性を独立に調整することが可能になる。図示しないが、図６の第１の入力抵抗回路２０、第２の入力抵抗回路６０、帰還抵抗回路３０のトリミング抵抗は、実施例１の図２、図３、図５のように構成され、制御される。

図７は、デジタル−アナログ−コンバーター（以下ＤＡＣと略記）１００の出力部に本発明の演算増幅回路（図では実施例２の形態であるが、実施例１の形態でも同様である）を接続することで、所望の温度依存性を持つＤＡＣを構成することが可能である。また、前段のＤＡＣが温度依存性を持つ場合に本発明の演算増幅回路で相殺し、温度依存性の小さいＤＡＣ出力を得ることも可能である。

図７では、複数のＤＡＣを１つの半導体チップに集積する場合において、回路規模縮小を目的として、ＤＡＣの基準電圧を与えるバッファ７０〜７１のような共通の回路を複数のＤＡＣで共用する構成とする場合がある。この場合、バッファ７０〜７１と個別のＤＡＣ１００のどちらも温度依存性を持つ場合がある。図７に示す構成では、演算増幅回路の取り付け位置を出力部とし、両方の温度依存性が加算された信号が入力される出力部で温度依存性を調整することで、バッファ７０〜７１と個別のＤＡＣ１００の両方の温度依存性を考慮して温度依存性を調整することが可能である。これにより、回路を共通化することによる回路規模の縮小が容易という特徴をもつ。

また、本発明の演算増幅回路を取り付けることで、ＤＡＣの温度依存性を小さくすることが必須では無くなる。このため、例えば、製造誤差によるＤＡＣの温度依存性を小さくするためにＤＡＣを大きな素子で構成するといったことが不要になり、この点においても全体の回路規模を小さくすることが可能になる。

また、出力バッファにトリミング抵抗と制御回路とを付加するだけで構成することができるため、本回路を追加することによる回路規模の増加が少なく、電流源の追加による電流増加も無い。小回路規模、低電力で適用可能である。

１０：演算増幅器、２０：入力抵抗回路、３０：帰還抵抗回路、４０：制御回路（温度依存性トリミングスイッチ制御回路）５０，５１：温度依存性トリミングスイッチ制御用デジタルーアナログーコンバーター（ＤＡＣ）、６０：入力抵抗回路、７０，７１：ＤＡＣ基準電圧バッファ、８０：ＤＡＣ制御ブロック、９０〜９９：ＤＡＣブロック、１００：ＤＡＣ、Ｒ：抵抗、ＲＴ：トリミング抵抗、Ｓ：MOSトランジスタ。

Claims (14)

1. 第１入力端子及び出力端子と、
   反転入力端子と非反転入力端子とを有する演算増幅器と、
   上記第１入力端子と上記演算増幅器の上記反転入力端子との間に設けられる第１入力抵抗回路と、
   上記出力端子と上記演算増幅器の上記反転入力端子との間に設けられる帰還抵抗回路とを有し、
   上記演算増幅器の非反転入力端子は基準電位に接続され、
   上記第１入力抵抗回路は、互いに温度係数の異なる第１抵抗とMOSトランジスタを含む第２抵抗とが直列接続され、
   上記帰還抵抗回路は、互いに温度係数の異なる第３抵抗とMOSトランジスタを含む第４抵抗とが直列接続され、
   上記第２抵抗のMOSトランジスタのソース・ドレイン経路は、上記第１抵抗と上記演算増幅器の反転入力端子との間に設けられ、
   上記第４抵抗のMOSトランジスタのソース・ドレイン経路は、上記第３抵抗と上記演算増幅器の反転入力端子との間に設けられ、
   上記第２抵抗及び上記第４抵抗のMOSトランジスタの基板電位は、上記演算増幅器の反転入力端子の電位とされる演算増幅回路。
2. 請求項１において、
   制御回路を有し、
   上記第２抵抗及び上記第４抵抗はそれぞれ、並列接続される複数のMOSトランジスタを有し、
   上記制御回路は、上記第２抵抗回路及び上記第４抵抗それぞれの複数のMOSトランジスタのオン／オフを制御する演算増幅回路。
3. 請求項２において、
   上記第２抵抗及び上記第４抵抗はそれぞれ、複数のMOSトランジスタと該MOSトランジスタのソース・ドレイン経路に直列接続される抵抗とが並列接続されており、
   上記第２抵抗及び上記第４抵抗のMOSトランジスタのソース・ドレイン経路は、該MOSトランジスタに上記直列接続される抵抗と上記演算増幅器の反転入力端子との間に設けられた演算増幅回路。
4. 請求項１において、
   制御回路を有し、
   上記制御回路は上記第２抵抗及び上記第４抵抗のMOSトランジスタのゲートに印加するアナログ電圧を制御することで、該MOSトランジスタのオン抵抗を制御する演算増幅回路。
5. 請求項１において、
   上記第１抵抗及び上記第３抵抗は配線層に形成する薄膜金属抵抗である演算増幅回路。
6. 請求項１において、
   第２入力端子と、
   上記第２入力端子と上記演算増幅器の上記反転入力端子との間に設けられる第２入力抵抗回路とを有し、
   上記第２入力抵抗回路は、互いに温度係数の異なる第５抵抗とMOSトランジスタを含む第６抵抗とが直列接続され、
   上記第６抵抗のMOSトランジスタのソース・ドレイン経路は、上記第５抵抗と上記演算増幅器の反転入力端子との間に設けられ、
   上記第６抵抗のMOSトランジスタの基板電位は、上記演算増幅器の反転入力端子の電位とされ、
   上記第２入力端子には所定の基準電圧が印加される演算増幅回路。
7. 請求項６において、
   制御回路を有し、
   上記第２抵抗、上記第４抵抗及び上記第６抵抗とは、それぞれ並列接続される複数のMOSトランジスタを有し、
   上記制御回路は、上記第２抵抗回路、上記第４抵抗及び上記第６抵抗それぞれの複数のMOSトランジスタのオン／オフを制御する演算増幅回路。
8. 請求項６において、
   制御回路を有し、
   上記制御回路は上記第２抵抗、上記第４抵抗及び上記第６抵抗のMOSトランジスタのゲートに印加するアナログ電圧を制御することで、該MOSトランジスタのオン抵抗を制御する演算増幅回路。
9. 請求項６において、
   上記第１抵抗、上記第３抵抗及び上記第５抵抗は配線層に形成する薄膜金属抵抗である演算増幅回路。
10. 複数のデジタル−アナログ−コンバーターと、
    上記複数のデジタル−アナログ−コンバーター共通に所定の基準電圧を与える基準電圧バッファとを有し、
    上記複数のデジタル−アナログ−コンバーターの出力は演算増幅回路を介して出力され、
    上記演算増幅回路は、制御回路と、上記デジタル−アナログ−コンバーターの出力を受ける入力端子と、出力端子と、反転入力端子と非反転入力端子とを有する演算増幅器と、上記入力端子と上記演算増幅器の上記反転入力端子との間に設けられる入力抵抗回路と、上記出力端子と上記演算増幅器の上記反転入力端子との間に設けられる帰還抵抗回路とを有し、
    上記演算増幅器の非反転入力端子は基準電位に接続され、
    上記入力抵抗回路は、互いに温度係数の異なる第１抵抗とMOSトランジスタを含む第２抵抗とが直列接続され、
    上記帰還抵抗回路は、互いに温度係数の異なる第３抵抗とMOSトランジスタを含む第４抵抗とが直列接続され、
    上記第２抵抗のMOSトランジスタのソース・ドレイン経路は、上記第１抵抗と上記演算増幅器の反転入力端子との間に設けられ、
    上記第４抵抗のMOSトランジスタのソース・ドレイン経路は、上記第３抵抗と上記演算増幅器の反転入力端子との間に設けられ、
    上記第２抵抗及び上記第４抵抗のMOSトランジスタの基板電位は、上記演算増幅器の反転入力端子の電位とされ、
    上記第２抵抗及び上記第４抵抗のMOSトランジスタは、上記制御回路により制御される半導体集積回路装置。
11. 請求項１０において、
    上記第２抵抗及び上記第４抵抗とは、それぞれ並列接続される複数のMOSトランジスタを有し、
    上記制御回路は、上記第２抵抗回路及び上記第４抵抗それぞれの複数のMOSトランジスタのオン／オフを制御する半導体集積回路装置。
12. 請求項１１において、
    上記制御回路はデジタル−アナログ−コンバーターの温度依存性を相殺するように、上記第２抵抗回路及び上記第４抵抗それぞれの複数のMOSトランジスタのオン／オフを制御する半導体集積回路装置。
13. 請求項１０において、
    上記制御回路は上記第２抵抗及び上記第４抵抗のMOSトランジスタのゲートに印加するアナログ電圧を制御することで、該MOSトランジスタのオン抵抗を制御する半導体集積回路装置。
14. 請求項１３において、上記制御回路はデジタル−アナログ−コンバーターの温度依存性を相殺するように、上記第２抵抗及び上記第４抵抗のMOSトランジスタのゲートに印加するアナログ電圧を制御する半導体集積回路装置。

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