JPS5967707A - 信号処理回路 - Google Patents
信号処理回路Info
- Publication number
- JPS5967707A JPS5967707A JP17940282A JP17940282A JPS5967707A JP S5967707 A JPS5967707 A JP S5967707A JP 17940282 A JP17940282 A JP 17940282A JP 17940282 A JP17940282 A JP 17940282A JP S5967707 A JPS5967707 A JP S5967707A
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- Japan
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- turned
- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G1/00—Details of arrangements for controlling amplification
- H03G1/0005—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal
- H03G1/0035—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements
- H03G1/007—Circuits characterised by the type of controlling devices operated by a controlling current or voltage signal using continuously variable impedance elements using FET type devices
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業１・、の利用分野
本発明は接合（制御：の低い素ｒ・−やソース・ドレイ
／間あるいはコレクタ・エミ、り間の耐ｊ二Ｆの比較的
低イトラ／ジスクを用いて、これらの４圧より高い−ｒ
ナロダ人力を取扱う電子ボリューム・や、高い電）Ｆを
取扱うＤ／Ａコ／バータ回路に好適な信号処理回路に関
する。
／間あるいはコレクタ・エミ、り間の耐ｊ二Ｆの比較的
低イトラ／ジスクを用いて、これらの４圧より高い−ｒ
ナロダ人力を取扱う電子ボリューム・や、高い電）Ｆを
取扱うＤ／Ａコ／バータ回路に好適な信号処理回路に関
する。
従来例の構成とその問題点
電子ボリュームの従来例を第１図に示す。入力端子１に
入力されたアナログ信号は、出力端そ２に至る間、抵抗
Ｒ１１（抵抗値ｒ）、Ｒ＋２（同２ｒ’３゜Ｒ２１（同
ｒ ） 、 Ｒ２２（同２ｒ）・・・・・・よりなるｒ
−１２ｒ抵抗回路網とトランジスタＱ＋＋、Ｑ＋２．Ｑ
２＋。
入力されたアナログ信号は、出力端そ２に至る間、抵抗
Ｒ１１（抵抗値ｒ）、Ｒ＋２（同２ｒ’３゜Ｒ２１（同
ｒ ） 、 Ｒ２２（同２ｒ）・・・・・・よりなるｒ
−１２ｒ抵抗回路網とトランジスタＱ＋＋、Ｑ＋２．Ｑ
２＋。
Ｑ２２ ・・・・・よりなる電子スイッチおよびこれ
らを制用１するだめの制（財）信号入力端子３，４、並
びｆ’Ｃインバータ６．６により所定の減衰をんえられ
、演算増幅器７を介して、出力端ｒ−２Ｋ出力される。
らを制用１するだめの制（財）信号入力端子３，４、並
びｆ’Ｃインバータ６．６により所定の減衰をんえられ
、演算増幅器７を介して、出力端ｒ−２Ｋ出力される。
すなわち、互に逆相の動作を行なうように構成されたト
ランジスタＱ＋＋ と同Ｑ＋２ には、減衰１７：
。
ランジスタＱ＋＋ と同Ｑ＋２ には、減衰１７：
。
を制に「１１する制０１１信−号入力端−ｆ−３の制匠
１１１恰は人力と、それをインバータらで反転（７た信
号とが印加さ）］る。しか（７、イノバータロの伝播遅
延のプこめ、トランジスタ対 電圧とは完全にＣ二逆相とならず、トラ二′／スタＱ１
２ のグー１−電圧に遅れが生じる１、１．だがって
、トランジスタＱ＋＋ のゲートがＨレベルからＬ
シ−ベルに変わるとき、トランジスタＱ＋２ がＬレベ
ルからＨレベルに立」二がるまでの間、ｌ・ランジスタ
Ｑｚ のゲートとＱ１２ のゲートに共にオフの時間
が存在し、この期間はトランジスタＱ＋＋ およびＱ
１０ のソース・ドレイ／間には人力端子１の人力と
同じ電圧が印加されることになる。トランジスタＱ＋＋
ないしＱ１０ のノース・ドレイ／間１制圧がこの
入力端子より低いならば、ブレイクダウ／を生じ異常動
作を招来する。したがって、トう／ンスタＱｚ とＱ
１０ は入カ電用より高い耐圧を有するトう／ジスタ
で構成する・２要があった。寸だ、トう／ジスタＱ２＋
、Ｑ２２ についても同様のことが存在する。
１１１恰は人力と、それをインバータらで反転（７た信
号とが印加さ）］る。しか（７、イノバータロの伝播遅
延のプこめ、トランジスタ対 電圧とは完全にＣ二逆相とならず、トラ二′／スタＱ１
２ のグー１−電圧に遅れが生じる１、１．だがって
、トランジスタＱ＋＋ のゲートがＨレベルからＬ
シ−ベルに変わるとき、トランジスタＱ＋２ がＬレベ
ルからＨレベルに立」二がるまでの間、ｌ・ランジスタ
Ｑｚ のゲートとＱ１２ のゲートに共にオフの時間
が存在し、この期間はトランジスタＱ＋＋ およびＱ
１０ のソース・ドレイ／間には人力端子１の人力と
同じ電圧が印加されることになる。トランジスタＱ＋＋
ないしＱ１０ のノース・ドレイ／間１制圧がこの
入力端子より低いならば、ブレイクダウ／を生じ異常動
作を招来する。したがって、トう／ンスタＱｚ とＱ
１０ は入カ電用より高い耐圧を有するトう／ジスタ
で構成する・２要があった。寸だ、トう／ジスタＱ２＋
、Ｑ２２ についても同様のことが存在する。
一般に、電子ポリ、−ム等の回路構成においては人力型
１Ｆの最大値は４０Ｖ程度まで配慮されることが多い。
１Ｆの最大値は４０Ｖ程度まで配慮されることが多い。
したがって、トランジスタの耐ｒＦＫはそれ以上の値が
要求され、素子寸法として大きくなり、集積度向１・。
要求され、素子寸法として大きくなり、集積度向１・。
とは離反する不都合が存在する。
発明の１゛１的
本発明は入力電圧よりも低い耐圧のトランジスタで構成
でき、しかも上述の異常動作をおこすととのない電子ボ
リュームやＤ／Ａコ／バータ回路にグｒ適な信号処理回
路を提供することを目的とする。
でき、しかも上述の異常動作をおこすととのない電子ボ
リュームやＤ／Ａコ／バータ回路にグｒ適な信号処理回
路を提供することを目的とする。
発明の構成
本発明は信号入力端子に接続されかつ複数個の分岐点が
設けられた抵抗回路網と、前記分岐された少くとも１つ
の分岐点に接続される同極性−・対のトランジスタと、
前記一対のトランジスタの動作を制菌する割出１信号生
成手段を含み、前記一対のトランジスタが同時にオフ状
態におかれることなく、前記側角１信号生成手段が作動
する信号部ＩＴｉｊ回路で、これによれば、比較的低い
接合耐圧のトう／ジスタによってこれらトう／・ジスタ
の面１月Ｅ、ドり高耐圧の回路が実現できる。
設けられた抵抗回路網と、前記分岐された少くとも１つ
の分岐点に接続される同極性−・対のトランジスタと、
前記一対のトランジスタの動作を制菌する割出１信号生
成手段を含み、前記一対のトランジスタが同時にオフ状
態におかれることなく、前記側角１信号生成手段が作動
する信号部ＩＴｉｊ回路で、これによれば、比較的低い
接合耐圧のトう／ジスタによってこれらトう／・ジスタ
の面１月Ｅ、ドり高耐圧の回路が実現できる。
実施例の説明
第２図は本発明の一実施例の集積化電子ポリ−８−ム回
路の一部である。以下、動作をゴ細に説明する。
路の一部である。以下、動作をゴ細に説明する。
図中、１はアナログ信号の入力端子、２は所定の減衰を
りえられたアナログ信号を出力する出力端ｒ−１３は最
に桁の減衰を開側１する制に閉信号人力１７：！、ｉ
−１’、４は次桁の減衰を制御１１する側角１信号入力
端ｒ−１６，６はインバータ、７は演算増幅器、８は抵
抗回路網から演算増幅器７へつながる電流を出力とする
仮想接ｔ１１７．線である。、９，１０，１１゜１２け
いずれも２人力ＮＡＮＤゲートである。
りえられたアナログ信号を出力する出力端ｒ−１３は最
に桁の減衰を開側１する制に閉信号人力１７：！、ｉ
−１’、４は次桁の減衰を制御１１する側角１信号入力
端ｒ−１６，６はインバータ、７は演算増幅器、８は抵
抗回路網から演算増幅器７へつながる電流を出力とする
仮想接ｔ１１７．線である。、９，１０，１１゜１２け
いずれも２人力ＮＡＮＤゲートである。
Ｒ＋ ＋、Ｒ＋２．Ｒ２＋ 、Ｒ２２−・−は周知のｒ
−２ｒ低抵抗路網をＩ′ｉｌｊ成し、Ｒｚ、Ｒ２＋・・
・・・・が抵抗値ｒを、４１（ｂ′ｉ： Ｒ１２、Ｒ２
２＝−＝が抵抗値２ｒをそれぞれに有する。Ｒｆはフィ
ードバック抵抗であるｒ＋Ｑ１１゜Ｑ１０．Ｑ；ｚ、Ｑ
２２−・−はいずれもｎ−Ｊ−ヤ／不）娑Ｍ ＯＳ １
−−２／／、スフ（Ｌ）、１トう／ジスタと、：１シす
９である。
−２ｒ低抵抗路網をＩ′ｉｌｊ成し、Ｒｚ、Ｒ２＋・・
・・・・が抵抗値ｒを、４１（ｂ′ｉ： Ｒ１２、Ｒ２
２＝−＝が抵抗値２ｒをそれぞれに有する。Ｒｆはフィ
ードバック抵抗であるｒ＋Ｑ１１゜Ｑ１０．Ｑ；ｚ、Ｑ
２２−・−はいずれもｎ−Ｊ−ヤ／不）娑Ｍ ＯＳ １
−−２／／、スフ（Ｌ）、１トう／ジスタと、：１シす
９である。
ＮＡＮＤゲート９ど１０はラッチ回路を構成しており、
静１１状態でＣ１，、いずｉｔか−・力の出力がＨレベ
ル、他ノＪがＬレベルとな−）−〇いる３、シだか−・
て、Ｉ・ラノジスクＱ＋１ とＱ１０ のいずれか−力
がメン、他／、がオフとなっている。トう／ジスタＱ２
イ とＱ２２ についても同様である。トランジスタ
Ｑ＋＋ とＱ１２ のソースは接地又は仮想接地に
接続される。１ｕｌｌち、接地電位となる。
静１１状態でＣ１，、いずｉｔか−・力の出力がＨレベ
ル、他ノＪがＬレベルとな−）−〇いる３、シだか−・
て、Ｉ・ラノジスクＱ＋１ とＱ１０ のいずれか−力
がメン、他／、がオフとなっている。トう／ジスタＱ２
イ とＱ２２ についても同様である。トランジスタ
Ｑ＋＋ とＱ１２ のソースは接地又は仮想接地に
接続される。１ｕｌｌち、接地電位となる。
本実施例ではトランジスタＱ１＋ とＱ１０ のい
ずれか一方がオン状態であることからトランジスタＱ＋
＋ とＱ１２ のオン抵抗が２ｒよりも充分小さけ
れば、トランジスタＱｚ とＱ１０ ７）共通ドレイ
ンに生じる電圧の値は１０入力端子に−１５えられたア
リ−ログ信号の大きさに比して充分小さくなる。
ずれか一方がオン状態であることからトランジスタＱ＋
＋ とＱ１２ のオン抵抗が２ｒよりも充分小さけ
れば、トランジスタＱｚ とＱ１０ ７）共通ドレイ
ンに生じる電圧の値は１０入力端子に−１５えられたア
リ−ログ信号の大きさに比して充分小さくなる。
次に、トランジスタＱｚ とＱ１０ とが切り替る
場合を考える。初めに制（４）Ｉ信号入力端子３がＬレ
ベルとすると、ＮＡＮＤゲー１−９の出力はＨレベル、
ＮＡＮＤゲー１１０の出力＆；Ｉ： Ｌレベルと４：る
。したか−）て、トう／ジスタＱ１ｔ は−Ａ−７゜
Ｑ１２ はオフ状態にある。この状態から制−１碓ｊ
号入力端子３がＨレベルに変わった瞬間の状態は次の様
になる。すなわち、ＮＡＮＤゲート９の人力の一方は制
御信号入力端子３につながっていてＨレベルに移転する
が、他力幻、ＮＡＮＤゲート１０の、甲、 ）Ｊ １ｕ
ｌｌちＬレベルであることからトランジスタＱ＋＋
の出力は直ちに変化（７ない。−カ、インバークロの出
力はＨレベルからＬレベルに変化し、ＮＡＮＤゲート１
００２つの人力の−・力がＬレベルとな−）で出力がＨ
レベルになる。ＮＡＮＤゲー１−１０の出力がＨレベル
になるとトランジスタＱ＋ｚ カ鴨／どなり、この瞬
間、両方のトランジスタＱ＋ １．Ｑ＋ ２ が共にオ
ンとなる。この過渡状態を径てＮＡＮＤゲート１ｏの出
力がＨレベルにな−）たことによりＮＡＮＩＩゲート９
の２つの人力が共にＨレベルとなり、その出力ｄ、Ｌレ
ベルとなって、トランジスタＱ＋＋ が］フとなる。
場合を考える。初めに制（４）Ｉ信号入力端子３がＬレ
ベルとすると、ＮＡＮＤゲー１−９の出力はＨレベル、
ＮＡＮＤゲー１１０の出力＆；Ｉ： Ｌレベルと４：る
。したか−）て、トう／ジスタＱ１ｔ は−Ａ−７゜
Ｑ１２ はオフ状態にある。この状態から制−１碓ｊ
号入力端子３がＨレベルに変わった瞬間の状態は次の様
になる。すなわち、ＮＡＮＤゲート９の人力の一方は制
御信号入力端子３につながっていてＨレベルに移転する
が、他力幻、ＮＡＮＤゲート１０の、甲、 ）Ｊ １ｕ
ｌｌちＬレベルであることからトランジスタＱ＋＋
の出力は直ちに変化（７ない。−カ、インバークロの出
力はＨレベルからＬレベルに変化し、ＮＡＮＤゲート１
００２つの人力の−・力がＬレベルとな−）で出力がＨ
レベルになる。ＮＡＮＤゲー１−１０の出力がＨレベル
になるとトランジスタＱ＋ｚ カ鴨／どなり、この瞬
間、両方のトランジスタＱ＋ １．Ｑ＋ ２ が共にオ
ンとなる。この過渡状態を径てＮＡＮＤゲート１ｏの出
力がＨレベルにな−）たことによりＮＡＮＩＩゲート９
の２つの人力が共にＨレベルとなり、その出力ｄ、Ｌレ
ベルとなって、トランジスタＱ＋＋ が］フとなる。
即ら、ＮＡＮＤゲート９の伝播遅延に対応する過渡期間
には１−ランジスタＱ１１ とＱ１２ が共にオ／とな
り、しかる後にトランジ・スタＱ＋＋ がオフとなる
。
には１−ランジスタＱ１１ とＱ１２ が共にオ／とな
り、しかる後にトランジ・スタＱ＋＋ がオフとなる
。
又、制例信号入力端′ｆ３がＨレベルからＬレベルにな
るときはＮＡＮＩ）ゲート９は直ちに出力がＬレベルか
らＨレベルになり、その出力の変化をうけて初めてＮＡ
ＮＤゲート１ｏの出力がＨレベルからＬレベルに変わる
。
るときはＮＡＮＩ）ゲート９は直ちに出力がＬレベルか
らＨレベルになり、その出力の変化をうけて初めてＮＡ
ＮＤゲート１ｏの出力がＨレベルからＬレベルに変わる
。
以上、本実施例の場合はいずれの場合においても、６ト
ランジスタＱ＋１ とＱ１２ の一方又は両方がオ
ンであり、両方のトランジスタが共にぢフとなる期間が
存在しないものである。（−だか−）で、これらのトラ
ンジスタの共通ドレイ／耐圧常に接地に近い電位にあり
、従来例のような電ｒスイノナを形成するトランジスタ
に高い１１ｉ１１１−ｄ：四求されない。又、制Ｈ＋信
号入力端子４により側斜されるインバータ６ 、ＮＡＮ
Ｄゲート１１．１２お」：びトランジスタＱ２１ 、Ｑ
２２ についても同様である。
ランジスタＱ＋１ とＱ１２ の一方又は両方がオ
ンであり、両方のトランジスタが共にぢフとなる期間が
存在しないものである。（−だか−）で、これらのトラ
ンジスタの共通ドレイ／耐圧常に接地に近い電位にあり
、従来例のような電ｒスイノナを形成するトランジスタ
に高い１１ｉ１１１−ｄ：四求されない。又、制Ｈ＋信
号入力端子４により側斜されるインバータ６ 、ＮＡＮ
Ｄゲート１１．１２お」：びトランジスタＱ２１ 、Ｑ
２２ についても同様である。
仮想接地線８は、仮想接地であリドう／ジスタＱ＋２．
Ｑ２２・・・・・・のうちオフになっているＩ・う／ジ
スタを通（７て人力信号が電流としてフィードバック１
．ｌ（抗Ｒｆに流れ、出力端子２に一アナログ宙ＩＬ＋
ｌ：力として取り出される。以１゜の説明でトランジス
タＱ＋＋、Ｑ＋ｚ、Ｑ２＋、Ｑ２２・・・・・のソース
・ ドレイ／耐圧が入力端子１のアナログ電圧より低い
配Ｉ Ｅで構成しうろことが明らかである。
Ｑ２２・・・・・・のうちオフになっているＩ・う／ジ
スタを通（７て人力信号が電流としてフィードバック１
．ｌ（抗Ｒｆに流れ、出力端子２に一アナログ宙ＩＬ＋
ｌ：力として取り出される。以１゜の説明でトランジス
タＱ＋＋、Ｑ＋ｚ、Ｑ２＋、Ｑ２２・・・・・のソース
・ ドレイ／耐圧が入力端子１のアナログ電圧より低い
配Ｉ Ｅで構成しうろことが明らかである。
さらに、抵抗Ｒｚ、Ｒ＋２．Ｒ２＋、Ｒ２２・・・・・
等のラダー抵抗を絶縁膜上に形成したポリノリコノ等の
抵抗体膜で形成することにより、接合部の配圧」：り高
い入力端子でも使用できる。又、ポリシリ′Ｊ〕はソリ
コンゲ−１・構造のＭＯ８集積回路においてはゲート相
別として通常用いられているものを兼１’１１すればよ
く、何等新規なプロセスを追加したりする必要のないも
のである。
等のラダー抵抗を絶縁膜上に形成したポリノリコノ等の
抵抗体膜で形成することにより、接合部の配圧」：り高
い入力端子でも使用できる。又、ポリシリ′Ｊ〕はソリ
コンゲ−１・構造のＭＯ８集積回路においてはゲート相
別として通常用いられているものを兼１’１１すればよ
く、何等新規なプロセスを追加したりする必要のないも
のである。
なお、本実施例の構成では出力端子２は入力端ｆ１とは
逆極性の電１′Ｅとなるため、同一チノブ十。
逆極性の電１′Ｅとなるため、同一チノブ十。
に集に／シナず、別チップとして構成することが灯１゜
い。
い。
又、本実施例でＣ、トランジスタＱ＋＋、Ｑ＋２゜Ｑ？
＋、Ｑ２２・・・・・・はＭ ＯＳ ｌ−ランジスクで
１１♂Ｉ成しているが、バイポーラトランジスタを用い
て構成することももちろん１り能であり、この場合、ド
レイ／、ゲー１ 、ソースがそれぞれ、コレクタ、ペー
ス、エミッタに対応スル。
＋、Ｑ２２・・・・・・はＭ ＯＳ ｌ−ランジスクで
１１♂Ｉ成しているが、バイポーラトランジスタを用い
て構成することももちろん１り能であり、この場合、ド
レイ／、ゲー１ 、ソースがそれぞれ、コレクタ、ペー
ス、エミッタに対応スル。
さらに本実施例は電子ボリョーノ・について説明Ｌ ツ
アーが、電ｒポリ、−ノ、に限るものではなく、広（Ｄ
／ Ａ ニーＪンバーク、・ミター／発牛２ｇ等に実
施でへることｔよＹＡうまでもない。
アーが、電ｒポリ、−ノ、に限るものではなく、広（Ｄ
／ Ａ ニーＪンバーク、・ミター／発牛２ｇ等に実
施でへることｔよＹＡうまでもない。
本発明が特に有効なのは、最上部桁およびその近傍の嘲
の切替スイッチ部である。なぎなら、これらの桁におい
て本発明が実施された場合、だとえばｒ−２ｒ低抵抗路
網においては１桁ごとに人力は２分の１に減衰するだめ
必謂な１制圧も順次２分の１に低下することに依拠する
。
の切替スイッチ部である。なぎなら、これらの桁におい
て本発明が実施された場合、だとえばｒ−２ｒ低抵抗路
網においては１桁ごとに人力は２分の１に減衰するだめ
必謂な１制圧も順次２分の１に低下することに依拠する
。
発明の効果
以上実施例を用いて説明したごとく、本発明によれば、
比較的低い接合配圧、たとえばＦＥＴのソース・ドレイ
ン間耐圧、あるいはバイポーラトランジスタのコレクタ
・：［ミッタ間耐圧の比較的低い素子を用い、これらの
１制圧より高い人力電ＩＬの電子ボリュームやＤ ／
Ａコンバータ等の信号処理回路が構成でき、素子の微細
化即ち集債度を向」−せしめ、低コスト化にきわめてイ
１効である。
比較的低い接合配圧、たとえばＦＥＴのソース・ドレイ
ン間耐圧、あるいはバイポーラトランジスタのコレクタ
・：［ミッタ間耐圧の比較的低い素子を用い、これらの
１制圧より高い人力電ＩＬの電子ボリュームやＤ ／
Ａコンバータ等の信号処理回路が構成でき、素子の微細
化即ち集債度を向」−せしめ、低コスト化にきわめてイ
１効である。
第１図は従来例に係る信号処理回路１シ；、第２図は本
発明の一実施例に係る信号処理回路図である０、１・−
・・・・入力端子、２・・・・・・出力、７；Ａｌ 、
Ｆ、３，４・−・制σ１１１信号入力端了−１６，６・
・・・インバータ、７・・・・・演ａ増幅器、８・・・
・・仮想接地線、９，１０゜１１．１２・・ＮＡＮＤゲ
ート、Ｑ＋＋、Ｑ＋２．Ｑ２＋。 Ｑ２２・・・・・トラノジスタ。 代理人の氏名 弁用用 中 尾 敏 男 ほか１名第１
図 第２図
発明の一実施例に係る信号処理回路図である０、１・−
・・・・入力端子、２・・・・・・出力、７；Ａｌ 、
Ｆ、３，４・−・制σ１１１信号入力端了−１６，６・
・・・インバータ、７・・・・・演ａ増幅器、８・・・
・・仮想接地線、９，１０゜１１．１２・・ＮＡＮＤゲ
ート、Ｑ＋＋、Ｑ＋２．Ｑ２＋。 Ｑ２２・・・・・トラノジスタ。 代理人の氏名 弁用用 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- 信号入力端子に接続されかつ複数個の分岐点が設けられ
た抵抗回路網と、少くとも一つの前記分岐点に接続され
る同極性のトランジスタ対と、前記トランジスタ対のそ
れぞれの制伶（１％極に出力端が接続され、それぞれ一
方の出力端が他方の入力端に接続された♂１ｉｉ３庄
ゲート対と、前記処理るイ言号処理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17940282A JPS5967707A (ja) | 1982-10-12 | 1982-10-12 | 信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17940282A JPS5967707A (ja) | 1982-10-12 | 1982-10-12 | 信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5967707A true JPS5967707A (ja) | 1984-04-17 |
| JPH0534844B2 JPH0534844B2 (ja) | 1993-05-25 |
Family
ID=16065235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17940282A Granted JPS5967707A (ja) | 1982-10-12 | 1982-10-12 | 信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473827A (en) * | 1987-09-14 | 1989-03-20 | Seiko Epson Corp | Digital-analog conversion circuit |
| JP2011502442A (ja) * | 2007-10-30 | 2011-01-20 | クゥアルコム・インコーポレイテッド | プログラマブルゲイン回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643822A (en) * | 1979-09-18 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Digital control attenuator |
-
1982
- 1982-10-12 JP JP17940282A patent/JPS5967707A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5643822A (en) * | 1979-09-18 | 1981-04-22 | Matsushita Electric Ind Co Ltd | Digital control attenuator |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473827A (en) * | 1987-09-14 | 1989-03-20 | Seiko Epson Corp | Digital-analog conversion circuit |
| JP2011502442A (ja) * | 2007-10-30 | 2011-01-20 | クゥアルコム・インコーポレイテッド | プログラマブルゲイン回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0534844B2 (ja) | 1993-05-25 |
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