JP2010166458A - Ｄ／ａ変換回路 - Google Patents

Abstract

【課題】抵抗およびスイッチの数を大幅に削減でき、且つ出力電圧を歪ませることがないＤ／Ａ変換回路を提供する。
【解決手段】１０個の抵抗ｒを５Ｖref／４の端子と接地との間に直列接続した直列抵抗回路と、該直列抵抗回路の所定の各抵抗ｒの接続点に接続され入力データの上位２ビットの値に応じてオン／オフ制御される６個のスイッチからなる上位２ビット側スイッチ群と、前記直列抵抗回路の所定の各抵抗ｒの接続点に接続され入力データの下位２ビットの値に応じてオン／オフ制御される６個のスイッチからなる下位２ビット側スイッチ群と、上位２ビット側スイッチ群の出力電圧Ｖ１と下位２ビット側スイッチ群の出力電圧Ｖ２とを入力して前者から後者を減算増幅する減算増幅回路とを備える。出力電圧Ｖ１の範囲は、出力電圧Ｖ２の範囲よりも広くする。出力電Ｖ１，Ｖ２の最低電圧は接地電位よりも高くする。出力電圧Ｖ１の最高電圧は出力電圧Ｖ２の最高電圧よりも高くする。
【選択図】図１

Description

本発明は、入力デジタル信号をアナログ信号に変換して出力する抵抗ストリングス型のＤ／Ａ変換回路に関するものである。

図５に、従来の抵抗ストリングス型のＤ／Ａ変換回路を示す（例えば、特許文献１参照）。このＤ／Ａ変換回路は、４ビットデジタル信号をアナログ信号に変換する回路であり、１６個の同値の抵抗Ｒを電圧Ｖrefの端子と接地ＧＮＤとの間に直列接続して、各抵抗Ｒの端子からスイッチＳ４、Ｓ４Ｂ、Ｓ３，Ｓ３Ｂ，Ｓ２，Ｓ２Ｂ、Ｓ１，Ｓ１Ｂをツリー接続したものである。このＤ／Ａ変換回路では、４ビットの入力データのＬＳＢが「１」でスイッチＳ４がオンし、「０」でスイッチＳ４Ｂがオンする。２ＬＳＢが「１」でスイッチＳ３がオンし、「０」でスイッチＳ３Ｂがオンする。３ＬＳＢが「１」でスイッチＳ２がオンし、「０」でスイッチＳ２Ｂがオンする。ＭＳＢが「１」でスイッチＳ１がオンし、「０」でスイッチＳ１Ｂがオンする。これによって、４ビットの入力データに対応したいずれか１つの抵抗Ｒの接続点の電圧が、４個の直列接続スイッチを経由して、出力電圧Ｖoutとして出力する。

このＤ／Ａ変換回路は、デコーダが不要になるという利点はあるが、入力デジタル信号のビット数をＮとすると、抵抗の数が２^N個、スイッチの数が２^N＋1−２個必要となり、ビット数が増大すると抵抗とスイッチの数が飛躍的に増大する問題がある。

図６に、この問題を解決したＤ／Ａ変換回路を示す（例えば、特許文献２参照）。このＤ／Ａ変換回路も、４ビットデジタル信号をアナログ信号に変換する回路であり、抵抗Ｒの数を１／４の４個に削減し、スイッチを上位２ビット側スイッチ群のスイッチＳ１，Ｓ１Ｂ，Ｓ２，Ｓ２Ｂと、下位２ビット側スイッチ群のスイッチＳ３，Ｓ３Ｂ，Ｓ４，Ｓ４Ｂに分けて、抵抗ストリングスを上位ビット側と下位ビット側で共通に使用し、それらのスイッチ出力信号Ｖ１，Ｖ２をバッファＢＵＦ１１，ＢＵＦ１２で受け、上位ビット側の出力電圧と下位ビット側の出力電圧を、抵抗Ｒと抵抗４Ｒ（抵抗Ｒの４倍の抵抗値）により重み付けして、出力信号Ｖoutとするものである。

このＤ／Ａ変換回路では、２個のバッファＢＵＦ１１，ＢＵＦ１２が必要になるものの、抵抗の数とスイッチの数を大幅に削減することができる。しかし、出力インピーダンスが高くなるため、実際のアプリケーションでは、出力電圧Ｖoutを出力する端子の後段に、新たなバッファが必要になる。

図７に、出力インピーダンスの低下を図ったＤ／Ａ変換回路を示す。このＤ／Ａ変換回路も、４ビットデジタル信号をアナログ信号に変換する回路であり、図６と同様に、抵抗Ｒの数を４個として、スイッチを上位２ビット側スイッチ群のスイッチＳ１，Ｓ１Ｂ，Ｓ２，Ｓ２Ｂと、下位２ビット側スイッチ群のスイッチＳ３，Ｓ３Ｂ，Ｓ４，Ｓ４Ｂに分けるものであるが、抵抗ストリングスを、上位２ビット側スイッチ群と下位２ビット側スイッチ群の間で１個だけずらせて共通に使用し、それらのスイッチ出力信号Ｖ１，Ｖ２をバッファＢＵＦ１，ＢＵＦ２で受け、このバッファＢＵＦ１，ＢＦＵ２と抵抗Ｒ１〜Ｒ４によって、減算増幅して、出力電圧Ｖoutとするものである。このように減算を行うので、上位２ビット側の電圧Ｖ１の最大値が下位２ビット側の電圧Ｖ１の最大値よりも高くなるよう設定されている。

このＤ／Ａ変換回路でも、２個のバッファＢＵＦ１，ＢＵＦ２が必要になるものの、抵抗の数とスイッチの数を大幅に削減することができる。さらに、バッファＢＵＦ１の出力側から出力電圧Ｖoutを取り出しているため、出力インピーダンスも低くなり、その出力電圧Ｖoutを次段の回路に直接入力させることができる。

ここで、出力電圧Ｖoutは、

で表される。抵抗Ｒ１〜Ｒ４は固定値であるので、

とすると、式(1)は、

と書き換えることができる。

入力データが４ビットの場合は、

となるので、式(2)は、

となる。Ａが増幅率となる。

図８は、電圧Ｖ１、Ｖ２の入力デジタルデータによる変化を示した特性図である。上位２ビットのデータの値が大きくなると、電圧Ｖ１は、Ｖref／４→Ｖref／２→３Ｖref／４→Ｖrefのように、Ｖref／４のピッチで段階的に高くなる。一方、下位２ビットのデータの値が大きくなると、電圧Ｖ２は、３Ｖref／４→Ｖref／２→Ｖref／４→ＧＮＤのように、Ｖref／４のピッチで段階的にＧＮＤまで低くなる。

ところが、図７のＤ／Ａ変換回路では、下位２ビット側の最低電圧がＧＮＤになってしまう。この結果、バッファＢＵＦ２は、広い入力電圧範囲で線形性が要求される。通常のバッファでは、下位２ビット側の最低電圧がＧＮＤになる毎に、出力電圧Ｖoutの波形が歪んでしまう。ただ、バッファＢＵＦ１，ＢＵＦ２と抵抗Ｒ１〜Ｒ４からなる増幅減算回路は増幅動作を行うので、上位２ビット側の最大電圧は余裕を持たせることができるので、電圧Ｖrefが入力する場合でも、出力電圧Ｖoutが歪むことはない。

本発明は以上のような点に鑑みてなされたもので、その目的は、抵抗およびスイッチの数を大幅に削減でき、且つ出力電圧を歪ませることがないＤ／Ａ変換回路を提供することである。

上記目的を達成するために、請求項１にかかる発明のＤ／Ａ変換回路は、複数の抵抗を電圧端子と接地との間に直列接続した直列抵抗回路と、該直列抵抗回路の所定の各抵抗接続点に接続され入力データの上位ビットの値に応じてオン／オフ制御される複数のスイッチからなる上位ビット側スイッチ群と、前記直列抵抗回路の所定の各抵抗接続点に接続され入力データの下位ビットの値に応じてオン／オフ制御される複数のスイッチからなる下位ビット側スイッチ群と、前記上位ビット側スイッチ群の出力電圧と前記下位ビット側スイッチ群の出力電圧とを入力して前者から後者を減算増幅する減算増幅回路とを備え、前記上位ビット側スイッチ群の出力電圧の範囲は、前記下位ビット側スイッチ群の出力電圧の範囲よりも広く、前記上位ビット側スイッチ群および前記下位ビット側スイッチ群の出力電圧の最低電圧は接地電位よりも高く、前記上位ビット側スイッチ群の出力電圧の最高電圧は前記下位ビット側スイッチ群の出力電圧の最高電圧よりも高いことを特徴とする。
請求項２にかかる発明は、請求項１に記載のＤ／Ａ変換回路において、前記上位ビット側スイッチ群の出力電圧の分解能と、前記下位ビット側スイッチ群の出力電圧の分解能が同じであり、且つ、前記下位ビット側スイッチ群の出力電圧の分解能における電圧差が、前記上位ビット側スイッチ群の出力電圧の分解能における電圧差より小さいことを特徴とする。
請求項３にかかる発明は、請求項１又は２に記載のＤ／Ａ変換回路において、前記上位ビット側スイッチ群が、上位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなり、前記下位ビット側スイッチ群が、下位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなることを特徴とする。
請求項４にかかる発明は、請求項１又は２に記載のＤ／Ａ変換回路において、前記上位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記上位側ビットをデコードした結果によってオンされ、前記下位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記下位側ビットをデコードした結果によってオンされるようにしたことを特徴とする。
請求項５にかかる発明のＤ／Ａ変換回路は、複数の抵抗を電圧端子と接地との間に直列接続した直列抵抗回路と、該直列抵抗回路の所定の各抵抗接続点に接続され入力データの上位ビットの値に応じてオン／オフ制御される複数のスイッチからなる上位ビット側スイッチ群と、前記直列抵抗回路の所定の各抵抗接続点に接続され入力データの中位ビットの値に応じてオン／オフ制御される複数のスイッチからなる中位ビット側スイッチ群と、前記直列抵抗回路の所定の各抵抗接続点に接続され入力データの下位ビットの値に応じてオン／オフ制御される複数のスイッチからなる下位ビット側スイッチ群と、前記上位ビット側スイッチ群の出力電圧と前記中位ビット側スイッチ群の出力電圧と前記下位ビット側スイッチ群の出力電圧とを入力して、前者から後２者を減算増幅する減算増幅回路とを備え、前記上位ビット側スイッチ群の出力電圧の範囲は、前記中位ビット側スイッチ群の出力電圧および前記下位ビット側スイッチ群の出力電圧の範囲よりも広く、前記上位ビット側スイッチ群、前記下位ビット側スイッチ群、および前記中位ビット側スイッチ群のそれぞれの出力電圧の最低電圧は、接地電位よりも高く、前記上位ビット側スイッチ群の出力電圧の最高電圧は、前記中位ビット側スイッチ群および前記下位ビット側スイッチ群のそれぞれの最高電圧よりも高いことを特徴とする。
請求項６にかかる発明は、請求項５に記載のＤ／Ａ変換回路において、前記上位ビット側スイッチ群の出力電圧の分解能と、前記中位ビット側スイッチ群の出力電圧の分解能と、前記下位ビット側スイッチ群の出力電圧の分解能が同じであり、且つ、前記下位ビット側スイッチ群および前記中位ビット側スイッチ群の出力電圧の分解能における電圧差が、前記上位ビット側スイッチ群の出力電圧の分解能における電圧差より小さいことを特徴とする。
請求項７にかかる発明は、請求項５又は６に記載のＤ／Ａ変換回路において、前記上位ビット側スイッチ群が、上位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなり、前記中位ビット側スイッチ群が、中位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなり、前記下位ビット側スイッチ群が、下位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなることを特徴とする。
請求項８にかかる発明は、請求項５又は６に記載のＤ／Ａ変換回路において、前記上位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記上位側ビットをデコードした結果によってオンされ、前記中位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記中位側ビットをデコードした結果によってオンされ、前記下位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記下位側ビットをデコードした結果によってオンされるようにしたことを特徴とする。

本発明によれば、下位ビット側スイッチ群あるいは中位ビット側スイッチ群の出力電圧の最低電圧が接地電位（ＧＮＤ）よりも高くなるので、その最低電圧を減算増幅回路の線形動作可能な入力電圧範囲に収めることができ、減算増幅回路の出力電圧が歪むことを防止できる。また、本発明では、抵抗の数およびスイッチの数を増大させることなく、多ビットのＤ／Ａ変換を実現できる。さらに、減算増幅回路の増幅率の設定により、減算増幅回路の出力電圧範囲を所望の範囲に設定することが可能となる。

本発明の第１の実施例の４ビットのＤ／Ａ変換回路の回路図である。 図１のＤ／Ａ変換回路の動作特性図である。 第１の実施例の変形例のＤ／Ａ変換回路の回路図である。 第２の実施例の６ビットのＤ／Ａ変換回路の回路図である。 従来の４ビットのＤ／Ａ変換回路の回路図である。 従来の別の例の４ビットのＤ／Ａ変換回路の回路図である。 従来の更に別の例の４ビットのＤ／Ａ変換回路の回路図である。 図７の４ビットのＤ／Ａ変換回路の動作特性図である。

＜第１の実施例＞
図１は本発明の第１の実施例の４ビットのＤ／Ａ変換回路を示す図である。抵抗ストリングスは、１０個の抵抗ｒを５Ｖref／４の電源端子と接地ＧＮＤとの間に直列接続した直列抵抗回路からなる。前記した抵抗Ｒとｒの関係は、Ｒ＝２ｒである。

上位２ビット側スイッチ群は、所要の抵抗ｒの端子にスイッチＳ２，Ｓ２Ｂ、Ｓ１，Ｓ１Ｂをツリー接続して、電圧Ｖ１を取り出す構成である。ここでは、入力デジタルデータの３ＬＳＢが「１」でスイッチＳ２がオンし、「０」でスイッチＳ２Ｂがオンする。ＭＳＢが「１」でスイッチＳ１がオンし、「０」でスイッチＳ１Ｂがオンする。

下位２ビット側スイッチ群は、所要の抵抗ｒの端子にスイッチＳ４Ｂ，Ｓ４、Ｓ３Ｂ，Ｓ３をツリー接続して、電圧Ｖ２を取り出す構成である。ここでは、４ビットの入力データのＬＳＢが「１」でスイッチＳ４がオンし、「０」でスイッチＳ４Ｂがオンする。２ＬＳＢが「１」でスイッチＳ３がオンし、「０」でスイッチＳ３Ｂがオンする。

電圧Ｖ１はバッファＢＵＦ１に入力し、電圧Ｖ２はバッファＢＵＦ２に入力する。このバッファＢＵＦ１，ＢＵＦ２と抵抗Ｒ１〜Ｒ４は減算増幅回路を構成し、ここから出力電圧Ｖoutが出力する。

さて、このＤ／Ａ変換回路では、下位２ビット側スイッチ群において、「００」ではスイッチＳ３Ｂ，Ｓ４ＢがオンしてＶrefの電圧が、「０１」ではスイッチＳ３Ｂ，Ｓ４がオンして７Ｖref／８の電圧が、「１０」ではスイッチＳ３，Ｓ４Ｂがオンして３Ｖre／４の電圧が、「１１」ではスイッチＳ３，Ｓ４がオンして５Ｖref／８の電圧が、それぞれ電圧Ｖ２として出力する。すなわち、下位２ビット側スイッチ群では、５Ｖref／８〜Ｖrefの電圧範囲においてＶref／８のステップで変化する分解能が４の電圧Ｖ２が生成され、図２(a)に示す点線の特性となる。

また、上位２ビット側スイッチ群において、「００」ではスイッチＳ１Ｂ，Ｓ２ＢがオンしてＶref／２の電圧が、「０１」ではスイッチＳＢ１，Ｓ２がオンして３Ｖref／４の電圧が、「１０」ではスイッチＳ１，Ｓ２ＢがオンしてＶrefの電圧が、「１１」ではスイッチＳ１，Ｓ２がオンして５Ｖref／４の電圧が、それぞれ電圧Ｖ１として出力する。すなわち、上位２ビット側スイッチ群では、Ｖref／２〜５Ｖre／４の電圧範囲においてＶref／４のステップで変化する分解能が４の電圧Ｖ１が生成され、図２(a)に示す実線の特性となる。この電圧Ｖ１の分解能における電圧差（Ｖref／４）は、前記電圧Ｖ２の分解能における電圧差（Ｖref／８）の２倍である。

以上のように、下位２ビット側スイッチ群の電圧Ｖ２の最低値はＶref／２となり、ＧＮＤよりも高くなっているので、電圧Ｖ２はバッファＢＵＦ２の線形動作可能な電圧範囲で変化することになり、そのバッファＢＵＦ２の出力電圧が歪むことはない。

本実施例の出力電圧Ｖoutは、前記した式(1)で表され、入力データが４ビットであるので、最終的には次の式(5)で決まる。

電圧Ｖ２の値が大きくなることは、減算する値が大きくなることであるが、これに対応するように、上位２ビット側スイッチ群の電圧Ｖ１の最大値が、５Ｖref／４のように、下位２ビット側スイッチ群の電圧Ｖ２の最大値Vrefよりも高く設定されている。そして、式(5)に示すように電圧Ｖ２は１／２になるので、正常な減算が行われる。図２(b)に図１のＤ／Ａ変換回路の変換特性を示した。

なお、図１のＤ／Ａ変換回路は４ビット用であったが、これをＮビット用に展開する場合は、抵抗ｒの数は２^N/2+1＋２個となる。そして、上位N/2ビット側スイッチ群のスイッチの数は２^N/2+1−２個として、２Vref／２^N/2 〜 Ｖref（１＋１／２^N/2）の電圧範囲で動作させる。また、下位N/2ビット側スイッチ群のスイッチの数は２^N/2+1−２個として、２Vref／２^N/2 〜 Ｖref（１＋１／２^N/2）の電圧範囲よりも狭い範囲（例えば、Ｖref／２ 〜 Ｖref）で動作させる。前記したように、下位N/2ビット側の出力電圧Ｖ２の範囲をかさ上げしたことによる出力電圧Ｖoutの演算誤差を修正するために、上位N/2ビット側の電圧Ｖ１を、２Vref／２^N/2 だけかさ上げしている。また、入力ビット数を２分割する場合は、必ずしも等分に分割する必要はない。

図３は図１のＤ／Ａ変換回路の変形例を示す図である。ここでは、上位２ビット側スイッチ群のスイッチをＳａ１〜Ｓａ４で構成して、上位２ビットのデータをデコーダ１１でデコードした値でそのいずれか１つをオンさせ、下位２ビット側スイッチ群のスイッチをＳｂ１〜Ｓｂ４で構成して、下位２ビットのデータをデコーダ１２でデコードした値でそのいずれか１つをオンさせるようにしている。このように構成することで、デコーダ１１，１２が必要となるものの、スイッチの数を１２個から８個に削減することができる。

ここでは、下位２ビット側スイッチ群において、「００」ではスイッチＳｂ１がオンしてＶrefの電圧が、「０１」ではスイッチＳｂ２がオンして７Ｖref／８の電圧が、「１０」ではスイッチＳｂ３がオンして６Ｖref／４の電圧が、「１１」ではスイッチＳｂ４がオンして５Ｖref／８の電圧が、それぞれ電圧Ｖ２として出力する。また、上位２ビット側スイッチ群において、「００」ではスイッチＳａ４がオンしてＶref／２の電圧が、「０１」では、スイッチＳａ３がオンして３Ｖref／４の電圧が、「１０」ではスイッチＳａ２がオンしてＶrefの電圧が、「１１」ではスイッチＳａ１がオンして５Ｖref／４の電圧が、それぞれ電圧Ｖ１として出力する。

なお、この図３のＤ／Ａ変換回路は４ビット用であったが、これをＮビット用に展開する場合は、抵抗ｒの数は２^N/2+1＋２個となる。そして、上位N/2ビット側スイッチ群のスイッチは２^N/2個として、２Vref／２^N/2 〜 Ｖref（１＋１／２^N/2）の電圧範囲で動作させる。また、下位N/2ビット側スイッチ群のスイッチも２^N/2個として、２Vref／２^N/2 〜 Ｖref（１＋１／２^N/2）の電圧範囲よりも狭い範囲（例えば、1/2Ｖref 〜 Ｖref）で動作させる。

＜第２の実施例＞
図４に、本発明の第２の実施例の６ビットのＤ／Ａ変換回路を示す。１０個の抵抗ｒからなる抵抗ストリングスは図１と同じである。ここでは、入力ビット数を上位２ビット、中位２ビット、下位２ビットに３分割する。そして、スイッチＳ１，Ｓ１Ｂ，Ｓ２，Ｓ２Ｂで電圧Ｖ１を出力する上位２ビット側スイッチ群を構成し、スイッチＳ３，Ｓ３Ｂ，Ｓ４，Ｓ４ｂで電圧Ｖ２を出力する中位２ビット側スイッチ群を構成し、スイッチＳ５，Ｓ５Ｂ，Ｓ６，Ｓ６Ｂで電圧Ｖ３を出力する下位２ビット側スイッチ群を構成する。電圧Ｖ１はバッファＢＵＦ１に、電圧Ｖ２はバッファＢＵＦ２に、電圧Ｖ３はバッファＢＵＦ３にそれぞれ入力する。そして、このバッファＢＵＦ１〜ＢＵＦ３と抵抗Ｒ１〜Ｒ５によって、減算増幅回路を構成し、その出力電圧をＶoutとする。この出力電圧Ｖoutは、

で表される。

本実施例でも、前記した第１の実施例と同様に、中位２ビット側スイッチ群の電圧Ｖ２および下位２ビット側スイッチ群の電圧Ｖ３の最低値はＶref／２となり、ＧＮＤよりも高くなっているので、電圧Ｖ２，Ｖ３はバッファＢＵＦ２，ＢＵＦ３の線形動作可能な電圧範囲で変化することになり、そのバッファＢＵＦ２，ＢＵＦ３の出力電圧が歪むことはない。また、それらの電圧Ｖ２，Ｖ３の値が大きくなることは、減算する値が大きくなることであるが、これに対応するように、上位２ビット側スイッチ群の電圧Ｖ１の最大値が、５Ｖref／４のように、中位２ビット側スイッチ群の電圧Ｖ２および下位２ビット側スイッチ群の電圧Ｖ３の最大値Vrefよりも高く設定されているので、式(5)の抵抗Ｒ１〜Ｒ５の値を適宜設定することで、正常な減算が行われる。

本発明は、少ない抵抗、少ないスイッチを有し、出力電圧に歪のない抵抗ストリングス型のＤ／Ａ変換回路として有用である。

１１，１２：デコーダ
ＢＵＦ１，ＢＵＦ２，ＢＵＦ３，ＢＵＦ１１，ＢＵＦ１２：バッファ

特開昭５２−０２８８５１号公報 特開平０３−０１３１２３号公報

Claims (8)

1. 複数の抵抗を電圧端子と接地との間に直列接続した直列抵抗回路と、該直列抵抗回路の所定の各抵抗接続点に接続され入力データの上位ビットの値に応じてオン／オフ制御される複数のスイッチからなる上位ビット側スイッチ群と、前記直列抵抗回路の所定の各抵抗接続点に接続され入力データの下位ビットの値に応じてオン／オフ制御される複数のスイッチからなる下位ビット側スイッチ群と、前記上位ビット側スイッチ群の出力電圧と前記下位ビット側スイッチ群の出力電圧とを入力して前者から後者を減算増幅する減算増幅回路とを備え、
   前記上位ビット側スイッチ群の出力電圧の範囲は、前記下位ビット側スイッチ群の出力電圧の範囲よりも広く、
   前記上位ビット側スイッチ群および前記下位ビット側スイッチ群の出力電圧の最低電圧は、接地電位よりも高く、
   前記上位ビット側スイッチ群の出力電圧の最高電圧は、前記下位ビット側スイッチ群の出力電圧の最高電圧よりも高いことを特徴とするＤ／Ａ変換回路。
2. 請求項１に記載のＤ／Ａ変換回路において、
   前記上位ビット側スイッチ群の出力電圧の分解能と、前記下位ビット側スイッチ群の出力電圧の分解能が同じであり、
   且つ、前記下位ビット側スイッチ群の出力電圧の分解能における電圧差が、前記上位ビット側スイッチ群の出力電圧の分解能における電圧差より小さいことを特徴とするＤ／Ａ変換回路。
3. 請求項１又は２に記載のＤ／Ａ変換回路において、
   前記上位ビット側スイッチ群が、上位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなり、
   前記下位ビット側スイッチ群が、下位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなることを特徴とするＤ／Ａ変換回路。
4. 請求項１又は２に記載のＤ／Ａ変換回路において、
   前記上位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記上位側ビットをデコードした結果によってオンされ、
   前記下位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記下位側ビットをデコードした結果によってオンされるようにしたことを特徴とするＤ／Ａ変換回路。
5. 複数の抵抗を電圧端子と接地との間に直列接続した直列抵抗回路と、該直列抵抗回路の所定の各抵抗接続点に接続され入力データの上位ビットの値に応じてオン／オフ制御される複数のスイッチからなる上位ビット側スイッチ群と、前記直列抵抗回路の所定の各抵抗接続点に接続され入力データの中位ビットの値に応じてオン／オフ制御される複数のスイッチからなる中位ビット側スイッチ群と、前記直列抵抗回路の所定の各抵抗接続点に接続され入力データの下位ビットの値に応じてオン／オフ制御される複数のスイッチからなる下位ビット側スイッチ群と、前記上位ビット側スイッチ群の出力電圧と前記中位ビット側スイッチ群の出力電圧と前記下位ビット側スイッチ群の出力電圧とを入力して、前者から後２者を減算増幅する減算増幅回路とを備え、
   前記上位ビット側スイッチ群の出力電圧の範囲は、前記中位ビット側スイッチ群の出力電圧および前記下位ビット側スイッチ群の出力電圧の範囲よりも広く、
   前記上位ビット側スイッチ群、前記下位ビット側スイッチ群、および前記中位ビット側スイッチ群のそれぞれの出力電圧の最低電圧は、接地電位よりも高く、
   前記上位ビット側スイッチ群の出力電圧の最高電圧は、前記中位ビット側スイッチ群および前記下位ビット側スイッチ群のそれぞれの最高電圧よりも高いことを特徴とするＤ／Ａ変換回路。
6. 請求項５に記載のＤ／Ａ変換回路において、
   前記上位ビット側スイッチ群の出力電圧の分解能と、前記中位ビット側スイッチ群の出力電圧の分解能と、前記下位ビット側スイッチ群の出力電圧の分解能が同じであり、
   且つ、前記下位ビット側スイッチ群および前記中位ビット側スイッチ群の出力電圧の分解能における電圧差が、前記上位ビット側スイッチ群の出力電圧の分解能における電圧差より小さいことを特徴とするＤ／Ａ変換回路。
7. 請求項５又は６に記載のＤ／Ａ変換回路において、
   前記上位ビット側スイッチ群が、上位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなり、
   前記中位ビット側スイッチ群が、中位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなり、
   前記下位ビット側スイッチ群が、下位ビット側の各ビットでオン／オフ制御されるスイッチのツリー接続構造からなることを特徴とするＤ／Ａ変換回路。
8. 請求項５又は６に記載のＤ／Ａ変換回路において、
   前記上位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記上位側ビットをデコードした結果によってオンされ、
   前記中位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記中位側ビットをデコードした結果によってオンされ、
   前記下位ビット側スイッチ群が、片端が前記直列抵抗回路の各接続点に接続され他端が共通接続されて出力電圧側となる複数のスイッチからなり、その内の１つが、前記下位側ビットをデコードした結果によってオンされるようにしたことを特徴とするＤ／Ａ変換回路。
   

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