JPH0149057B2 - - Google Patents
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- JPH0149057B2 JPH0149057B2 JP58010871A JP1087183A JPH0149057B2 JP H0149057 B2 JPH0149057 B2 JP H0149057B2 JP 58010871 A JP58010871 A JP 58010871A JP 1087183 A JP1087183 A JP 1087183A JP H0149057 B2 JPH0149057 B2 JP H0149057B2
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- JP
- Japan
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- switch
- output
- capacitor
- voltage
- inverting amplifier
- Prior art date
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- 239000003990 capacitor Substances 0.000 claims description 56
- 238000006243 chemical reaction Methods 0.000 claims description 35
- 230000010363 phase shift Effects 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 6
- 101000634707 Homo sapiens Nucleolar complex protein 3 homolog Proteins 0.000 description 3
- 102100029099 Nucleolar complex protein 3 homolog Human genes 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 230000000052 comparative effect Effects 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は縦続方式のＡ／Ｄ変換器の改良に関す
るものである。
るものである。
第１図は従来の縦続型Ａ／Ｄ変換器に用いられ
る１ビツトのＡ／Ｄ変換器である。入力信号VIN
が入力端子１に加えられると、サンプル・ホール
ド回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・
ホールドされ、この保持された電圧VH（＝VIN）
と基準電圧VR／２は比較回路３で比較される。
VH＜VR／２のとき比較回路３の出力VODはローレ
ベルＬとなりスイツチＳ１を閉、Ｓ２を開とし演
算増幅器４からVOA＝2VH＝2VINを出力する。VH
＞VR／２のとき比較回路３の出力VODはハイレベ
ルＨとなり、スイツチＳ１を開、Ｓ２を閉とし演
算増幅器４からVOA＝2VH−VR＝2VIN−VRを出力
する。第２図は演算増幅器４からの剰余出力VOA
と入力信号VINとの関係を図示したものである。
すなわち入力信号VINを基準電圧VR／２と比較し
て１ビツトの変換を行なつた後比較電圧との“剰
余”を出力している。第１図に示す１ビツトＡ／
Ｄ変換器を複数段縦続接続して前段の剰余出力を
後段の入力とすれば、各段からの１ビツト出力
（比較出力）の組合わせは複数ビツトのＡ／Ｄ変
換出力を構成する。
る１ビツトのＡ／Ｄ変換器である。入力信号VIN
が入力端子１に加えられると、サンプル・ホール
ド回路（以下Ｓ／Ｈ回路と呼ぶ）２でサンプル・
ホールドされ、この保持された電圧VH（＝VIN）
と基準電圧VR／２は比較回路３で比較される。
VH＜VR／２のとき比較回路３の出力VODはローレ
ベルＬとなりスイツチＳ１を閉、Ｓ２を開とし演
算増幅器４からVOA＝2VH＝2VINを出力する。VH
＞VR／２のとき比較回路３の出力VODはハイレベ
ルＨとなり、スイツチＳ１を開、Ｓ２を閉とし演
算増幅器４からVOA＝2VH−VR＝2VIN−VRを出力
する。第２図は演算増幅器４からの剰余出力VOA
と入力信号VINとの関係を図示したものである。
すなわち入力信号VINを基準電圧VR／２と比較し
て１ビツトの変換を行なつた後比較電圧との“剰
余”を出力している。第１図に示す１ビツトＡ／
Ｄ変換器を複数段縦続接続して前段の剰余出力を
後段の入力とすれば、各段からの１ビツト出力
（比較出力）の組合わせは複数ビツトのＡ／Ｄ変
換出力を構成する。
ところが第１図に示すような１ビツトＡ／Ｄ変
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点があり、IC化も難しいため、Ａ／Ｄ変換
方式の原理としては比較的簡単であるにも拘ら
ず、縦続型Ａ／Ｄ変換器はこれまであまり実用化
されていなかつた。
換器の場合、Ｓ／Ｈ回路２、比較回路３、演算増
幅器４のオフセツトおよびスイツチＳ１，Ｓ２の
オン抵抗などはすべてＡ／Ｄ変換器の精度を制限
する要因となる。このため複雑で高価なコンポー
ネントを用いなければ良い性能が得られないとい
う欠点があり、IC化も難しいため、Ａ／Ｄ変換
方式の原理としては比較的簡単であるにも拘ら
ず、縦続型Ａ／Ｄ変換器はこれまであまり実用化
されていなかつた。
本発明は上記の問題点を解決するためになされ
たものであつて、簡単な構成で性能が良くIC化
の容易な縦続型Ａ／Ｄ変換器を実現することを目
的とする。
たものであつて、簡単な構成で性能が良くIC化
の容易な縦続型Ａ／Ｄ変換器を実現することを目
的とする。
上記の目的を達成するために本発明の第１の要
旨とするところは、入力電圧を基準電圧と比較し
て比較出力および剰余出力を発生するＡ／Ｄ変換
器において、入力電圧がその一端に印加される第
１のスイツチと、この第１のスイツチの他端がそ
の一端に接続する第１のキヤパシタと、この第１
のキヤパシタの他端とコモンの間に接続する第２
のスイツチと、前記第１のキヤパシタの一端と基
準電圧の間に接続する第３のスイツチと、前記第
１のキヤパシタの一端に関連してその一端が接続
する第２のキヤパシタと、この第２のキヤパシタ
の他端にその入力端子が接続する反転増幅器と、
この反転増幅器の入力端子と出力端子の間に接続
する第４のスイツチと、前記第２のキヤパシタの
一端にその一端が接続し前記反転増幅器の出力に
関連する電圧がその他端に加わる第５のスイツチ
と、前記第１のキヤパシタの他端にその一端が接
続し前記反転増幅器の出力に関連する電圧がその
他端に加わる第６のスイツチとを備え、クロツク
信号により３つの区間を順番に発生し、第１の区
間で第１、第４のスイツチをオンとして入力電圧
に対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして基
準電圧を第１のキヤパシタに充電して反転増幅器
から比較出力を発生し、第３の区間で前記比較出
力に対応して第５または第６のスイツチをオンと
して反転増幅器から剰余出力を発生するように構
成した１ビツトのＡ／Ｄ変換回路を３個並列接続
し、同一の入力電圧を前記各Ａ／Ｄ変換回路の第
１のスイツチの一端に加え、同一の基準電圧を前
記各Ａ／Ｄ変換回路の第３のスイツチの一端に加
え、前記各Ａ／Ｄ変換回路の対応するスイツチ同
士を位相が互いに１区間づつずれたクロツク信号
で駆動し、前記各Ａ／Ｄ変換回路の反転増幅器か
ら１区間づつずれた位相で出力される剰余出力お
よび比較出力を前記クロツク信号に同期して選択
手段で順次選択しこの選択手段の剰余出力を分圧
した電圧を前記反転増幅器の出力に関連する電圧
とするように構成したことを特徴とする１ビツト
Ａ／Ｄ変換器に存する。
旨とするところは、入力電圧を基準電圧と比較し
て比較出力および剰余出力を発生するＡ／Ｄ変換
器において、入力電圧がその一端に印加される第
１のスイツチと、この第１のスイツチの他端がそ
の一端に接続する第１のキヤパシタと、この第１
のキヤパシタの他端とコモンの間に接続する第２
のスイツチと、前記第１のキヤパシタの一端と基
準電圧の間に接続する第３のスイツチと、前記第
１のキヤパシタの一端に関連してその一端が接続
する第２のキヤパシタと、この第２のキヤパシタ
の他端にその入力端子が接続する反転増幅器と、
この反転増幅器の入力端子と出力端子の間に接続
する第４のスイツチと、前記第２のキヤパシタの
一端にその一端が接続し前記反転増幅器の出力に
関連する電圧がその他端に加わる第５のスイツチ
と、前記第１のキヤパシタの他端にその一端が接
続し前記反転増幅器の出力に関連する電圧がその
他端に加わる第６のスイツチとを備え、クロツク
信号により３つの区間を順番に発生し、第１の区
間で第１、第４のスイツチをオンとして入力電圧
に対応する電圧を第２のキヤパシタに充電し、第
２の区間で第２、第３のスイツチをオンとして基
準電圧を第１のキヤパシタに充電して反転増幅器
から比較出力を発生し、第３の区間で前記比較出
力に対応して第５または第６のスイツチをオンと
して反転増幅器から剰余出力を発生するように構
成した１ビツトのＡ／Ｄ変換回路を３個並列接続
し、同一の入力電圧を前記各Ａ／Ｄ変換回路の第
１のスイツチの一端に加え、同一の基準電圧を前
記各Ａ／Ｄ変換回路の第３のスイツチの一端に加
え、前記各Ａ／Ｄ変換回路の対応するスイツチ同
士を位相が互いに１区間づつずれたクロツク信号
で駆動し、前記各Ａ／Ｄ変換回路の反転増幅器か
ら１区間づつずれた位相で出力される剰余出力お
よび比較出力を前記クロツク信号に同期して選択
手段で順次選択しこの選択手段の剰余出力を分圧
した電圧を前記反転増幅器の出力に関連する電圧
とするように構成したことを特徴とする１ビツト
Ａ／Ｄ変換器に存する。
本発明の第２の要旨とするところは、入力電圧
を基準電圧と比較して比較出力および剰余出力を
発生するＡ／Ｄ変換器において、入力電圧がその
一端に印加される第１のスイツチと、この第１の
スイツチの他端がその一端に接続する第１のキヤ
パシタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１のキ
ヤパシタの一端と基準電圧の間に接続する第３の
スイツチと、前記第１のキヤパシタの一端に関連
してその一端が接続する第２のキヤパシタと、こ
の第２のキヤパシタの他端にその入力端子が接続
する反転増幅器と、この反転増幅器の入力端子と
出力端子の間に接続する第４のスイツチと、前記
第２のキヤパシタの一端にその一端が接続し前記
反転増幅器の出力に関連する電圧がその他端に加
わる第５のスイツチと、前記第１のキヤパシタの
他端にその一端が接続し前記反転増幅器の出力に
関連する電圧がその他端に加わる第６のスイツチ
とを備え、クロツク信号により３つの区間を順番
に発生し、第１の区間で第１、第４のスイツチを
オンとして入力電圧に対応する電圧を第２のキヤ
パシタに充電し、第２の区間で第２、第３のスイ
ツチをオンとして基準電圧を第１のキヤパシタに
充電して反転増幅器から比較出力を発生し、第３
の区間で前記比較出力に対応して第５または第６
のスイツチをオンとして反転増幅器から剰余出力
を発生するように構成した１ビツトのＡ／Ｄ変換
回路を３個並列接続し、同一の入力電圧を前記各
Ａ／Ｄ変換回路の第１のスイツチの一端に加え、
同一の基準電圧を前記各Ａ／Ｄ変換回路の第３の
スイツチの一端に加え、前記各Ａ／Ｄ変換回路の
対応するスイツチ同士を位相が互いに１区間づつ
ずれたクロツク信号で駆動し、前記各Ａ／Ｄ変換
回路の反転増幅器から１区間づつずれた位相で出
力される剰余出力および比較出力を前記クロツク
信号に同期して選択手段で順次選択しこの選択手
段の剰余出力を分圧した電圧を前記反転増幅器の
出力に関連する電圧とするように構成した１ビツ
トＡ／Ｄ変換部を複数段縦続接続して各段の剰余
出力を次段の入力電圧とし、各段から発生する比
較出力に基づいて複数ビツトのデイジタル出力を
発生するように構成したことを特徴とするＡ／Ｄ
変換器に存する。
を基準電圧と比較して比較出力および剰余出力を
発生するＡ／Ｄ変換器において、入力電圧がその
一端に印加される第１のスイツチと、この第１の
スイツチの他端がその一端に接続する第１のキヤ
パシタと、この第１のキヤパシタの他端とコモン
の間に接続する第２のスイツチと、前記第１のキ
ヤパシタの一端と基準電圧の間に接続する第３の
スイツチと、前記第１のキヤパシタの一端に関連
してその一端が接続する第２のキヤパシタと、こ
の第２のキヤパシタの他端にその入力端子が接続
する反転増幅器と、この反転増幅器の入力端子と
出力端子の間に接続する第４のスイツチと、前記
第２のキヤパシタの一端にその一端が接続し前記
反転増幅器の出力に関連する電圧がその他端に加
わる第５のスイツチと、前記第１のキヤパシタの
他端にその一端が接続し前記反転増幅器の出力に
関連する電圧がその他端に加わる第６のスイツチ
とを備え、クロツク信号により３つの区間を順番
に発生し、第１の区間で第１、第４のスイツチを
オンとして入力電圧に対応する電圧を第２のキヤ
パシタに充電し、第２の区間で第２、第３のスイ
ツチをオンとして基準電圧を第１のキヤパシタに
充電して反転増幅器から比較出力を発生し、第３
の区間で前記比較出力に対応して第５または第６
のスイツチをオンとして反転増幅器から剰余出力
を発生するように構成した１ビツトのＡ／Ｄ変換
回路を３個並列接続し、同一の入力電圧を前記各
Ａ／Ｄ変換回路の第１のスイツチの一端に加え、
同一の基準電圧を前記各Ａ／Ｄ変換回路の第３の
スイツチの一端に加え、前記各Ａ／Ｄ変換回路の
対応するスイツチ同士を位相が互いに１区間づつ
ずれたクロツク信号で駆動し、前記各Ａ／Ｄ変換
回路の反転増幅器から１区間づつずれた位相で出
力される剰余出力および比較出力を前記クロツク
信号に同期して選択手段で順次選択しこの選択手
段の剰余出力を分圧した電圧を前記反転増幅器の
出力に関連する電圧とするように構成した１ビツ
トＡ／Ｄ変換部を複数段縦続接続して各段の剰余
出力を次段の入力電圧とし、各段から発生する比
較出力に基づいて複数ビツトのデイジタル出力を
発生するように構成したことを特徴とするＡ／Ｄ
変換器に存する。
以下図面を用いて本発明を説明する。
第３図は本発明の一実施例を構成する基本回路
を示す電気回路図で１ビツトのＡ／Ｄ変換器であ
り、実施例の理解を容易にするために実施例に先
立つて説明する。１１はアナログ入力信号VIN1が
加えられる入力端子、Ｓ１１はその一端がこの入
力端子１１に接続する第１のスイツチ、Ｃ１はこ
のスイツチＳ１１の他端にその一端が接続する第
１のキヤパシタ、Ｓ１２はこのキヤパシタＣ１の
他端にその一端が接続し、他端がコモンに接続す
る第２のスイツチ、Ｓ１３は前記スイツチＳ１１
の他端にその一端が接続し他端が基準電圧VR／
２の加わる端子１２に接続する第３のスイツチＣ
２は前記スイツチＳ１１の他端にその一端が接続
する第２のキヤパシタ、１３はこのキヤパシタＣ
２の他端がその入力端子に接続する反転増幅器
で、例えばCMOSのインバータなどを用いるこ
とができる。Ｓ１４は前記反転増幅器１３の出力
端子と前記入力端子とに接続する第４のスイツ
チ、Ｒ１とＲ２は前記反転増幅器１３の前記出力
端子に接続してその出力VO1を分圧する、値の等
しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の他端とに接続する第６の
スイツチ、Ｓ１５は前記抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の一端とに接続する第５の
スイツチである。１４はスイツチＳ１１，Ｓ１４
を制御するクロツクCP１が加えられるクロツク
入力端子、１５はスイツチＳ１２，Ｓ１３を制御
するクロツクCP２が加えられるクロツク入力端
子、１６はクロツクCP３が加えられるクロツク
入力端子、１７はこのクロツクCP３をそのクロ
ツク入力とし前記反転増幅器１３からの比較出力
をそのＤ入力とするＤ形フリツプ・フロツプ（以
下Ｄ形Ｆ・Ｆと呼ぶ）、１８はこのＤ形Ｆ・Ｆの
反転出力および前記クロツクCP３を入力とし出
力をスイツチＳ１５に加えるAND回路、１９は
このＤ形Ｆ・Ｆの非反転出力および前記クロツク
CP３を入力とし出力をスイツチＳ１６に加える
AND回路である。２０は前記反転増幅器からの
出力を外部に送出する出力端子である。
を示す電気回路図で１ビツトのＡ／Ｄ変換器であ
り、実施例の理解を容易にするために実施例に先
立つて説明する。１１はアナログ入力信号VIN1が
加えられる入力端子、Ｓ１１はその一端がこの入
力端子１１に接続する第１のスイツチ、Ｃ１はこ
のスイツチＳ１１の他端にその一端が接続する第
１のキヤパシタ、Ｓ１２はこのキヤパシタＣ１の
他端にその一端が接続し、他端がコモンに接続す
る第２のスイツチ、Ｓ１３は前記スイツチＳ１１
の他端にその一端が接続し他端が基準電圧VR／
２の加わる端子１２に接続する第３のスイツチＣ
２は前記スイツチＳ１１の他端にその一端が接続
する第２のキヤパシタ、１３はこのキヤパシタＣ
２の他端がその入力端子に接続する反転増幅器
で、例えばCMOSのインバータなどを用いるこ
とができる。Ｓ１４は前記反転増幅器１３の出力
端子と前記入力端子とに接続する第４のスイツ
チ、Ｒ１とＲ２は前記反転増幅器１３の前記出力
端子に接続してその出力VO1を分圧する、値の等
しい抵抗、Ｓ１６はこの抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の他端とに接続する第６の
スイツチ、Ｓ１５は前記抵抗Ｒ１とＲ２の接続点
と前記キヤパシタＣ１の一端とに接続する第５の
スイツチである。１４はスイツチＳ１１，Ｓ１４
を制御するクロツクCP１が加えられるクロツク
入力端子、１５はスイツチＳ１２，Ｓ１３を制御
するクロツクCP２が加えられるクロツク入力端
子、１６はクロツクCP３が加えられるクロツク
入力端子、１７はこのクロツクCP３をそのクロ
ツク入力とし前記反転増幅器１３からの比較出力
をそのＤ入力とするＤ形フリツプ・フロツプ（以
下Ｄ形Ｆ・Ｆと呼ぶ）、１８はこのＤ形Ｆ・Ｆの
反転出力および前記クロツクCP３を入力とし出
力をスイツチＳ１５に加えるAND回路、１９は
このＤ形Ｆ・Ｆの非反転出力および前記クロツク
CP３を入力とし出力をスイツチＳ１６に加える
AND回路である。２０は前記反転増幅器からの
出力を外部に送出する出力端子である。
なお上記のスイツチＳ１１〜Ｓ１６、Ｄ形Ｆ・
Ｆ１７およびAND回路１８，１９は上記１ビツ
トＡ／Ｄ変換回路の接続状態をスイツチで切換え
るスイツチ手段を構成している。
Ｆ１７およびAND回路１８，１９は上記１ビツ
トＡ／Ｄ変換回路の接続状態をスイツチで切換え
るスイツチ手段を構成している。
次に本回路の動作を説明する。回路全体は第４
図に示す３相のクロツクCP１〜CP３によつて駆
動される。
図に示す３相のクロツクCP１〜CP３によつて駆
動される。
クロツクCP１がＨとなる第１の区間Ｔ１では
スイツチＳ１１およびＳ１４が閉となりその他の
スイツチは開となる。スイツチＳ１４が閉じてい
ると反転増幅器１３の入出力端子は一定値VOFF
（演算増幅器のオフセツト電圧やインバータのし
きい値電圧など）となり、したがつてキヤパシタ
Ｃ２は端子間電圧VIN1−VOFFで充電される。
スイツチＳ１１およびＳ１４が閉となりその他の
スイツチは開となる。スイツチＳ１４が閉じてい
ると反転増幅器１３の入出力端子は一定値VOFF
（演算増幅器のオフセツト電圧やインバータのし
きい値電圧など）となり、したがつてキヤパシタ
Ｃ２は端子間電圧VIN1−VOFFで充電される。
クロツクCP２がＨとなる第２の区間Ｔ２では
スイツチＳ１２とＳ１３のみが閉となる。このと
きＣ１は基準電圧VR／２に充電され、反転増幅
器１３の入力電圧Vxは Vx＝VR／２−VIN1＋VOFF となる。スイツチＳ１４は開いているので、反転
増幅器１３は比較器として働き、前記入力電圧
VxがVOFFより高いと、すなわち VR／２＞VIN1 ならば反転増幅器１３の比較出力はＬ、逆の場合
にはＨとなつて、１ビツトのＡ／Ｄ変換出力が得
られる。
スイツチＳ１２とＳ１３のみが閉となる。このと
きＣ１は基準電圧VR／２に充電され、反転増幅
器１３の入力電圧Vxは Vx＝VR／２−VIN1＋VOFF となる。スイツチＳ１４は開いているので、反転
増幅器１３は比較器として働き、前記入力電圧
VxがVOFFより高いと、すなわち VR／２＞VIN1 ならば反転増幅器１３の比較出力はＬ、逆の場合
にはＨとなつて、１ビツトのＡ／Ｄ変換出力が得
られる。
クロツクCP３がＨとなる第３の区間Ｔ３では
スイツチＳ１５またはＳ１６のどちらか一方だけ
が閉となる。区間Ｔ２における演算増幅器１３か
らの比較出力はクロツクCP３の立上がりのタイ
ミングでＤ形Ｆ・Ｆ１７の出力側に転送され、前
記比較出力がＬのときＳ１５が閉じ前記比較出力
がＨのときＳ１６が閉じて、どちらの場合もVx
＝VOFFとなつて平衡する。すなわち、比較出力が
Ｌのときは、 Vx＝VO1／２−（VIN1−VOFF）＝VOFF より、反転増幅器１３の出力VO1は VO1＝2VIN1 となる。一方比較出力がＨのときは、同様に Vx＝VO1／２＋VR／２−（VIN1−VOFF）＝VOFF より VO1＝2VIN1−VR となり剰余出力が得られる。
スイツチＳ１５またはＳ１６のどちらか一方だけ
が閉となる。区間Ｔ２における演算増幅器１３か
らの比較出力はクロツクCP３の立上がりのタイ
ミングでＤ形Ｆ・Ｆ１７の出力側に転送され、前
記比較出力がＬのときＳ１５が閉じ前記比較出力
がＨのときＳ１６が閉じて、どちらの場合もVx
＝VOFFとなつて平衡する。すなわち、比較出力が
Ｌのときは、 Vx＝VO1／２−（VIN1−VOFF）＝VOFF より、反転増幅器１３の出力VO1は VO1＝2VIN1 となる。一方比較出力がＨのときは、同様に Vx＝VO1／２＋VR／２−（VIN1−VOFF）＝VOFF より VO1＝2VIN1−VR となり剰余出力が得られる。
上記に示した関係から明らかなように、このよ
うな構成とすることにより、Ａ／Ｄ変換出力およ
び剰余出力に対するオフセツトの影響を原理的に
無くすことができる。またキヤパシタを用いた方
式なので平衡状態では電流が流れないため、スイ
ツチのオン抵抗による誤差も生じない。またＳ／
Ｈ回路、比較回路、算術演算回路などを１つの反
転増幅器で実現しているため構成が簡単である。
更に回路の主要部分はアナログ・スイツチ、イン
バータ、小容量のキヤパシタ、同一抵抗値の抵抗
ペアだけで、特に高性能な素子を必要としないの
でIC化に向いている。
うな構成とすることにより、Ａ／Ｄ変換出力およ
び剰余出力に対するオフセツトの影響を原理的に
無くすことができる。またキヤパシタを用いた方
式なので平衡状態では電流が流れないため、スイ
ツチのオン抵抗による誤差も生じない。またＳ／
Ｈ回路、比較回路、算術演算回路などを１つの反
転増幅器で実現しているため構成が簡単である。
更に回路の主要部分はアナログ・スイツチ、イン
バータ、小容量のキヤパシタ、同一抵抗値の抵抗
ペアだけで、特に高性能な素子を必要としないの
でIC化に向いている。
なお第３図の回路において、入力信号によつて
キヤパシタＣ２を充電する際に信号源インピーダ
ンスが高いと充電時間が長くなる。この点を改善
するためには、第３図のＰ点にバツフアＢ（図は
省略）を挿入してその出力をキヤパシタＣ２に加
えるようにすればよい。この場合にバツフアＢの
オフセツトは反転増幅器１３のオフセツトと同様
に考えることができ、オフセツト・キヤンセルの
利点はそのまま残すことができる。
キヤパシタＣ２を充電する際に信号源インピーダ
ンスが高いと充電時間が長くなる。この点を改善
するためには、第３図のＰ点にバツフアＢ（図は
省略）を挿入してその出力をキヤパシタＣ２に加
えるようにすればよい。この場合にバツフアＢの
オフセツトは反転増幅器１３のオフセツトと同様
に考えることができ、オフセツト・キヤンセルの
利点はそのまま残すことができる。
第５図は本発明の一実施例を示す電気回路図で
第３図の基本回路を３個並列に接続してサンプ
ル・レートを高めた複数並行形の１ビツトＡ／Ｄ
変換器である。図においてAD１１〜AD１３は
第３図のＡ／Ｄ変換器のAD１の部分に対応して
おり、同一信号入力VIN2、同一基準電圧VR／２
が加えられる。クロツクCP１〜CP３（第４図参
照）は第５図のように互いに位相をずらせてAD
１１〜AD１３に加えられている。Ｓ２１，Ｓ２
３，Ｓ２５は帰還用抵抗Ｒ１に加える剰余出力
VO2をAD１１〜AD１３の剰余出力の中から選択
するためのスイツチで、それぞれ括弧内に示すク
ロツクCP３，CP１，CP２で駆動される。Ｓ２
２，Ｓ２４，Ｓ２６は１ビツトのデータ出力DO2
をAD１１〜AD１３の１ビツトデータ出力の中
から選択するためのスイツチで、それぞれ括弧内
に示すクロツクCP２，CP３，CP１で駆動され
る。すなわち、スイツチＳ２１〜Ｓ２６の全体は
AD１１〜AD１３の剰余出力および比較出力
（データ出力）を選択する選択手段を構成する。
第３図の基本回路を３個並列に接続してサンプ
ル・レートを高めた複数並行形の１ビツトＡ／Ｄ
変換器である。図においてAD１１〜AD１３は
第３図のＡ／Ｄ変換器のAD１の部分に対応して
おり、同一信号入力VIN2、同一基準電圧VR／２
が加えられる。クロツクCP１〜CP３（第４図参
照）は第５図のように互いに位相をずらせてAD
１１〜AD１３に加えられている。Ｓ２１，Ｓ２
３，Ｓ２５は帰還用抵抗Ｒ１に加える剰余出力
VO2をAD１１〜AD１３の剰余出力の中から選択
するためのスイツチで、それぞれ括弧内に示すク
ロツクCP３，CP１，CP２で駆動される。Ｓ２
２，Ｓ２４，Ｓ２６は１ビツトのデータ出力DO2
をAD１１〜AD１３の１ビツトデータ出力の中
から選択するためのスイツチで、それぞれ括弧内
に示すクロツクCP２，CP３，CP１で駆動され
る。すなわち、スイツチＳ２１〜Ｓ２６の全体は
AD１１〜AD１３の剰余出力および比較出力
（データ出力）を選択する選択手段を構成する。
このような構成のＡ／Ｄ変換器の動作を以下に
説明する。クロツクCP１のタイミングではデー
タ出力DO2はAD１３から与えられ、剰余出力VO2
はAD１２から与えられる。クロツクCP２のタイ
ミングではデータ出力DO2はAD１１から、剰余
出力VO2はAD１３から与えられる。クロツクCP
３のタイミングではデータ出力DO2はAD１２か
ら、剰余出力VO2はAD１１から与えられる。す
なわち第３図の回路では３クロツクに１回しか変
換出力を得ることができないが、上記のような構
成とすることにより１クロツクごとに出力を得る
ことができ、Ａ／Ｄ変換器のサンプル・レートを
高めることができる。
説明する。クロツクCP１のタイミングではデー
タ出力DO2はAD１３から与えられ、剰余出力VO2
はAD１２から与えられる。クロツクCP２のタイ
ミングではデータ出力DO2はAD１１から、剰余
出力VO2はAD１３から与えられる。クロツクCP
３のタイミングではデータ出力DO2はAD１２か
ら、剰余出力VO2はAD１１から与えられる。す
なわち第３図の回路では３クロツクに１回しか変
換出力を得ることができないが、上記のような構
成とすることにより１クロツクごとに出力を得る
ことができ、Ａ／Ｄ変換器のサンプル・レートを
高めることができる。
また帰還抵抗Ｒ１，Ｒ２をAD１１〜AD１３
で共通に利用しているので、それぞれの変換ごと
の誤差のばらつきが生じないという利点がある。
で共通に利用しているので、それぞれの変換ごと
の誤差のばらつきが生じないという利点がある。
その他第３図のＡ／Ｄ変換器の利点は本実施例
もそのまま有している。
もそのまま有している。
第６図は本発明の第２の実施例を示したもの
で、第５図のＡ／Ｄ変換器を４つ縦続接続して４
ビツトのＡ／Ｄ変換器を構成したものである。す
なわちAD２１〜AD２４は第５図の１ビツト
Ａ／Ｄ変換器AD２で、初段のＡ／Ｄ変換器AD
２１の入力VIN21として信号入力VIN3が加えられ、
以下各段のＡ／Ｄ変換器の剰余出力が次段の信号
入力となつて進行波的な高速変換が可能となる。
４１〜５０は各段からのＡ／Ｄ変換出力を保持・
転送するためのＤ形Ｆ・Ｆで、Ａ／Ｄ変換器AD
２１からの１ビツトのＡ／Ｄ変換出力は各クロツ
クCP１，CP２，CP３（第４図参照）のタイミ
ングでＤ形Ｆ・Ｆ４１に保持され、前記各クロツ
クによつてＤ形Ｆ・Ｆ４２，４４，４７へと次々
に転送される。他の段のＡ／Ｄ変換器AD２２，
AD２３，AD２４からのＡ／Ｄ変換出力も同様
にして転送され、最終的にＤ形Ｆ・Ｆ４７，４
８，４９，５０からの各出力Ｄ３，Ｄ２，Ｄ１，
Ｄ０として４ビツトのＡ／Ｄ変換出力を得ること
ができる。
で、第５図のＡ／Ｄ変換器を４つ縦続接続して４
ビツトのＡ／Ｄ変換器を構成したものである。す
なわちAD２１〜AD２４は第５図の１ビツト
Ａ／Ｄ変換器AD２で、初段のＡ／Ｄ変換器AD
２１の入力VIN21として信号入力VIN3が加えられ、
以下各段のＡ／Ｄ変換器の剰余出力が次段の信号
入力となつて進行波的な高速変換が可能となる。
４１〜５０は各段からのＡ／Ｄ変換出力を保持・
転送するためのＤ形Ｆ・Ｆで、Ａ／Ｄ変換器AD
２１からの１ビツトのＡ／Ｄ変換出力は各クロツ
クCP１，CP２，CP３（第４図参照）のタイミ
ングでＤ形Ｆ・Ｆ４１に保持され、前記各クロツ
クによつてＤ形Ｆ・Ｆ４２，４４，４７へと次々
に転送される。他の段のＡ／Ｄ変換器AD２２，
AD２３，AD２４からのＡ／Ｄ変換出力も同様
にして転送され、最終的にＤ形Ｆ・Ｆ４７，４
８，４９，５０からの各出力Ｄ３，Ｄ２，Ｄ１，
Ｄ０として４ビツトのＡ／Ｄ変換出力を得ること
ができる。
このような構成とすることにより、第５図の場
合と同様の利点以外に、Ａ／Ｄ変換出力のビツト
数、すなわち精度を高めることができる。
合と同様の利点以外に、Ａ／Ｄ変換出力のビツト
数、すなわち精度を高めることができる。
なお上記の実施例では１ビツトＡ／Ｄ変換器を
４段用いる場合を示したがこれに限らず、段数を
更に増やすことも可能である。
４段用いる場合を示したがこれに限らず、段数を
更に増やすことも可能である。
またこの場合のＡ／Ｄ変換の精度は各段毎の２
つの抵抗（第５図のＲ１とＲ２）のマツチングに
よつてのみ決まり各段同志のマツチングは不要で
あるから、精度を高めることが容易である。
つの抵抗（第５図のＲ１とＲ２）のマツチングに
よつてのみ決まり各段同志のマツチングは不要で
あるから、精度を高めることが容易である。
以上述べたように本発明によれば、簡単な構成
で性能が良く、IC化の容易な縦続型Ａ／Ｄ変換
器を実現できる。
で性能が良く、IC化の容易な縦続型Ａ／Ｄ変換
器を実現できる。
第１図は従来の縦続形Ａ／Ｄ変換器を示す電気
回路図、第２図は第１図の回路の動作を説明する
ためのタイム・チヤート、第３図は本発明の実施
例を構成する基本回路を示す電気回路図、第４図
は第３図の回路の動作を説明するためのタイム・
チヤート、第５図は本発明の一実施例を示す電気
回路図、第６図は本発明の第２の実施例を示す電
気回路図である。 １３…反転増幅器、AD１，AD１１〜AD１
３，AD２，AD２１〜AD２４…１ビツトＡ／Ｄ
変換器、Ｃ１，Ｃ２…キヤパシタ、Ｓ１１〜Ｓ１
６，Ｓ２１〜Ｓ２６…スイツチ、VIN，VIN1〜
VIN3，VIN11〜VIN13，VIN21〜VIN24…入力信号、
VR／２…基準電圧、CP１〜CP３…クロツク、
VO2，VO21〜VO23…剰余出力、DO2，DO21〜DO24，
D0〜D3…データ出力。
回路図、第２図は第１図の回路の動作を説明する
ためのタイム・チヤート、第３図は本発明の実施
例を構成する基本回路を示す電気回路図、第４図
は第３図の回路の動作を説明するためのタイム・
チヤート、第５図は本発明の一実施例を示す電気
回路図、第６図は本発明の第２の実施例を示す電
気回路図である。 １３…反転増幅器、AD１，AD１１〜AD１
３，AD２，AD２１〜AD２４…１ビツトＡ／Ｄ
変換器、Ｃ１，Ｃ２…キヤパシタ、Ｓ１１〜Ｓ１
６，Ｓ２１〜Ｓ２６…スイツチ、VIN，VIN1〜
VIN3，VIN11〜VIN13，VIN21〜VIN24…入力信号、
VR／２…基準電圧、CP１〜CP３…クロツク、
VO2，VO21〜VO23…剰余出力、DO2，DO21〜DO24，
D0〜D3…データ出力。
Claims (1)
- 【特許請求の範囲】 １ 入力電圧を基準電圧と比較して比較出力およ
び剰余出力を発生するＡ／Ｄ変換器において、入
力電圧がその一端に印加される第１のスイツチ
と、この第１のスイツチの他端がその一端に接続
する第１のキヤパシタと、この第１のキヤパシタ
の他端とコモンの間に接続する第２のスイツチ
と、前記第１のキヤパシタの一端と基準電圧の間
に接続する第３のスイツチと、前記第１のキヤパ
シタの一端に関連してその一端が接続する第２の
キヤパシタと、この第２のキヤパシタの他端にそ
の入力端子が接続する反転増幅器と、この反転増
幅器の入力端子と出力端子の間に接続する第４の
スイツチと、前記第２のキヤパシタの一端にその
一端が接続し前記反転増幅器の出力に関連する電
圧がその他端に加わる第５のスイツチと、前記第
１のキヤパシタの他端にその一端が接続し前記反
転増幅器の出力に関連する電圧がその他端に加わ
る第６のスイツチとを備え、クロツク信号により
３つの区間を順番に発生し、第１の区間で第１、
第４のスイツチをオンとして入力電圧に対応する
電圧を第２のキヤパシタに充電し、第２の区間で
第２、第３のスイツチをオンとして基準電圧を第
１のキヤパシタに充電して反転増幅器から比較出
力を発生し、第３の区間で前記比較出力に対応し
て第５または第６のスイツチをオンとして反転増
幅器から剰余出力を発生するように構成した１ビ
ツトのＡ／Ｄ変換回路を３個並列接続し、同一の
入力電圧を前記各Ａ／Ｄ変換回路の第１のスイツ
チの一端に加え、同一の基準電圧を前記各Ａ／Ｄ
変換回路の第３のスイツチの一端に加え、前記各
Ａ／Ｄ変換回路の対応するスイツチ同士を位相が
互いに１区間づつずれたクロツク信号で駆動し、
前記各Ａ／Ｄ変換回路の反転増幅器から１区間づ
つずれた位相で出力される剰余出力および比較出
力を前記クロツク信号に同期して選択手段で順次
選択しこの選択手段の剰余出力を分圧した電圧を
前記反転増幅器の出力に関連する電圧とするよう
に構成したことを特徴とする１ビツトＡ／Ｄ変換
器。 ２ 入力電圧を基準電圧と比較して比較出力およ
び剰余出力を発生するＡ／Ｄ変換器において、入
力電圧がその一端に印加される第１のスイツチ
と、この第１のスイツチの他端がその一端に接続
する第１のキヤパシタと、この第１のキヤパシタ
の他端とコモンの間に接続する第２のスイツチ
と、前記第１のキヤパシタの一端と基準電圧の間
に接続する第３のスイツチと、前記第１のキヤパ
シタの一端に関連してその一端が接続する第２の
キヤパシタと、この第２のキヤパシタの他端にそ
の入力端子が接続する反転増幅器と、この反転増
幅器の入力端子と出力端子の間に接続する第４の
スイツチと、前記第２のキヤパシタの一端にその
一端が接続し前記反転増幅器の出力に関連する電
圧がその他端に加わる第５のスイツチと、前記第
１のキヤパシタの他端にその一端が接続し前記反
転増幅器の出力に関連する電圧がその他端に加わ
る第６のスイツチとを備え、クロツク信号により
３つの区間を順番に発生し、第１の区間で第１、
第４のスイツチをオンとして入力電圧に対応する
電圧を第２のキヤパシタに充電し、第２の区間で
第２、第３のスイツチをオンとして基準電圧を第
１のキヤパシタに充電して反転増幅器から比較出
力を発生し、第３の区間で前記比較出力に対応し
て第５または第６のスイツチをオンとして反転増
幅器から剰余出力を発生するように構成した１ビ
ツトのＡ／Ｄ変換回路を３個並列接続し、同一の
入力電圧を前記各Ａ／Ｄ変換回路の第１のスイツ
チの一端に加え、同一の基準電圧を前記各Ａ／Ｄ
変換回路の第３のスイツチの一端に加え、前記各
Ａ／Ｄ変換回路の対応するスイツチ同士を位相が
互いに１区間づつずれたクロツク信号で駆動し、
前記各Ａ／Ｄ変換回路の反転増幅器から１区間づ
つずれた位相で出力される剰余出力および比較出
力を前記クロツク信号に同期して選択手段で順次
選択しこの選択手段の剰余出力を分圧した電圧を
前記反転増幅器の出力に関連する電圧とするよう
に構成した１ビツトＡ／Ｄ変換部を複数段縦続接
続して各段の剰余出力を次段の入力電圧とし、各
段から発生する比較出力に基づいて複数ビツトの
デイジタル出力を発生するように構成したことを
特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087183A JPS59135927A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1087183A JPS59135927A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135927A JPS59135927A (ja) | 1984-08-04 |
| JPH0149057B2 true JPH0149057B2 (ja) | 1989-10-23 |
Family
ID=11762396
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1087183A Granted JPS59135927A (ja) | 1983-01-26 | 1983-01-26 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59135927A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63203013A (ja) * | 1987-02-18 | 1988-08-22 | Nec Ic Microcomput Syst Ltd | Ｄ−ａ変換装置 |
| JPH0470214A (ja) * | 1990-07-11 | 1992-03-05 | Inter Nitsukusu Kk | Ａ／ｄコンバータ |
| JP4844924B2 (ja) * | 2006-01-27 | 2011-12-28 | 日本国土開発株式会社 | 原位置透水試験方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
| JPS5513548A (en) * | 1978-07-14 | 1980-01-30 | Fujitsu Ltd | Transistor switching circuit |
-
1983
- 1983-01-26 JP JP1087183A patent/JPS59135927A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54111247A (en) * | 1978-01-27 | 1979-08-31 | Nat Semiconductor Corp | Precise multiple input voltage amplifier and comparator |
| JPS5513548A (en) * | 1978-07-14 | 1980-01-30 | Fujitsu Ltd | Transistor switching circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135927A (ja) | 1984-08-04 |
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