JPS63203013A - Ｄ−ａ変換装置 - Google Patents
Ｄ−ａ変換装置Info
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- JPS63203013A JPS63203013A JP3643087A JP3643087A JPS63203013A JP S63203013 A JPS63203013 A JP S63203013A JP 3643087 A JP3643087 A JP 3643087A JP 3643087 A JP3643087 A JP 3643087A JP S63203013 A JPS63203013 A JP S63203013A
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- signal
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- signals
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- 230000003111 delayed effect Effects 0.000 claims description 11
- 238000006243 chemical reaction Methods 0.000 abstract description 6
- 238000005070 sampling Methods 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 238000009499 grossing Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＡ−Ｄ変換装置に関し、特に複数ビットのディ
ジタルデータをアナログ信号に変換するＤ−Ａ変換装置
に関する。
ジタルデータをアナログ信号に変換するＤ−Ａ変換装置
に関する。
従来、この種のＤ−Ａ変換装置は、複数ビットのディジ
タルデータの各位ごとに、その位が論理値“°１゛°に
なったときその位の重みに相当する電圧を与え、これら
電圧を加算してアナログ信号を得る構成となっており、
この電圧を得るため、抵抗を組み合わせてアナログ電圧
を得る重み抵抗型や一定電圧、一定周期のパルス列のパ
ルス幅を変え設定されたディジタルデータに見合ったデ
ューティーサイクルのパルスを発生し、これを低域フィ
ルタで平滑することによりアナログ信号出力を得るパル
ス幅変調型等がある。
タルデータの各位ごとに、その位が論理値“°１゛°に
なったときその位の重みに相当する電圧を与え、これら
電圧を加算してアナログ信号を得る構成となっており、
この電圧を得るため、抵抗を組み合わせてアナログ電圧
を得る重み抵抗型や一定電圧、一定周期のパルス列のパ
ルス幅を変え設定されたディジタルデータに見合ったデ
ューティーサイクルのパルスを発生し、これを低域フィ
ルタで平滑することによりアナログ信号出力を得るパル
ス幅変調型等がある。
上述した従来のＤ−Ａ変換装置は、重み抵抗型やパルス
幅変調型等によりディジタルデータをアナログ信号に変
換する構成となっているので、重み抵抗型については、
ディジタルデータのビット数に対応する抵抗の組合せを
使用するため、ＩＣ化した場合には抵抗値の誤差により
高精度のものが得にくいという欠点があり、またパルス
幅変調型については、高精度にすることはできるが低域
フィルタを通しているので高速動作のものが得にくいと
いう欠点がある。
幅変調型等によりディジタルデータをアナログ信号に変
換する構成となっているので、重み抵抗型については、
ディジタルデータのビット数に対応する抵抗の組合せを
使用するため、ＩＣ化した場合には抵抗値の誤差により
高精度のものが得にくいという欠点があり、またパルス
幅変調型については、高精度にすることはできるが低域
フィルタを通しているので高速動作のものが得にくいと
いう欠点がある。
本発明の目的は、高精度かつ高速動作が得られるＤ−Ａ
変換装置を提供することにある。
変換装置を提供することにある。
本発明のＡτＤ変換装置は、Ｎビットのディジタルデー
タの最下位側からの第１位〜第Ｎ位の各ビットをそれぞ
れ対応してクロック信号の１クロック分〜Ｎクロック分
遅延させる第１〜第Ｎのシフトレジスタと、これら第１
〜第Ｎのシフトレジスタの出力信号に対応しそれぞれ、
この出力信号が論理値“１″“のとき基準電圧のレベル
の信号を出力し論理値パ０°′のとき接地電圧のレベル
の信号を出力する第１〜第Ｎのスイッチ回路と、前記第
１のスイッチ回路の出力信号と接地電圧とを加算して１
／２した信号を前記クロック信号によりサンプルホール
ドしホールド信号として出力する第１の加算ホールド回
路と、第ｉ 〔ｉ＝ｌ〜（Ｎ−１＞とする〕のホールド
信号と前記第（ｉ十１）のスイッチ回路の出力信号とを
加算して１／２した信号を前記クロック信号によりサン
プルホールドし第（ｉ＋１）のホールド信号として出力
する第（ｉ＋１＞の加算ホールド回路とを有している。
タの最下位側からの第１位〜第Ｎ位の各ビットをそれぞ
れ対応してクロック信号の１クロック分〜Ｎクロック分
遅延させる第１〜第Ｎのシフトレジスタと、これら第１
〜第Ｎのシフトレジスタの出力信号に対応しそれぞれ、
この出力信号が論理値“１″“のとき基準電圧のレベル
の信号を出力し論理値パ０°′のとき接地電圧のレベル
の信号を出力する第１〜第Ｎのスイッチ回路と、前記第
１のスイッチ回路の出力信号と接地電圧とを加算して１
／２した信号を前記クロック信号によりサンプルホール
ドしホールド信号として出力する第１の加算ホールド回
路と、第ｉ 〔ｉ＝ｌ〜（Ｎ−１＞とする〕のホールド
信号と前記第（ｉ十１）のスイッチ回路の出力信号とを
加算して１／２した信号を前記クロック信号によりサン
プルホールドし第（ｉ＋１）のホールド信号として出力
する第（ｉ＋１＞の加算ホールド回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示すブロック図である。こ
の実施例では、ディジタルデータ４ビツトの場合が示さ
れている。
の実施例では、ディジタルデータ４ビツトの場合が示さ
れている。
第１〜第４のシフトレジスタ１ａ〜１ｄは、４ビツトの
ディジタルデータの最下位側から第１位〜第４位の各ビ
ットＤｌ〜Ｄ４をそれぞれ対応して、クロック信号ＣＫ
の１クロック分〜４クロック分遅延させて遅延信号ＤＤ
１〜ＤＤ４を出力する。
ディジタルデータの最下位側から第１位〜第４位の各ビ
ットＤｌ〜Ｄ４をそれぞれ対応して、クロック信号ＣＫ
の１クロック分〜４クロック分遅延させて遅延信号ＤＤ
１〜ＤＤ４を出力する。
第１〜第４のスイッチ回路２ａ〜２ｄは、それぞれ遅延
信号ＤＤｌ〜ＤＤ４に対応し、これら遅延信号ＤＤ１〜
ＤＤ４が論理値ＩＩ Ｉ Ｉ＋のとき基準電圧ＶＤＤの
レベルの信号Ｂ１〜Ｂ４を、また論理値“′０″のとき
接地電圧のレベルの信号Ｂ１〜Ｂ４を出力する。
信号ＤＤｌ〜ＤＤ４に対応し、これら遅延信号ＤＤ１〜
ＤＤ４が論理値ＩＩ Ｉ Ｉ＋のとき基準電圧ＶＤＤの
レベルの信号Ｂ１〜Ｂ４を、また論理値“′０″のとき
接地電圧のレベルの信号Ｂ１〜Ｂ４を出力する。
第１の加算ホールド回路５ａは、加算回路３ａとサンプ
ル・ホールド回路４８とで構成され、第１のスイッチ回
路２ａがらの信号Ｂ、と接地電圧（Ａｒ）とを加算して
１／２し、これをクロック信号ＣＫによりサンプルホー
ルドし第１のホールド信号Ａ２として出力する。
ル・ホールド回路４８とで構成され、第１のスイッチ回
路２ａがらの信号Ｂ、と接地電圧（Ａｒ）とを加算して
１／２し、これをクロック信号ＣＫによりサンプルホー
ルドし第１のホールド信号Ａ２として出力する。
第２及び第３の加算ホールド回路５ｂ、５゜は、それぞ
れ加算回路３ｂ 、３ｏとサンプル・ホールド回路４ｂ
、４．とで構成され、第１及び第２のホールド信号Ａ
２ 、Ａ３と第２及び第３のスイッチ回路２ｂ 、２ｏ
からの信号Ｂ２．Ｂ、とをそれぞれ加算して１／２し、
これらをクロック信号ＣＫによりサンプルボールドし第
２及び第３のホールド信号Ａ３．Ａ４としてそれぞれ出
力する。
れ加算回路３ｂ 、３ｏとサンプル・ホールド回路４ｂ
、４．とで構成され、第１及び第２のホールド信号Ａ
２ 、Ａ３と第２及び第３のスイッチ回路２ｂ 、２ｏ
からの信号Ｂ２．Ｂ、とをそれぞれ加算して１／２し、
これらをクロック信号ＣＫによりサンプルボールドし第
２及び第３のホールド信号Ａ３．Ａ４としてそれぞれ出
力する。
第４の加算ホールド回路５ｄは、加算回路３ｄとサンプ
ル・ホールド回路４ｄとで構成され、第３のボールド信
号Ａ４と第４のスイッチ回路２゜からの信号Ｂ４とを加
算して１／２し、これをクロック信号ＣＫによりサンプ
ルホールドし第４のホールド信号、即ちアナログ出力信
号ＡＤｏとして出力する。
ル・ホールド回路４ｄとで構成され、第３のボールド信
号Ａ４と第４のスイッチ回路２゜からの信号Ｂ４とを加
算して１／２し、これをクロック信号ＣＫによりサンプ
ルホールドし第４のホールド信号、即ちアナログ出力信
号ＡＤｏとして出力する。
次に、この実施例の動作について説明する。
第２図はこの実施例の動作を説明するためのタイミング
図である。
図である。
４ビツトのディジタルデータとして期間Ｔ、〜二１、う
− ＋４にそれぞれ“’０００１” 、”００１０”。
− ＋４にそれぞれ“’０００１” 、”００１０”。
“０１００’″、“ｉ ｏ ｏ ｏ ”が連続して入力
された場合の例について説明する。
された場合の例について説明する。
第１位のビット（最下位ビット）Ｄｉは、１段の第１の
シフトレジスタ１ａに入力され１クロック分遅延されて
遅延信号ＤＤ１として出力され、この遅延信号ＤＤ、が
第１のスイッチ回路２ａのスイッチ制御信号となる。
シフトレジスタ１ａに入力され１クロック分遅延されて
遅延信号ＤＤ１として出力され、この遅延信号ＤＤ、が
第１のスイッチ回路２ａのスイッチ制御信号となる。
以下同様に、第２位〜第４位のビットＤ２〜Ｄ４はそれ
ぞれ、２〜４段の第２〜第４のシフトレジスタ１ｂ〜１
ｄに入力され、２〜４クロック分遅延されて遅延信号Ｄ
Ｄ２〜ＤＤ４として出力され、これら遅延信号ＤＤ２〜
ＤＤ４が第２〜第４のスイッチ回路２ｂ〜２ｄのスイッ
チ制御信号となる。
ぞれ、２〜４段の第２〜第４のシフトレジスタ１ｂ〜１
ｄに入力され、２〜４クロック分遅延されて遅延信号Ｄ
Ｄ２〜ＤＤ４として出力され、これら遅延信号ＤＤ２〜
ＤＤ４が第２〜第４のスイッチ回路２ｂ〜２ｄのスイッ
チ制御信号となる。
上記それぞれの遅延時間は、加算ホールド回路５ａ〜５
ｄにおける加算、サンプルホールドのタイミングを合せ
るためである。
ｄにおける加算、サンプルホールドのタイミングを合せ
るためである。
次に、期間Ｔ、のディジタルデータ“０００１”のＤ−
Ａ変換過程について説明する。
Ａ変換過程について説明する。
第１位のビットＤ１の論理値はＩＩ １ ＋１のため、
矢印Ｙ１に示すように１クロック分遅延されて遅延信号
ＤＤ、となり、この遅延信号ＤＤ、により第１のスイッ
チ回路２ａから基準電圧■ＤＤのレベルの信号Ｂ１が出
力される。
矢印Ｙ１に示すように１クロック分遅延されて遅延信号
ＤＤ、となり、この遅延信号ＤＤ、により第１のスイッ
チ回路２ａから基準電圧■ＤＤのレベルの信号Ｂ１が出
力される。
第１のスイッチ回路２ａの出力信号Ｂ１は加算回路３ａ
に入力され、接地電圧（Ｏｖ）と加算され、その加算さ
れた電圧の１／２の電圧が信号Ｃ１として出力される。
に入力され、接地電圧（Ｏｖ）と加算され、その加算さ
れた電圧の１／２の電圧が信号Ｃ１として出力される。
従って、信号Ｃ１のベレルはＶＤＤＸ２となる。
信号Ｃ１はサンプル・ボールド回路４．、に入力されタ
ロツク信号ＣＫの高レベルでサンプル・ホールドされ、
第１のホールド信号Ａ２として出力される（矢印Ｙ２
）。
ロツク信号ＣＫの高レベルでサンプル・ホールドされ、
第１のホールド信号Ａ２として出力される（矢印Ｙ２
）。
一方、第２位〜第４位のビットの論理値は′０°′のた
め、第２〜第４のスイッチ回路２ｂ〜２ｄの２〜４クロ
ック分遅延した信号Ｂ２〜Ｂ４は接地電圧、即ちＯｖと
なる。
め、第２〜第４のスイッチ回路２ｂ〜２ｄの２〜４クロ
ック分遅延した信号Ｂ２〜Ｂ４は接地電圧、即ちＯｖと
なる。
従って、矢印￥３に示すように、第２の加算ホールド回
路５１．からの第２のホールド信号Ａ３は、（Ａ２＋８
２）／２となり、第１のホールド信号Ａ２はＶ ＤＤ／
２ 、信号Ｂ２はＯＶであるから結局第２のホールド
信号Ａ３のレベルはＶ ＤＤ／ ４となる。
路５１．からの第２のホールド信号Ａ３は、（Ａ２＋８
２）／２となり、第１のホールド信号Ａ２はＶ ＤＤ／
２ 、信号Ｂ２はＯＶであるから結局第２のホールド
信号Ａ３のレベルはＶ ＤＤ／ ４となる。
同様に第３のホールド信号Ａ４はＶ ＤＤ／ ８に、第
４のホールド信号、即ちアナログ出力信号ＡＤｏはＶ
ＤＤ／ １６になる。以下同様にして、期間Ｔ２のディ
ジタルデータ“００１０”はＶＤＤＸ８に、期間Ｔ３の
ディジタルデータ゛”０１００”はＶＤＤＸ４に、期間
Ｔ４のディジタルデータ“１０００″はＶＤＤＸ２に変
換されたアナログ出力信号ＡＤｏとなる。
４のホールド信号、即ちアナログ出力信号ＡＤｏはＶ
ＤＤ／ １６になる。以下同様にして、期間Ｔ２のディ
ジタルデータ“００１０”はＶＤＤＸ８に、期間Ｔ３の
ディジタルデータ゛”０１００”はＶＤＤＸ４に、期間
Ｔ４のディジタルデータ“１０００″はＶＤＤＸ２に変
換されたアナログ出力信号ＡＤｏとなる。
即ち、この実施例のディジタルデータとアナログ出力信
号ＡＤｏとの関係を、各信号の符号をそれぞれの信号の
値に置換えて式で表わすと、ＡＤｏ ＝ＶｏｏＸ （（
（Ｄｔ ／２＋Ｄ２．）／２＋Ｄ３ ） ／２＋Ｄ４
） ／２ ”ＶＤＤＸ （Ｄｔ ／２’ 十Ｄ２ ／２３＋Ｄｇ
” ／２＋Ｄ４ ／２） ＝９− となる。この式で、Ｄｌ〜Ｄ４はそれぞれ１″か“′Ｏ
”である。
号ＡＤｏとの関係を、各信号の符号をそれぞれの信号の
値に置換えて式で表わすと、ＡＤｏ ＝ＶｏｏＸ （（
（Ｄｔ ／２＋Ｄ２．）／２＋Ｄ３ ） ／２＋Ｄ４
） ／２ ”ＶＤＤＸ （Ｄｔ ／２’ 十Ｄ２ ／２３＋Ｄｇ
” ／２＋Ｄ４ ／２） ＝９− となる。この式で、Ｄｌ〜Ｄ４はそれぞれ１″か“′Ｏ
”である。
第３図はディジタルデータが”０１１０”。
“’１００１″′、゛１１１１ ”のときの実施例の動
作を説明するためのタイミング図である。
作を説明するためのタイミング図である。
第３図においては、ディジタルデータの各ピッ）ＤＩ〜
Ｄ４がどのように変換されて行くかが分りやすいように
符号ａ〜ｈを付して記載しな。
Ｄ４がどのように変換されて行くかが分りやすいように
符号ａ〜ｈを付して記載しな。
なお、上記実施例においては、ディジタルデータ４ビツ
トの場合について示したが、他のビット数であっても同
様に適用することができる。
トの場合について示したが、他のビット数であっても同
様に適用することができる。
また、加算回路３１〜３ｄの利得を調整することにより
高精度のＤ−’Ａ変換を行うことができる。
高精度のＤ−’Ａ変換を行うことができる。
以上説明したように本発明は、ディジタルデータの各位
ビットに対応してこれら各位ビットをそれぞれｉ 〔ｉ
＝ｌ〜Ｎ）クロック分遅延させるシフトレジスタと、こ
れらシフトレジスタの出力が′“１″のときそれぞれ基
準電圧を出力するスイッー１〇− 子回路と、これら対応するスイッチ回路の出力信号と前
段のホールド信号とを加算して１／２しこれをサンプル
ホールドしてホールド信号を出力する加算ホールド回路
とを備えた構成とすることにより、高精度かつ高速にＤ
−Ａ変換することができる効果がある。
ビットに対応してこれら各位ビットをそれぞれｉ 〔ｉ
＝ｌ〜Ｎ）クロック分遅延させるシフトレジスタと、こ
れらシフトレジスタの出力が′“１″のときそれぞれ基
準電圧を出力するスイッー１〇− 子回路と、これら対応するスイッチ回路の出力信号と前
段のホールド信号とを加算して１／２しこれをサンプル
ホールドしてホールド信号を出力する加算ホールド回路
とを備えた構成とすることにより、高精度かつ高速にＤ
−Ａ変換することができる効果がある。
また、ディジタルデータのビット数が増加した場合でも
、加算ホールド回路とシフトレジスタとスイッチ回路と
を増加ビット数分付加するだけで済み、重み抵抗型に比
べ素子数の増加を少なくすることができるという効果も
あり、特に集積化した場合にはその効果は大きい。
、加算ホールド回路とシフトレジスタとスイッチ回路と
を増加ビット数分付加するだけで済み、重み抵抗型に比
べ素子数の増加を少なくすることができるという効果も
あり、特に集積化した場合にはその効果は大きい。
第１図は本発明の一実施例を示すブロック図、第２図及
び第３図はそれぞれ第１図の実施例の動作を説明するた
めのタイミング図である。 １ａ〜１ｄ・・・シフトレジスタ、２１Ｌ〜２ｄ・・・
スイッチ回路、３ａ〜３ｄ・・・加算回路、４ａ〜４ｄ
・・・サンプル・ホールド回路、５ａ〜５ｄ・・・加算
ホールド回路。
び第３図はそれぞれ第１図の実施例の動作を説明するた
めのタイミング図である。 １ａ〜１ｄ・・・シフトレジスタ、２１Ｌ〜２ｄ・・・
スイッチ回路、３ａ〜３ｄ・・・加算回路、４ａ〜４ｄ
・・・サンプル・ホールド回路、５ａ〜５ｄ・・・加算
ホールド回路。
Claims (1)
- 【特許請求の範囲】 Ｎビットのディジタルデータの最下位側からの第１位〜
第Ｎ位の各ビットをそれぞれ対応してクロック信号の１
クロック分〜Ｎクロック分遅延させる第１〜第Ｎのシフ
トレジスタと、これら第１〜第Ｎのシフトレジスタの出
力信号に対応しそれぞれ、この出力信号が論理値“１”
のとき基準電圧のレベルの信号を出力し論理値“０”の
とき接地電圧のレベルの信号を出力する第１〜第Ｎのス
イッチ回路と、前記第１のスイッチ回路の出力信号と接
地電圧とを加算して１／２した信号を前記クロック信号
によりサンプルホールドしホールド信号として出力する
第１の加算ホールド回路と、第ｉ〔ｉ＝１〜（Ｎ−１）
とする〕のホールド信号と前記第（ｉ＋１）のスイッチ
回路の出力信号とを加算して１／２した信号を前記クロ
ック信号によりサンプルホールドし第（ｉ＋１）のホー
ルド信号として出力する第（ｉ＋１）の加算ホールド回
路とを有することを特徴とするＤ−Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3643087A JPS63203013A (ja) | 1987-02-18 | 1987-02-18 | Ｄ−ａ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3643087A JPS63203013A (ja) | 1987-02-18 | 1987-02-18 | Ｄ−ａ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63203013A true JPS63203013A (ja) | 1988-08-22 |
Family
ID=12469599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3643087A Pending JPS63203013A (ja) | 1987-02-18 | 1987-02-18 | Ｄ−ａ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63203013A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114258A (en) * | 1976-03-22 | 1977-09-24 | Nec Corp | Decoder device |
| JPS57152220A (en) * | 1981-03-13 | 1982-09-20 | Toshiba Corp | D/a converter |
| JPS59135927A (ja) * | 1983-01-26 | 1984-08-04 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
-
1987
- 1987-02-18 JP JP3643087A patent/JPS63203013A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114258A (en) * | 1976-03-22 | 1977-09-24 | Nec Corp | Decoder device |
| JPS57152220A (en) * | 1981-03-13 | 1982-09-20 | Toshiba Corp | D/a converter |
| JPS59135927A (ja) * | 1983-01-26 | 1984-08-04 | Yokogawa Hokushin Electric Corp | Ａ／ｄ変換器 |
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