KR100770226B1 - 세그먼트 회로 - Google Patents

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KR100770226B1
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Abstract

디지털 대 아날로그 변환기(DAC) 장치와 같은 혼합 신호 회로는 일련의 동작 주기를 수행한다. 이 회로는 함께 동작하여 아날로그 출력 신호(IA-IB)를 생성하는 n개의 회로 세그먼트(21 내지 2n, 41 내지 4n)를 구비한다. 각각의 주기에서, 전달 함수 모핑부(22)는 디지털 입력 신호(D1 내지 Dm)에 따라서, 상기 생성된 아날로그 출력 신호에 영향을 주도록 상기 각각의 세그먼트에 인가하기 위한 n개의 세그먼트 제어 신호(T1 내지 Tn)로 이루어진 제어 신호 세트를 생성한다. n개의 세그먼트 제어 신호는 상이한 각각의 시점에서 적어도 2개의 상이한 순서로 상기 n개의 세그먼트가 인가되게 한다. 적어도 하나의 순서는 세그먼트들 중에서 서수 시작 위치 이상만큼 다음 순서와 상이하다. 또한, 상기 세그먼트 제어 신호의 인가 순서 변화에 의해 발생되는 세그먼트에서 서수 위치의 변화는 상기 세그먼트의 수 n에 관하여 수적 및/또는 양적으로 제한된다. 이것은 동작 주기의 과정에 걸쳐 2개 이상의 상이한 형태 사이에서 전달 함수(세그먼트들 사이의 진폭 및/또는 지연 불일치에 의해 야기된 누적 비선형 에러)를 변화시킨다. 이것은 제조되는 상이한 장치들 사이에서의 전달 함수 변동을 감소시키고, 또한 정해진 제조 수율을 위한 보장된 최소 성능의 개선 또는 정해진 성능에 대한 수율의 개선을 제공할 수 있는 상이한 제조된 장치 사이에서의 전달 함수 변동을 감소시킨다.
양호하게 한정된 아날로그 양 및 이보다는 덜 양호하게 한정된 아날로그 양 을 가진 세그먼트들을 구비한 세그먼트 회로가 또한 개시되어 있다(도 29). 양호하게 한정된 양들은 회로에서 사용하도록 선택되고, 덜 양호하게 한정된 양들은 모드의 시험 또는 설정시에 선택된다.

Description

세그먼트 회로{SEGMENTED CIRCUITRY}
도 1은 종래의 전류 조종 DAC의 일부분을 도시하는 도면.
도 2는 도 1에 도시된 DAC에서 서모메터 코드화(thermometer-coded) 제어 신호가 이진 입력 워드로부터 유도되는 방법을 설명하기 위해서 사용하는 표.
도 3은 종래의 DAC 셀 어레이 회로의 일부분을 도시하는 도면.
도 4(a) 및 도 4(b)는 도 3에 도시된 셀 어레이 회로에서 계층형 및 대칭형 에러의 발생을 설명하기 위해서 사용하는 개략적인 도면.
도 5(a) 및 도 5(b)는 도 1 및 도 3에 도시된 셀 어레이 회로에서 랜덤형 소스 에러의 발생을 설명하기 위해서 사용하는 그래프.
도 6(a) 및 도 6(b)는 장치 전송 함수(device transfer function)의 두 가지 예를 도시하는 도면.
도 7(a) 및 도 7(b)는 장치 간의 전송 함수 변화를 설명하기 위해서 사용하는 그래프.
도 8은 본 발명을 구체화하는 DAC의 동작을 설명하기 위해서 사용하는 블럭도.
도 9(a), 도 9(b) 및 도 9(c)는 발명의 한 실시예에 따라 세그먼트의 스와핑(swapping)을 도시하는 개략적인 도면.
도 10(a), 도 10(b) 및 도 10(c)는 도 9(a), 도 9(b) 및 도 9(c)에 도시된 세그먼트 배열에 대응하는 전송 함수를 개략적으로 도시하는 도면.
도 11은 도 8 및 도 9를 참조하여 도시된 세그먼트의 시퀀스 및 랜덤한 에러 순서를 요약하는 표.
도 12는 본 발명의 첫번째 실시예에 따른 전송 함수의 모핑부(morphing section)의 예를 도시하는 블럭도.
도 13은 8개의 고유 로컬 세그먼트 ID와 관련된 비트를 도시하는 표.
도 14는 도 13에 도시된 ID에 따라 세그먼트의 로컬 모핑 ID 입력과 모핑 ID 신호 버스의 결합 배열을 도시하는 표.
도 15는 7번의 가능한 변화로 세분화되는 경우, 8개의 고유 로컬 세그먼트 ID와 관련된 비트를 도시하는 표.
도 16은 도 15에 도시된 ID에 따라 세그먼트의 로컬 모핑 ID 입력과 모핑 ID 신호 버스의 결합 배열을 도시하는 표.
도 17은 세그먼트의 별도의 그룹 내에서 세그먼트의 분할을 도시하는 블럭도.
도 18은 본 발명의 또 다른 실시예에 따른 전송 함수의 모핑부의 예를 도시하는 블럭도.
도 19는 도 18에 도시된 하나의 세그먼트 그룹의 구조를 도시하는 블럭도.
도 20은 도 19에 도시된 그룹 디코더의 구조를 도시하는 블럭도.
도 21(a) 및 도 21(b)는 도 19에 도시된 그룹 디코더의 구조를 보다 상세하 게 도시하는 블럭도.
도 22는 도 19에 도시된 세그먼트 디코더의 구조를 도시하는 도면.
도 23은 세그먼트의 로컬 모핑 ID 입력과 모핑 ID 신호 버스의 결합 배열을 도시하는 표.
도 24는 모핑 신호로부터 중재 디코딩 비트가 발생되는 방법을 도시하는 표.
도 25(a), 도 25(b) 및 도 25(c)는 세그먼트의 로테이션을 도시하는 개략적인 도면.
도 26은 종래의 DAC에서의 일부분의 블럭도.
도 27은 도 26에 도시된 DAC에서 세그먼트의 일부 구성을 보다 상세하게 도시하는 도면.
도 28(a), 도 28(b) 및 도 28(c)는 세그먼트 로테이션의 사용 효과를 설명하기 위해서 시뮬레이팅된 DAC의 출력 주파수 스펙트럼의 배치도를 도시하는 도면.
도 29는 본 발명의 제3 측면에서 구체화된 DAC에서 도 26에 도시된 세그먼트의 일부 구성을 보다 상세하게 도시하는 도면.
본 발명은, 예를 들어 디지털 대 아날로그 변환기와 같은 세그먼트 회로에 관한 것이다.
첨부된 도 1은 소위 "전류 조종(current-steering)" 타입이라고 지칭되는 종 래의 디지털 대 아닐로그 변환기(DAC)의 일부분을 도시한다. DAC 1은 m 비트 디지털 입력 워드(D1 내지 Dm)가 대응하는 아날로그 출력 신호로 변환되도록 설계된다.
DAC 1에는 복수(n)의 동일 전류원(21 내지 2n)이 구비되는데, 여기서 n = 2m-1이다. 각 전류원(2)는 거의 일정한 전류(I)를 전달한다. DAC 1에는 n개의 전류원(21 내지 2n)에 상대적으로 대응하는 복수의 차동 스위칭 회로(41 내지 4n)가 구비된다. 각 차동 스위칭 회로(4)는 이 회로에 대응하는 전류원(2)에 접속되고, 전류원에 의해서 생성된 전류(I)를 변환기의 제1 접속 라인 A에 접속되는 제1 단자 또는 변환기의 제2 접속 라인 B에 접속되는 제2 단자 중 어느 한 단자로 스위칭한다.
각 차동 스위칭 회로(4)는 복수의 제어 신호(T1 내지 Tn)[이하에서 설명되는 이유로 인하여 "서모메터 코드화 신호(thermometer-coded signal)"이라고 칭함] 중 한 신호를 수신하고, 관련된 신호값에 따라서 차동 스위칭 회로(4)의 제1 단자 또는 제2 단자 중 어느 한 단자를 선택한다. DAC 1의 제1 출력 전류(IA)는 차동 스위칭 회로의 제1 단자로 전달되는 각 전류들의 합이고, DAC 1의 제2 출력 전류(IB)는 차동 스위칭 회로의 제2 단자에 전달되는 각각의 전류들의 합이다.
아날로그 출력 신호는 DAC 1의 제1 출력 전류(IA)가 저항(R)을 싱킹(sinking)함으로써 생성되는 전압(VA)과, 변환기의 제2 출력 전류(IB)가 또 다 른 저항(R)을 싱킹함으로써 생성되는 전압(VB) 사이의 전압차(VA - VB)에 의해 결정된다.
도 1의 DAC에 있어서, 서모메터 코드화 신호(T1 내지 Tn)는 이진 입력 워드(binary input word)(D1 내지 Dm)로부터 이진 서모메터형 디코더(6)에 의해 유도된다. 디코더(6)는 아래와 같이 동작한다.
이진 입력 워드(D1 내지 Dm)가 최소의 값을 갖는 경우, 서모메터 코드화 신호(T1 내지 Tn)는 각 차동 스위칭 회로(41 내지 4n)가 모든 전류원(21 내지 2n)이 제2 접속 라인 B에 접속되도록 차동 스위치의 제2 단부를 선택하게 된다. 이러한 경우에 있어서, VA = 0이고, VB = nIR이다. 아날로그 출력 신호(VA - V B)는 -nIR이다.
이진 입력 워드(D1 내지 Dm)의 값이 점진적으로 증가됨에 따라, 디코더(6)에 의해 생성되는 서모메터 코드화 신호(T1 내지 Tn)는 제1 단자가 이미 선택된 일부 차동 스위칭 회로가 이 회로의 제2 단자로 다시 복귀되지 않고도, 더 많은 차동 스위칭 회로들이 차동 스위칭 회로 각각의 제1 단자를 선택하도록 한다[차동 스위칭 회로(41)에서 시작함]. 이진 입력 워드(D1 내지 Dm)가 i의 값을 갖는 경우, i개의 차동 스위칭 회로(41 내지 4i)는 이 회로 각각의 제1 단자를 선택하는 반면, 남아있는 n-i개의 차동 스위칭 회로(4i+1 내지 4n)는 이 회로 각각의 제2 단부를 선택한다. 아날로그 출력 신호(VA - VB)는 (2i - n)IR과 동일하다.
첨부된 도 2는 3 비트 이진 입력 워드(D1 내지 D3)(즉, 예를 들어 m = 3)에 대해 생성된 서모메터 코드화 신호의 제1 실시예를 도시한다. 이러한 경우에 있어서, 7(n = 2m - 1 = 7)개의 서모메터 코드화 신호(T1 내지 T7)이 필요로된다.
도 2에 도시된 바와 같이, 이진 서모메터형 디코더(6)에 의해서 생성된 서모메터 코드화 신호(T1 내지 Tn)는 소위 서모메터형 코드로 이해되는데, 이 서모메터형 코드는 r번째 신호(Tr)가 활성화되고("1"이라고 설정함), 또한 그 이하의 신호(T1 내지 Tr-1) 모두도 활성화되는 경우를 일컫는다.
서모메터형 코딩(thermometer coding)은, 이진 입력 워드가 증가함에 따라 라인 A로 이미 스위칭된 일부 전류원이 다른 라인 B로 스위칭되지 않고도 더 많은 전류원이 제1 접속 라인 A로 스위칭되기 때문에, 전류 조종 타입의 DAC로 알려져 있다. 따라서, DAC의 입/출력 특성은 단조로워, 입력 워드에 있어서 1의 변화로 인한 순간적인 임펄스가 작다.
도 1 아키텍처에 있어서, 특히 m이 6 이상일 경우에 전류원(2) 및 대응하는 차동 스위칭 회로(4)의 수가 증가됨을 인식하자. 예를 들어, m = 6이고, n= 63인 경우, 63개의 전류원과 63개의 차동 스위칭 회로가 필요하다. 이렇게 다수의 전류원을 처리하고, 서모메터형 신호가 상이한 차동 스위칭 회로로 효과적으로 전달되도록 인에블하기 위해서, 전류원 및 차동 스위칭 회로를 셀들의 2 차원적 어레이로 배열하도록 제안되는데, 이 각각의 셀은 하나의 전류원 및 이 셀과 연관된 차동 스위칭 회로를 구비한다. 이러한 배열은 첨부된 도 3에서 도시된다.
도 3에 있어서, 64개의 셀(CLij)은 8개의 로우(row) 및 8개의 컬럼(column)으로 이루어진 8 ×8 사각형 어레이로 배열된다. 도 3에 있어서, 각 셀에 사용된 첨자의 첫번째 숫자는 셀이 위치되는 로우를 표시하고, 첨자의 두번째 숫자는 셀이 위치되는 컬럼을 표시한다. 따라서, 셀(CL18)은 로우 1, 컬럼 8에 위치된 셀이다.
각 셀(CLij)에는 해당 전류원(2) 및 해당 차동 스위칭 회로가 구비된다. 도 1의 DAC에 도시된 바와 같이, 어레이의 셀들 중 각각의 제1 단자는 DAC의 제1 접속 라인 A에 모두 접속되고, 어레이의 셀들 중 각각의 제2 단자는 DAC의 제2 접속 라인 B에 모두 접속된다.
도 3에 도시된 셀(CLij)의 할당 번호는 셀이 활성화(또는 제어)되어 선택된 셀의 각 제2 단자에서 각 셀의 제1 단자를 선택하도록 변화시키는 시퀀스를 표시한다. 활성 시퀀스는 어레이 내의 셀의 물리적 순서를 따르고, 로우 1에서 시작하여 로우 1의 셀을 컬럼 순서로 연속하여 활성화시키며, 이것과 같이 로우 2와 어레이의 각 연속적인 기타의 로우에 대해서도 처리된다.
도 3의 배열에서 발생하는 하나의 문제점은, 어레이에서 상이한 셀들의 각 전류원(2)의 출력 전류가 동일할 지라도 실질적으로 셀의 실제 출력 전류는 여러가지 원인으로 인하여 동일하지 않다는 것이다.
첨부된 도 4(a)에 도시된 바와 같이, 예를 들면, 전원 공급 라인에 따른 전압 강하에 의해 로우 또는 컬럼에 따른 계층형 에러를 발생시킬 수 있다. 이러한 경우에 있어서, 관련 로우 또는 컬럼의 셀 1 내지 4의 전류원은 평균 이하의 출력 전류를 각각 생성하는 것을 나타내는 네가티브(negative) 에러를 갖을 것이다. 이러한 네가티브 에러는 관련 로우 또는 컬럼의 중심으로 감소된다. 관련 로우 또는 컬럼의 나머지 셀 5 내지 8의 전류원은 평균 이상의 출력 전류를 각각 생성하는 것을 나타내는 각 포지티브(positive) 에러를 갖는다. 이러한 포지티브 에러는 로우 또는 컬럼의 중심에서 단부로 증가된다.
어레이가 구비된 칩 내에서의 온도 분배는 첨부된 도 4(b)에 도시된 바와 같이, 로우 또는 컬럼 내에 대칭형 에러를 발생시킬 수 있다. 이러한 경우에 있어서, 로우 또는 컬럼의 단부 셀 1, 2, 7 및 8의 전류원은 네가티브 에러를 갖는 반면, 로우 또는 컬럼의 중심 셀 3 내지 6의 전류원은 포지티브 에러를 갖는다.
또한, 이하에서 보다 상세히 설명될 랜덤형 에러와 같은 상이한 타입의 에러를 갖을 수도 있다. 셀 어레이에 대한 최종 에러 분배는 상이한 에러 엘리먼트(element)를 모두 겹쳐놓음으로써 수행된다.
도 4(a) 및 도 4(b)에 도시된 계층형 및 대칭형 에러가 축적되어 커다란 완전 선형 에러[INL: integral linearity error]로 결과된다. 예를 들면, 도 4(a)에 도시된 계층형 에러 분배가 도 3에 도시된 셀 어레이의 첫번째 로우 내에서 나타난다고 가정한다. 이러한 경우에 있어서, 셀 1 내지 4가 점차 활성화(선택된 셀의 각 제2 단자를 제1 단자로 변화시킴)됨에 따라, 네가티브 에러들은 디지털 입력이 4인 경우에 거의 전체 네가티브 에러가 되도록 축적된다. 셀 5 내지 8이 연속으로 활성화되는 경우에만, 이들 셀 5 내지 8에 기인하는 포지티브 에러가 셀 1 내지 4에 기인하는 커다란 네가티브 에러를 상쇄하기 시작한다.
물론, 만약 도 4(a)에 대응하는 계층형 에러가 각 컬럼 1 내지 8을 따른다면, 네가티브 에러가 축적되는 이런 상태가 더욱 악화될 것이다. 이러한 경우에 있어서, 셀 1 내지 8은 점차 활성화됨에 따라, 최대의 네가티브 에러[도 4(a)에 도시된 포지션 1에서의 에러]가 로우 1의 각각의 8개 셀에서 발생될 것이다. 이와 유사하게, 로우 2에 있어서, 도 4(a)에서의 포지션 2에 대응하는 네가티브 에러가 8번 축적된다. 따라서, 입력 코드가 32(로우 1 내지 4의 셀 모두가 활성화됨에 대응하는 수)로 증가될 때까지, 축적된 네가티브 에러는 실제로 매우 클 것이다.
이와 유사한 문제가 도 4(b)에 도시된 종류의 대칭형 에러의 축적에서도 발생한다.
계층형 및 대칭형 에러들로 인한 불일치(mismatch)는, 셀 어레이에서 셀이 물리적으로 배열된 시퀀스와 상이한 특정 시퀀스에서 셀을 선택함으로써 감소될 수 있다. 특히, 소위 "마방진(magic square)"라고 지칭되는 것에 의해 시퀀스의 수가 결정되는 특정 셀 선택 시퀀스가 출원자에 의해 출원되어 계류중인 유럽 특허 출원번호 제EP-A-0929158호(영국 출원 공개공보 제GB-A-2333190호에 대응함)에서 설명되는데, 참조로써 이것의 전체 내용이 본 명세서에 통합한다.
그러나, 이러한 특정 셀 선택 시퀀스가 사용되는 경우, 상이한 세그먼트에 의해 발생된 각각의 전류 사이에는 매스매치가 반드시 존재한다. 이것에 의해서, DAC의 실행에 있어 비선형 에러가 차례로 발생한다.
캘리포니아주 샌디에고에서 1999년 3월 16일부터 19일까지 예스페 스틴스가아르드(Jesper Steensgaard)의 델타-시그마 데이터 변환기 강의 내용인 "SC 델타- 시그마 ADC의 구조상 최적화 및 스케일링(Structural Optimization and Scaling of SC Delta-Sigma ADCs)"표제의 논문에서는, DAC의 엘리먼트 사이의 불일치 형성에 대하여 엘리먼트(또는 세그먼트) 로테이션의 사용이 제시되어 있다. 이 제안에 있어서, 엘리먼트는 데이터 지향 로테이션 양을 사용하여 로테이션된다. 동일한 강의 내용인 아이안 갈턴(Ian Galton)의 "델타-시그마 ADC 및 DAC에 대하여 불일치를 형성하는 다중비트 DAC(Mismatch-Shaping Multibit DACs for Delta-Sigma ADCs and DACs)"의 표제의 또 다른 논문에서는, 노이즈를 저주파수에서 고주파수로 이동시켜 노이즈 형태를 개선하는 불일치 형성 기술이 개시된다. 고출력 신호 주파수의 주파수에 의해서 노이즈가 빠르게 증가되는 이러한 기술에 있어서, 유용한 결과를 획득하기 위해서는 매우 큰 오버샘플링(oversampling) 비율(예컨대, 8 또는 25)을 사용해야 한다. 동일한 강의 내용인 밥 아담스(Bob Adams)의 "노이즈 형성 기술의 새로운 어플리케이션 기술(Unconventional Applications of Noise-Shaping technique)"의 표제의 추가적인 논문에서는, 시그마-델타 DAC에서 왜곡을 형성된 노이트로 바꾸는데 엘리먼트 "스크램블링(scrambling)"가 사용될 수 있음을 개시한다. 스크램블링은 출력 신호의 소망하는 주파수 범위의 안밖에서 전체 주파수 스펙트럼를 통하여 노이즈를 균등하게 분배하도록 랜덤형이거나, 또는 DC에서 노이즈가 없도록 이동되지만 주파수로 인하여 진폭이 점차 증가되는 노이즈를 갖는 데이터 지향형 둘 중의 어느 하나일 것이다.
상기 기술은 또한, 출원되어 계류중인 유럽 공개 번호 제EP-A-1100203호에서 개시되었고, 이 출원의 내용은 참조로서 본 명세서에 설명되며, DAC의 세그먼트 사 이에 불일치를 형성하는 데이터 지향형이 아닌 양에 의해서 노이즈를 흥미있는 특정 대역 밖으로 이동시키는 세그먼트 로테이션을 사용한다.
상기 설명된 기술은, 특정 장치의 세그먼트 소스에 있어서, 계층형이고 대칭이며 랜덤형 에러에 의해서 발생되는 문제들을 극복하고 완화시키는데 사용한다. 그러나, 이하에서 보다 상세히 설명되겠지만, 한 장치에서 다른 장치로 실행하는데 있어 랜덤한 소스 불일치로 인한 상당한 변화가 여전히 남게된다.
첨부된 도 5(a)는, 양극성 DAC 장치의 예에서 라인 S에 의해서 이진 입력 신호(D1 내지 Dm)에 따라 아날로그 출력 신호가 어떻게 변하는지 설명하는 그래프이다. 라인 L은 직선의 형태로 아날로그 출력이 디지털 입력을 정확히 따르는 장치에서의 이상적인 입출력 동작을 나타낸다. 상기한 바와 같이, 실제 장치에 있어서 여러 가지 에러들은 다음과 같이 이상적인 경우(라인 L)에서 벗어나 발생되는 것이 당연하다. 에러는 상기의 설명을 위해서 과장되어 도시되었다.
변위(offset) 에러는 라인 L1으로 표시된 이상적인 출력 신호를 라인 L2로 표시된 모든 디지털 입력값에 대한 특정량 E0 만큼 위로 이동시킨다. 이득 에러(gain error)는 변위 에러 라인 L2가 라인 L3에 도시되는 양 EG 만큼 회전되도록 응답 곡선의 기울기를 변화시킨다. 최종적으로, 소스의 불일치로 발생되는 랜덤형 에러와 같은 나머지 에러들은 라인 L3에서 양극 입력 신호가 변함에 따라 변하는 나머지(랜덤) 에러량 ER 만큼 벗어나 실제 아날로그 출력 신호를 발생시킨다. 물론, 라인 L1, L2 및 L3는 상기의 설명을 위해서 사용된 인위적인 표시이고, 라인 L3은 디지털 입력 범위의 끝에 있는 실제 아날로그 출력 신호 값[도 5(a)의 A와 D]을 통과하도록 그려졌다.
첨부된 도 5(b)는 도 5(a)에 대응하는 도면이지만, 디지털 입력 신호가 변함에 따라 도 5(a)의 라인 S와 라인 L3 사이의 출력 신호값의 차이를 도시한다. 따라서, 도 5(b)는 도 5(a)의 실제 출력 신호가 직선에서 이탈되는 정도를 도식적으로 나타내고, 도 5(b)는 상기 언급된 변위 에러 E0과 이득 에러 EG를 고려하지 않았다.따라서, 도 5(b)는 점 A와 D에서 라인 S와 일치되도록 그려진 라인 L3으로 표시되는 인위적인 직선의 이탈 정도를 도시하고, 라인 L1으로 표시되는 이상적인 직선의 이탈을 도시하지는 않는다. 또한, 도 5(b)는 라인 S와 라인 L3이 교차하는 점 B와 C에서 0으로 되돌아간다.
특정 DAC 장치에 대한 도 5(b)의 이러한 도면은 본 명세서에서 장치의 전송 함수(transfer function)"로서 언급된다. 수평축은 디지털 입력 신호가 이산 단계에 의해서 증가됨을 나타내기 때문에, 실제로 전송 함수는 계단식으로 다양하게 변한다.
전송 함수 E(비선형 에러)를 정의하는 방정식은 도 1의 DAC를 고려함으로써 보다 자세히 유도될 수 있다. 비록 n개의 전류원(21 내지 2n)이 동일한 전류(I)를 이상적으로 생성하더라도, 실제로 전류원은 포지티브, 네가티브 또는 0일 수 있는 각각의 전류 에러(e1 내지 en)를 가질 것이다. 도 1의 DAC는 x의 디지털 입력 신호값(D1 내지 Dm)에 대하여 차동 출력 신호(IA - IB)를 갖는다.
Figure 112001027442666-pat00023
연관된 에러 E(IA)와 E(IB)가 아래와 같이 각각 주어진다.
Figure 112001027442666-pat00024
전체 에러 E(I)는 아래와 같이 주어진다.
Figure 112001027442666-pat00025
에러 E(I)에 대한 이 식에 있어서, 도 5(a)를 참조하여 상기에서 언급된 변위 에러 E0는 무시되었다. 또한, E(I)에 대한 이 식에서 상기 도 5(a)를 참조하여 상기에서 언급된 이득 에러 EG도 에러(e1 내지 en)의 평균(μ)을 고려함으로써 삭제될 수 있다.
Figure 112001027442666-pat00026
보통, 모든 전류원은 이 전류원에 접속되는 라인 A 또는 B에 대한 에러 μ에 의해 입출력 응답의 기울기에 있어서 전체적인 변화를 초래하도록 하기 때문에, 도 5(a)를 참고하여 0 아닌 평균(μ) 값에 의해 상기에서 언급된 이득 에러 EG가 발생된다. 에러 E(I)에 대한 식에서, 이득 에러 EG는 이하와 같이 각 전류원 에러 ei에서 평균 에러 μ의 뺄셈에 의해 삭제될 수 있다.
라인 A에 접속된 전류원(21 내지 2x)의 에러 합계[평균 에러 μ에 비례함]는 다음과 같다.
Figure 112001027442666-pat00027
이와 유사하게, 라인 B에 접속된 전류원(2x+1 내지 2n)의 에러 합계[평균 에러 μ에 비례함]는 다음과 같다.
Figure 112001027442666-pat00028
따라서, 전송 함수 E는 다음과 같이 표현될 수 있다.
Figure 112001027442666-pat00029
x = 0인 경우, 모든 에러(e1 내지 en)는 EA가 0임을 의미하는 라인 B에 접속된다. 또한, 간단하게 라인 B에서의 에러(e1 내지 en) 총계가 평균 에러 μ의 n배라 고 정의되기 때문에, EB는 0이다. 따라서, E = 0은 도 5(b)에서 점 A로 표시된다.
이와 유사하게, x = n인 경우, 모든 에러(e1 내지 en)는 EB가 0임을 의미하는 라인 A에 접속된다. 또한, 라인 A에서의 에러(e1 내지 en) 총계가 nμ라고 정의되기 때문에, EA는 0이다. 따라서, 다시 한번 E = 0은 도 5(b)에서 점 D로서 표시된다.
그 이외의 모든 x 값에 대하여, 전송 함수 E는 항상 0에서 시작 및 종결하고 그 사이의 점에서 포지티브, 네가티브 또는 0이 될 수 있는 "랜덤 워크(random walk)"의 형식에 있기 때문에, 에러는 라인 A 및 B의 상이한 결합으로 접속될 것이다.
입력값이 x-1에서 x 까지 변하는 경우, 전류원(2x)은 (ex - μ) 만큼 EA를 증가시키고 (ex - μ) 만큼 EB를 감소시킴으로써 라인 B에 접속됨에서부터 라인 A에 접속되기까지 변화된다. 따라서, 전송 함수 E의 랜덤 워크에서의 각 단계는 2(ex - μ)이다.
따라서, 특정 DAC 장치에 대하여, 전송 함수 E는 평균 전류원 에러에 대한 축적된 전류원 에러로서 간주될 수 있다. x = 0에서 E가 0이 되도록 선택하는 것은, 간단하게 n이 도 5(a)의 점 A 및 D에서 실제 출력 신호값을 경유하는 라인 L3을 그리도록 선택하는 것과 동등하다.
전송 함수는 DAC의 출력에서 바람직하지 않은 왜곡을 발생시켜, 전송 함수의 정확한 형태에 따라 각도 및 효과를 변화시킨다. 예를 들면, 도 6(a)에 도시된 단 일호(arc)의 모형으로 위를 향하여(또는 아래를 향하여) 구부러진 형태의 전송 함수는 출력 신호에서 바람직하지 않은 제2 고조파를 발생시킬 것이다. 도 6(b)에 도시된 에러가 0인 축 또는 거의 중심점을 통과하는 S 형태의 전송 함수는 출력 신호에서 바람직하지 못한 제3 고조파를 발생시킬 것이다.
전류원 에러(ei)는 가우스(Gaussian)(또는 표준) 분포를 따른다. DAC 장치가 제조된 경우, 제조된 장치의 전송 함수 E는 또한 전류원 에러의 가우스 분포에 따라서 선행하는 것과 후속하는 것은 상이할 것이다.
첨부된 도 7(a)는 6개의 DAC 전송 함수의 예를 도시한다. 각각의 DAC 장치에 있어서, 전류원 에러는 가우스 분포를 따르고, 전류원 에러 분포는 첨부된 도 7(b)에 도시되는 바와 같이 장치 사이의 일부 편차가 있긴 하지만 한 장치에서 다음 장치에 이르기까지 유사할 것이다. 세그먼트가 각 장치에 있게 됨에 따라, 상이한 장치의 유사한 전류원 에러로 분배될 것이지만, 에러는 상이한 순서에 의해서 한 장치에서 다른 장치로 배열(또는 선택)될 것이기 때문에, 한 장치의 전송 함수는 상상 다른 장치의 전송 함수와 상이하게 될 것이다.
장치 간의 전송 함수가 상이하다는 사실의 결과로써, 동일한 입력 신호 조건하에서 출력 신호의 왜곡은 장치 간에 상이할 것이다. 예를 들면, DAC가 이 DAC의 출력 신호에 따라 100 MHz의 사인파를 발생하는 것에 대하여, 제2 고조파는 종래의 진폭, 예컨대 -55 dBc(즉, 주요 신호와 관련된 -55 dB)를 갖는 200 MHz에서의 이산톤(discrete tone)일 것이다. 그러나, 전송 함수가 상기에서 설명된 바와 같이 장 치 간에 동일하기 않기 때문에, 이 제2 고조파의 진폭은 장치 사이에서 대체로 ±10 dB 에 이를 정도로 변할 것이다. 또한, 장치의 비선형 출력 응답에 의해서 발생되는 상이한 왜곡 성분은 장치 간의 유사한 크기에 의해 변화될 것이다.
각각의 종래 장치의 여러 dB로 인한 이러한 장치 대 장치의 성능 변화(performance variation)는 장치에 대하여 달성될 수 있는 제조 수율에 관하여 중요한 결과를 초래할 것이다.
장치의 제조업자 관점에서, 장치 수율과 최소 장치 보증된 성능(guaranteed performance) 사이에서 교환(trade-off)될 수 있는 지표(assessment)가 필요하다(예컨대, 흥미 있는 특정 주파수 대역에서의 최소 신호 대 잡음비). 장치 대 장치의 성능 변화는 최소 성능이 종래보다 더 나쁘게 여러 가지 dB로서 명시되어야 함을 의미한다. 이것의 한 의미는 생산품 검사 및 스크린닝(screening)이 필요하다는 것이다. 일부 수율이 불량 장치를 거절함으로써 손실되더라도, 명세서에서는 감소되지 말아야 한다. 공지된 장치 수율 곡선을 기초하여, 예를 들면 최소 노이즈의 보증된 성능 수식이 "평균 - 2σ" 수식(평균에서 두 배의 표준 편차 σ를 빼서 나온 값)에 기초하여 인용된다면, 제조된 장치들의 대략 97 %가 보증된 성능을 만족하거나 초과할 것이다. 즉, 수율이 97 %가 될 것이다.
만약, "평균 -2σ" 수식을 사용하는 대신에, 제조업자가 최상의 "평균 - 3σ" 수식을 기초하여 보증된 성능을 인용한다면, 수율은 99.9 %로 증가되어 유닛 비용을 낮추면서 99.9 %로 증가될 것이지만, 또한 인용되는 보증된 성능은 감소되 기 때문에 이 장치는 고객에게 그리 흥미롭지 않을 것이다. 만약 제조업자가 보다 지나치게 "평균 - σ" 수식에 기초하는 보증된 성능을 인용한다면, 수율은 대략 84 %로 떨어져 유닛 비용을 증가시키지만, 인용되는 보증된 성능이 높아지기 때문에 이 장치는 고객에게 보다 흥미로울 것이다. "평균 - 2σ" 수식은 종종 감지 가능한, 즉 고객에게 흥미로운 성능 레벨을 주는 한편, 유닛 비용이 경제적이도록 수율을 원하는 대로 높게 유지시키는 교환이다.
따라서, 제조업자의 관점에서는, 보다 나은 최소 성능이 주어진 최소 성능 레벨에 대하여 제조업자 및/또는 향상된 수율에 의해서 명시되도록 허용하기 위해서, 전송 함수를 상이하게 함으로써 장치 대 장치의 성능 변화를 감소시키는 것이 바람직하다.
실제로, 상기 언급된 기술을 사용하는 효과에 세그먼트 불일치로 초래되는 왜곡 성분을 부과하는 것은 종종 어려울 수 있기 때문에, 경험에 의한 점검은 특정 어플리케이션에 어울리는 가장 적절한 파라메터를 선택하고 또는 이와 별도로 특정 파라메터 세트에 의해서 달성되는 바람직한 효과를 검사하기 위해서 양호할 것이다. 따라서, 이러한 파라메터의 경험에 의한 선택 또는 확인을 쉽게 하는 수단을 제공하는 것이 바람직하다.
발명의 제1 측면에 따라, 본 발명은 일련의 동작 사이클을 실행하도록 실시되는 혼합 신호 회로(mixed-signal circuitry)를 제공하는데, 상기 혼합 신호 회로는 아날로그 출력 신호를 모두 함께 생성하는 n개의 회로 세그먼트와, 디지털 입력 신호에 따라 상기 n개의 회로 세그먼트 중 각 세그먼트의 인가를 위하여 생성된 아날로그 출력 신호에 영향을 끼치도록 상기 각 동작 사이클에서 한 세트의 n개의 세그먼트 제어 신호를 생성하도록 실시하는 제어 신호 생성 수단과, 상이한 각각의 시간에서 적어도 두 개의 상이한 순서로 n개의 세그먼트에서 사용되도록 n개의 세그먼트 제어 신호를 생성하는 모핑 수단을 포함하는데, 상기 순서에 의해서, 적어도 한 순서는 세그먼트 중에서 보다 많은 시작 서수 위치(starting ordinal position)로 인하여 다음 순서와 상이하게 되고, 세그먼트 제어 신호의 인가 순서의 변화에 의해서 초래되는 세그먼트의 서수 위치의 변화가 상기 n개의 세그먼트에 대한 수 및/또는 크기를 제한한다.
발명의 제2 측면에 따라서, 본 발명은 일련의 동작 사이클을 실행하도록 실시되고 아날로그 출력 신호를 모두 함께 생성하는 n개의 회로 세그먼트를 포함하는 혼합 신호 회로용 노이즈 형성 방법을 제공하는데, 상기 방법은, 디지털 입력 신호에 따라 상기 세그먼트 중 각각의 세그먼트에 대한 인가를 위해서 생성된 아날로그 출력 신호에 영향을 끼치도록 각 상기 동작 사이클에서 n개의 세그먼트 제어 신호 한 세트를 생성하는 단계와, 상이한 각각의 시간에서 적어도 두 개의 상이한 순서로 n개의 세그먼트에서 사용되도록 n개의 세그먼트 제어 신호를 생성하는 단계를 포함하는데, 상기 순서에 의해서, 적어도 한 순서는 세그먼트 중에서 보다 많은 시작 서수 위치로 인하여 다음 순서와 상이하게 되고, 순서 변화에 의해서 초래되는 세그먼트의 서수 위치의 변화가 상기 n개의 세그먼트에 대한 수 및/또는 크기를 제한한다.
서수 위치 변화의 수 및/또는 크기를 제한하는 많은 상이한 방법들이 있다.
세그먼트 수에 관하여, 일 실시예에서, 각 순서 변화에 대해 서수 위치에 있어서 변화되지 않는 적어도 하나의 세그먼트가 있다. 또 다른 실시예에서, 각 순서 변화에 대해 적어도 n/16개의 세그먼트가 서수 위치에 있어서 변화되지 않는다. 다른 실시예에 있어서도, 변화하는 세그먼트의 수는 추가적으로 제한된다. 예를 들면, 각 순서 변화에 대해 많아야 n/2 세그먼트가 서수 위치를 변화하거나, 많아야 한 쌍의 세그먼트가 서수 위치를 변화할 것이다.
또한, 각 순서 변화에 의해 초래되는 서수 위치 변화에 대한 전체적인 범위의 면에서 제한을 표현하는 것이 가능하다. 예를 들면, 한 순서에서 다음 순서로의 각 변화는 n개의 세그먼트 모두에 대하여, 관련된 순서상의 변화가 존재하는 경우 그 변화에 의해 발생되는 각각의 서수 위치 변화를 합산함으로써 계산되는 관련 세그먼트 변화 파라메터를 갖도록 고려될 것이다. 그 후, 이러한 제한은 세그먼트 변화 파라메터의 값으로 표현될 수 있다. 일 실시예에 있어서, 순서 변화와 관련된 각각의 세그먼트 변화 파라메터는 각각 n2/4 미만이고, 바람직하게는 각각 16n 이하이며, 더욱 바람직하게는 각각 2n 미만이다. 또 다른 실시예에 있어서, 사이클당 상기 세그먼트 변화 파라메터의 평균값은 n2/64 미만이고, 바람직하게는 16n 미만이며, 더욱 바람직하게는 2n 미만이다. 또 다른 실시예에 있어서, 세그먼트 변화 파라메터의 각 최소값과 최대값의 차이는 상기 세그먼트의 수 n에 관하여 제한된다. 예를 들어, 상기 차이는 n2/64 미만일 수 있고, 바람직하게는 16n 미만이며, 더욱 바람직하게는 2n 미만이다. 심지어는 차이가 0일 수도 있다.
실제로, 낮은 복잡도를 유지하기 위해서는, 임의의 한 사이클에서 세그먼트에 대한 세그먼트 제어 신호의 인가 순서가 복수의 사전결정된 이용 가능한 순서 중에서 선택되는 것이 바람직하다. 상기 사전결정된 이용 가능한 순서의 총수는 4를 초과하는 것이 바람직하고, n보다 큰 것이 더욱 바람직하다. 이용 가능한 순서의 수가 커질수록, 전송 함수의 변화의 감소가 커진다.
상기 사전결정된 이용 가능한 순서들의 각각은 차례로 사전결정된 순서에 의해 차례로 선택될 것이지만, (노이즈를 확산시키면서) 노이즈 성분의 크기를 감소하도록 선택되는 것이 바람직하고, 이용 가능한 순서들 중 각각은 랜덤 또는 의사 랜덤을 기초로 선택된다. 일 실시예에 있어서, 서수 위치에 있어서 보다 제한된 전체 변화를 수반하는 순서 변화는, 평균적으로 서수 위치에 있어서 더 큰 전체 변화를 수반하는 순서 변화보다 더 자주 발생하도록 된다. 이것에 의해서, 세그먼트 변화 파라메터의 값의 변화 제한이 유지된다. 또 다른 실시예에 있어서, 사전결정된 이용 가능한 순서는 모든 순서 변화가 서수 위치에 있어서 대략적으로 동일한 전체 변화, 즉 대략적으로 동일한 값의 세그먼트 변화 파라메터를 수반하도록 하고, 평균적으로 모든 순서상의 변화는 대략 동일한 주파수로 일어나도록 된다.
회로를 너무 복잡하게 만들지 않고, 서수 위치에서의 모든 변화가 너무 크지 않도록 하면서 순서를 변화하는 한 가지 바람직한 방법은 하나 이상의 사전선택된 한 쌍의 세그먼트가 속해있는 세그먼트의 각 서수 위치를 교환하는 것이다.
노이즈 성분이 확산되는 양은 주어진 순서 변화의 반복 사이의 평균 시간 구간에 의해서 영향을 받는다. 첫번째 실시예에 있어서, 이 평균 시간 구간은 적어도 0.1
Figure 112001027442666-pat00030
이다.
n개의 세그먼트는 m 그룹의 세그먼트로 세분화될 것이다. 이 때 m은 2이상이다. 첫번째 실시예에 있어서, n = 128인 경우, m = 8 또는 16이다. 그룹이 형성되는 경우, 동일한 그룹에 속해있는 세그먼트의 서수 위치만이 변화, 예컨대 교환될 것이다. 이러한 경우에 있어서, 서수의 위치에서의 서수 위치 변화를 변화시키는 세그먼트의 수를 제한하기 위해서는 소정의 시각에서 m - 1 또는 m 그룹 미만, 예컨대 소정의 시각에서 한 그룹만이 허용되어야 할 것이다. 순서가 변화되었을 경우에 세그먼트가 n개의 가능한 서수 위치의 범위를 통하여 연장되는 서수 위치로 이동될 수 있도록 하기 위해서, 동일한 그룹에 속하는 세그먼트의 서수 위치는 n개의 가능한 서수 위치의 범위를 통하여 확산되는(예컨대, 고르게) 것이 바람직하다.
발명의 제3 측면에 따라서, 본 발명은 세그먼트 회로를 제공하는데, 상기 세그먼트 회로는, 복수의 회로 세그먼트 - 각 세그먼트는 자신의 세그먼트에 대하여 제1 아날로그 양(quantity)을 한정하도록 실시 가능한 제1 아날로그 양 한정 수단을 갖고, 또한 자신의 세그먼트에 대하여 제2 아날로그 양을 한정하도록 실시 가능한 제2 아날로그 양 한정 수단을 갖으며, 상기 제2 아날로그 양는 관련 세그먼트에 대한 상기 제1 아날로그 양보다 불명확하게 한정됨 - 와, 상기 제1 아날로그 양 또는 상기 제2 아날로그 양를 선택하기 위한 아날로그 양 선택 수단과, 회로 세그먼트들의 결합 중 각각 선택된 아날로그 양에 기초하여 결합형 아날로그 양를 생성하도록 실시 가능한 결합 수단을 포함한다.
발명의 제4 측면에 따라서, 발명의 제3 측면에서 구체화된 세그먼트 회로는 일련의 동작 사이클을 실행하도록 실시 가능하고, 상기 회로는, 상기 각 사이클에서 상기 세그먼트들 중 각 세그먼트에 대한 인가를 위해 디지털 입력 신호에 따라 상기 결합형 아날로그 양에 영향을 끼치도록 한 쌍의 세그먼트 제어 신호를 생성하도록 실시 가능한 제어 신호 생성 수단과, 세그먼트 제어 신호가 각각의 상이한 시간에 적어도 두 개의 상이한 순서로 상기 세그먼트에서 사용되도록 하기 위한 노이즈 형성 수단을 더 포함함으로써, 상이한 세그먼트의 상기 제1 아날로그 양 사이의 불일치로써 초래되는 왜곡은 사전선택된 바람직한 주파수에서의 노이즈 성분으로 변환될 수 있다. 세그먼트 회로를 검사하는 방법은, 상기 제2 아날로그 양를 선택하도록 상기 아날로그 양 선택 수단을 발생하는 단계와, 상기 상이한 순서에 영향을 끼치도록 상기 노이즈 형성 수단에서 사용되는 상기 노이즈 형성 수단의 동작 파라메터를 설정하는 단계와, 상기 노이즈 성분의 그 신호의 주파수 스펙트럼에서 위치를 식별하기 위해 상기 결합형 아날로그 양에서 유도된 신호의 측정을 수행하는 단계를 포함한다.
도 8은 본 발명을 구체화하는 DAC의 구조 및 동작을 일반적인 용어로 설명하기 위해서 사용하는 블럭도이다. 그에 따라, 보다 상세화된 특정 실시예가 설명될 것이다. 상기 기술된 도 1에서 도시된 DAC의 일부분과 동일하거나 대응하는 유사한 도 8에 도시되는 DAC의 일부분은 동일한 참조 번호로 표기되고, 이런 부분에 대한 설명은 생략한다.
도 8에 도시된 DAC는 디지털 회로부 DC 및 아날로그 회로부 AC를 구비한다. 아날로그 회로부 AC는 도 1에 도시된 DAC에서와 동일한 방법으로 구성되고, 일정한 전류원(2) 및 스위치(4)를 각각 포함하는 복수의 세그먼트(또는 셀)를 구비한다. 긱 세그먼트의 스위치(4)는 디지털 회로부 DC로부터 공급되는 각각 대응하는 서모메터 코드화 신호(T)에 의해서 제어된다.
도 8에 도시된 DAC에 있어서, 디지털 회로부 DC는 전송 함수 모핑부(22) 및 모핑 제어부(24)를 구비한다. 이하에서 보다 상세하게 설명되겠지만, 도 1에 도시된 이진 서모메터형 디코더(6)의 함수가 전송 함수 모핑부(22)에 효과적으로 통합되기 때문에, 이 실시예에서는 상기 이진 서모메터형 디코더(6)가 필요하지 않는다.
전송 함수 모핑부(22)는 이진 입력 워드(D1 내지 Dm)를 수신하기 위한 m개의 입력부 및 디지털 회로부 DC의 서모메터 코드화 출력 신호(T1 내지 Tn) 중 각각의 신호가 생성되는 n개의 출력부를 구비한다.
또한, 전송 함수 모핑부(22)는 모핑 제어부(24)로부터 모핑 제어 신호(M)를 수신하기 위해서, 모핑 제어부(24)의 출력부에 결합되는 제어 입력부를 구비한다.
도 8에 도시된 DAC 동작은 이하에서 설명될 것이다. DAC는 사전결정된 동작 주파수[표본화율(sampling rate)] FDAC에서 일련의 동작 사이클(변환 사이클)을 실행한다. 예를 들면, FDAC는 초당 10억만 샘플(100 Msamples/s)이다.
각 사이클에 있어서, 전송 함수 모핑부(22)는 그 사이클에서 모핑 제어 신호(M)가 사용되도록 수신하고, 수신된 신호(M)에 따라 외부에서 인가된 입력 워 드(D1 내지 Dm)를 서모메터 코드화 신호(세그먼트 제어 신호)(T1 내지 Tm)로 변환시킨다.
지금, 전송 함수 모핑부(22) 및 모핑 제어부(24)의 동작을 간단하게 설명하기 위해서 DAC가 8개의 세그먼트만을 갖는다는 실례를 참조하여 설명될 것이다.
도 9(a)는 세그먼트가 도 8를 참조하여 상기에서 설명된 바와 같이 각각 구성되는 8개의 세그먼트(S0 내지 S7) 세트를 도시하는 개략적인 도면이다. 각 세그먼트(SL) 내의 전류원(2)은 이 전류원과 연관된 랜덤형 전류원 에러(ei)를 갖는 전류(I)를 발생하기 때문에, 세그먼트(Si)는 전류(I+ei)를 발생한다. 도 9(a)의 각 세그먼트 내에는 세그먼트 번호 및 그 세그먼트와 연관된 랜덤형 전류원 에러가 도시된다.
도 8에 도시된 DAC에 있어서, 도 1에 도시된 종래의 DAC에서와 같이 이진 입력 워드가 증가됨에 따라, 세그먼트는 순서대로 라인 B에서 라인 A를 통하여 점차 스위칭된다. 즉, 그 세그먼트의 차동 스위치(4i)는 전류(I+ei)를 라인 B에서 라인 A로 스위칭한다. 그러나, 도 8에 도시된 DAC에 있어서, 세그먼트의 순서는 사전결정된 시간 구간(예를 들면, 변환 사이클마다)에서 전송 함수 모핑부(22)에 의해 변화될 수 있기 때문에, 한 변환 사이클의 세그먼트는 제1 사전결정된 순서에 의해서 스위칭되고 또 다른 변환 사이클의 세그먼트는 제1 사전결정된 순서와 상이한 제2 사전결정된 순서에 의해서 스위칭된다.
세그먼트 순서는 모핑 제어 신호를 전송 함수 모핑부(22)에 인가함으로써 모 핑 제어부(24)에 의해 제어된다. 예를 들면, 모핑 신호(M)는 절대 순서가 사용되는지를 표시할 수 있거나, 종래의 변환 사이클에 비례하여 순서가 변화되는 방법을 표시할 수 있다. 그 후, 각 변환 사이클에 있어서, 전송 함수 모핑부(22)는 수신된 이진 입력 워드(디지털 입력 신호)(D1 내지 Dm)를 디코딩하고, 상기 디지털 신호에 의해서 표시된 순서로 세그먼트를 배열하기 위해서 모핑 제어 신호(M)에 따라 서모메터 코드화 출력 신호(T1 내지 Tn)를 차동 스위치(4)에 인가한다.
도입부에서 설명한 바와 같이, 대응하는 각 랜덤형 소스 에러(e0, e1, e2, e3, e4, e5, e6, e7)는 이들 에러가 스위치에 배열되는 순서에 따라 전송 함수에 영향을 끼친다.
처음에, 도 9(a)에 도시된 바와 같이, 세그먼트는 초기에 순서(S0, S1, S2, S3, S4, S5, S6, 끝으로 S7)로 되어 있다. 도 9(a)에 도시된 초기 세그먼트 순서로부터 결과되는 전송 함수(E)는 도 10(a)의 라인 E1에 의해 개략적으로 도시된다. 이 실시예에 있어서, 평균 에러(μ)에 비례하는 도시된 에러(e0 내지 e7)의 크기는 다음과 같이 가정된다: e0 = μ+ 1, e1 = μ+ 1.5, e2 = μ- 1, e3 = μ- 0.5, e4 = μ+ 1, e5 = μ- 3, e6 = μ- 0.5 및 e7 = μ+ 1.5. 도 10(a)에서 알 수 있듯이, 입력 신호값이 네가티브 풀 스케일[NFS: negative full scale]에서 포지티브 풀 스케일[PFS: positive full scale]까지 증가되고 세그먼트가 순서에 의해서 스위칭됨에 따라, 축적된 에러(전송 함수)는 세그먼트가 스위칭되는 것과 연관된 두 배의 랜덤 형 전류원 에러(평균 에러 μ에 비례함)에 따른 양만큼 증가 또는 감소한다. 따라서, 예를 들면 세그먼트(S1)가 스위칭되는 경우, 전송 함수는 2(e1 - μ) 만큼 변화한다(이 실시예에서는 3 만큼 증가됨). 세그먼트(S5)가 스위칭되는 경우, 전송 함수는 2(e5 - μ) 만큼 변화한다(이 실시예에 있어서는 6 만큼 감소됨).
이 실례의 제1 사이클에 대한 세그먼트 순서는 도 11의 표에서 "제1 변환 사이클"이라고 표기된 두 개의 컬럼 중 첫번째 열에서 요약된다.
이 실시예에 있어서, 다음 변환 사이클 이전에, 모핑 제어부(24)는 본래 순서에서 자신의 세그먼트 서수 위치를 비교하여 표시되는 모핑 제어 신호(M)를 전송하고, 도 9(b)에 도시된 바와 같이 세그먼트(S1, S5)가 새로운 순서(제2 순서)로 스위칭되도록 교환될 것이다. 이것에 의해서, 도 11의 표에서 "제2 변환 사이클"이라고 표기된 두 개의 컬럼 중 첫번째 열에 도시되는 바와 같이, 랜덤형 소스 에러가 선택되는 순서 변화의 효과를 갖는다. 랜덤형 소스 에러의 선택 순서에서의 변화는 도 10(b)의 라인 E2에 의해서 도시되는 바와 같이, 축적된 에러(전송 함수 E)의 상이한 "랜덤 워크"로 결과된다. 제2 변환 사이클에 있어서, 세그먼트(S5)의 큰 네가티브 소스 에러(e5 = μ-3)가 입력값의 범위 내에서 선행 사이클에서 보다도 더 일찍 인가되어, 거의 상이해 보이는 프로필(profile)로 결과되고 곧바로 0 이하로 강하되어 나머지 입력값 범위에 대하여 네가티브 상태에 있게된다. 이러한 점에 있어서, 제2 변환 사이클에서 DAC의 전송 함수 E2는 도 6(a)를 참조하여 상기에서 설명된 전송 함수의 형태와 유사하지만, 제1 변환 사이클에서 DAC의 전송 함수 E1이 도 6(b)를 참조하여 상기에서 설명된 것과 더 유사하다.
끝으로, 제3 변환 사이클에 있어서, 모핑 제어부(24)는 제2 순서에서 자신의 세그먼트 위치와 비교하여 표시되는 모핑 제어 신호(M)를 전송하여, 세그먼트(S2, S4)는 도 9(c)에 도시되는 바와 같이 교환될 것이다. 다시 한번 이것에 의해서, 도 11의 표에서 "제3 변환 사이클"로 표기된 두 개의 컬럼 중 첫번째 열에 도시된 바와 같이, 랜던형 소스 에러가 선택되는 순서 변화 효과를 갖게 되고, 이 전송 함수는 도 10(c)의 라인 E3에 의해서 개략적으로 도시된다.
도 10(a) 내지 도 10(c)에 도시된 3개의 전송 함수(E1 내지 E3)가 3개의 각각 상이한 사이클에서의 동일한 장치와 관련되지만,이와 별도로 이 전송 함수는 상이한 순서로 배열되나 랜덤형 소스 에러의 동일한 분포를 각각 갖는 3개의 각각 상이한 DAC와 관련하여 간주될 수 있다. 상기 설명된 세그먼트 순서의 스와핑(swapping)은 단일 DAC의 전송 함수를 한 형태에서 다른 형태로 "모핑"하는 효과를 갖는다.
두 개의 별도의 DAC는 이 장치의 세그먼트와 연관된 동일한 랜덤형 소스 에러 세트를 갖는 8개의 세그먼트를 구비하지만, 칩상에서 상이한 물리적 순서로 레이아웃됨을 고려한다. 모핑이 상기 설명한 대로 실행되지 않는 경우, 두 개 장치의 전송 함수는 상이하게 될 것이다. 예를 들어, 제1 장치가 도 9(a)에 도시된 순서로 선택된 동일한 랜덤형 소스 에러 세트를 갖고, 제2 장치가 도 9(b)에 도시된 상이한 순서로 선택된 동일한 랜덤형 소스 에러 세트를 갖는다고 가정하자. 제1 장치는 도 10(a)에 도시된 형태의 전송 함수를 갖는 반면, 제2 장치는 도 10(b)에 도시된 형태의 전송 함수를 갖을 것이다. 상기 언급한 것과 같이, 제1 DAC의 전송 함수는 도 6(b)를 참조하여 상기에서 설명한 전송 함수의 형태와 유사한 반면, 제2 DAC의 전송 함수는 도 6(a)를 참조하여 상기에서 설명한 전송 함수와 더 유사하기 때문에, 제2 고조파 왜곡이 제1 DAC보다 제2 DAC에서 더 크게 나타남을 예측할 수 있을 것이다.
각 DAC에 있어서 세그먼트가 두 개 이상의 상이한 순서의 시간 동안 배열되도록 상기한 "모핑" 동작을 각 장치에서 실행함으로써, DAC의 전송 함수는 두 개 이상의 상이한 형태를 갖는 시간 동안 변화할 것이다. 그 결과, 각 DAC는 두 개 이상의 상이한 형태의 평균에 따라 효과적인 전송 함수를 갖는다. 이것이 평균치이기 때문에, 두 개의 DAC는 더 유사한 왜곡 성능(distortion performance)을 갖도록 될 것이다. 상이한 세그먼트 순서의 수가 증가할수록, 왜곡 성능의 수렴도(convergence)가 증가한다.
전송 함수 모핑 기법은 실제 DAC에서 반드시 발생하는 전류원 불일치와 관련되어 도 9(a) 내지 도 9(c) 및 도 10(a) 내지 도 10(b)를 참조하여 상기에서 예시적으로 설명된다. 이 전류원 불일치에 의해서, 출력 신호의 진폭내의 에러(이하에서, 왜곡)가 각 변환 사이클에 제공된다. 실제로, 세그먼트는 또한 세그먼트와 연관된 시간 지연 불일치를 갖고, 추가적으로 전류 진폭 불일치를 갖는다. 이 지연 불일치 에러는 전송 함수 상에서 포인트의 (수직 편차보다는)수평 편차에 추가됨으로써 전송 함수 형태를 변화시키는 것으로 간주될 수 있다. 또한, 모핑 기법은 이러한 지연 불일치로 인한 왜곡을 감소시키는데 효과적이다[상기 모핑 기법은 표본 화 주파수(sampling frequency)가 증가함에 따라 중요한 의미를 갖게 된다].
세그먼트의 수가 8개 만큼 작을 경우, 실제로 랜덤형 소스 에러의 분포는 장치 간에서 상당히 변화된다. 그 결과, 두 개의 선택된 장치에 대하여 동일한 전류원 에러 세트가 설명된 바와 같이 나타날 가능성이 희박하기 때문에, 일반적으로 모핑 동작으로 인하여, 효과적인 전송 함수를 전체적으로 동일하게 보이도록 할 수는 없을 것이다.
그러나, 가우스 분포에서 에러가 유도되기 때문에, 장치에서의 세그먼트 수가 증가됨에 따라, 상이한 장치에서의 소스 에러의 분포가 점차적으로 보다 유사하게 될 것이다. 이러한 이유로, 통계 이론에서, 만약 모집단(parent population)이 평균(μ)과 표준 편차(σ)를 갖는다면, 표본 평균은 평균(μ)과 대략 가우스 형태의 표준 편차(
Figure 112001027442666-pat00009
)(n은 매우 큼)를 갖는 모집단으로 구성되고, 표본 분산(sample variance)은 평균{
Figure 112001027442666-pat00010
}을 갖는 모집단으로 구성된다.
그 결과, 세그먼트 수가 증가되고(예컨대, 16 이상이고 양호하게는 128 이상) 각 장치의 전송 함수가 그 장치에서 다수의 상이한 형태(예컨대, 16이상이고 양호하게는 n 이상)에 의해서 모핑되는 경우, 상이한 장치의 모든 효과적인 전송 함수는 매우 유사하게 될 수 있다. 이것은 장치 간의 성능 변화를 감소시키는 효과를 갖는데, 상기 언급된 바와 같이, 효과면에서 주어진 최소 성능 필요조건에 대하여 장치의 제조 수율을 개선하거나 주어진 수율에 대하여 보증된 최소 성능을 개선하는 것이 바람직하다. 예를 들면, 만약 전송 함수가 128의 상이한 형태에 의해서 모핑된다면, ±10 dB의 모핑 이전에 장치 대 장치 변화를 나타나는 특정 왜곡 성분은 그 변화의 대략
Figure 112001027442666-pat00011
배 또는 ±1 dB인 모핑 후에 장치 대 장치 변화를 나타내도록 예측될 수 있다.
이 효과는 상기에서 설명한 로테이션 기법 및 "마방진" 기법임에 주목한다. 세그먼트 선택 순서가 사이클 간에 로테이션되는 경우, 이것은 전송 함수에 따라 시작점(세그먼트의 서수 위치를 시작함)을 쉬프팅시키는 반면, 여전히 동일한 순서로 에러를 선택함으로써 장치에서의 동일한 모든 전송 함수의 프로필을 유지시키는 효과를 갖는다. 따라서, 여전히 각 장치는 다른 장치의 전송 함수와 상이한 전송 함수를 갖을 것이다. "마방진" 기법에 있어서, 세그먼트는 이 세그먼트가 칩상에 배열된 물리적인 순서와는 상이하지만 항상 동일한 순서로 선택되기 때문에, 특정 장치의 전송 함수는 고정되며 장치 간에서만 변할 것이다.
모핑 효과는 장치 간에서 변하고(예컨대, ±10 dB 만큼), 동일 주파수에서 이산 왜곡 성분을 협대역 노이즈와 같은 신호로 변화하는 이산 왜곡 성분(예컨대, 고조파 왜곡)을 취할 수 있지만, 장치 간의 변화는 매우 작다. 세그먼트 수 및 세그먼트가 재정리되는 방법에 따라 나머지 변화가 이루어지지만, 통상적으로는 최소한 10배 정도 작게 될 것이다. 예를 들면, DAC가 100 MHz의 사인파를 생성함에 있에서, 제2 고조파는 종래의 진폭, 예컨대 - 55 dBc(즉, 주요 신호와 관련된 - 55 dB)를 갖지만, 상이한 장치 양단에서 - 45 dBc 내지- 65 dBc의 범위를 갖는 200 MHz의 이산톤(discrete tone)일 것이다. 만약 효과적인 전송 함수가 1
Figure 112001027442666-pat00012
주기동안 다수의 가능한 형태에 의해서 모핑된다면, 제2 고조파는 대략 ±{
Figure 112001027442666-pat00013
} 또는 ±1 MHz의 주파수에서의 확산값(즉, ±3 db 포인트)과 종래의 - 55 dBc의 에너지를 갖고, 예컨대 모든 장치에 관하여 - 54 dBc 내지 - 56 dBc의 범위를 갖는 대략 200 MHz에서 노이즈로서 나타날 것이다.
전송 함수는 주파수에 따라 왜곡 성분이 확산되도록 변조되기 때문에, 전송 함수가 비교적 천천히 변화되는 것이 바람직하다. 만약 전송 함수의 변화 속도가 지나치게 빠르다면, 소망하는 신호 대역 내로 확산될 수 있다. 만약 변화 속도가 지나치게 느리다면, 순간적인 왜곡은 단순히 시간당 천천히 변화될 것이다. 따라서, 이들 두 극단적인 경우 사이의 변화 속도가 바람직하다. 또한, 전송 함수에서의 큰 단계 변화에 의해, 출력 신호에서 갑작스런 점프가 발생되고, 차례로 광대역 노이즈를 발생되기 때문에, 이는 바람직하지 못하다.
슬로우 모핑(slow morphing)은 왜곡을 협대역 내에만 확산시키기 때문에, 이 슬로우 모핑이 심지어 아주 가끔씩 왜곡을 광대역 노이즈로 변화하는 경우라도 전송 함수를 빠르게 및/또는 큰 단계 만큼[예컨대, 세그먼트 셔플링(segment shuffling)을 사용함으로써, 즉 세그먼트를 도 3의 어레이에서 4분면 ×4분면으로 뒤섞음] 변화하는 것과는 상이하다.
현재, 도 12는 도 8를 참조하여 상기한 전송 함수 모핑부(22)의 가능한 한 구조를 도시할 것이다.
도 12에 도시된 전송 함수 모핑부(22)는 8개의 로컬 디코더(1240 내지 1247) 를 포함한다. 각 로컬 디코더(124)는 두 개의 입력부, 제1 입력부는 도 8을 참조하여 상기에서 설명된 모핑 제어 신호(M)를 수신하기 위한 것이고, 제2 입력부는 이진 입력 워드(D1 내지 Dm)를 수신하기 위한 것을 구비한다. 각 로컬 디코더는 도 8에 도시된 n개의 서모메터 코드화 신호들(세그먼트 제어 신호)(T1 내지 Tn) 중 하나의 신호를 출력한다.
각 로컬 디코더(124)는 두 개의 입력부를 구비한 비교기[126: comparator]를 포함한다. 비교기(126)는 이것의 두 개 입력부를 수신하는데, 이진 입력 워드(D1 내지 Dm)는 로컬 디코더의 제2 입력부에 인가되고 각 로컬 디코더에 대하여 상이한 랜덤형 비트를 포함하는 morph_id 신호는 아래에서 설명되는 바와 같이 모핑 제어 신호에서 선택되며, 비교기의 세그먼트에 대한 서모메터 코드화 신호(T)를 출력한다.
도 12에 도시된 전송 함수 모핑부(22)를 구비한 DAC의 동작 실시예가 아래에서 설명될 것이다. 이 실시예에 있어서, n개의 세그먼트를 간소화를 위해 8이라고 가정될 것이지만, 이러한 개념에 대한 적절한 변형이 8개 이상의 세그먼트를 구비하는 DAC에도 적용될 수 있음을 이해해야 할 것이다. 이 실시예에 있어서, 8개의 세그먼트이기 때문에, 이진 입력 워드(D1 내지 Dm)은 폭이 3 비트이고, morph_id 신호는 상기 언급된 것이다.
도 12를 도 1과 비교해 보면, 이 실시예에 있어서 서모메터 코드화 신호로의 이진 입력 워드(D1 내지 Dm)의 디코딩은 "보편화"[도 1에 도시된 디코더(6)와 같은 집중형 이진 대 서모메터형 디코더에 의함]되지 않지만, 대신에 아래에서 상세히 설명되는 바와 같이 n개의 세그먼트 각각 내에서 국부적으로 수행된다.
8개의 세그먼트 각각에는 0 내지 7의 값 중 어느 하나로 선택(세그먼트에 인가되는 morph_id 신호에 따름)되는 고유 ID(로컬 ID)가 할당되고, 이 고유 ID는 이진 입력 워드(D1 내지 Dm)를 갖는 비교기(126)에 의해 비교되어 관련된 세그먼트에 대한 차동 스위치(4)의 상태를 결정한다. 이 실시예에 있어서, 이진 입력 워드가 고유 ID보다 큰 경우, 비교기의 출력(T)은 높아진다(1로 됨). 이 출력에 의해, 스위치(4)는 전류원(2)을 라인 A에 접속시킨다(이하부터, "ON" 상태로 지칭).
이러한 더 큰 비교기(264)가 상기에서 설명한 8개의 세그먼트 각각에서 사용되는 경우, 이진 입력 워드가 결코 7보다 클 수 없기 때문에, 하나의 세그먼트(ID = 7에 대한 세그먼트)는 랜덤한 사이클에서 항상 OFF 상태(T = 0)에 있게 된다. 0 변위로 유지하기 위해서(스위칭 회로의 차동 전류-스위칭 특성을 고려함), 항상 ON 상태(T = 1)에 있도록 유지되는 여분의 "가상(dummy)" 세그먼트를 구비한다. 이것은 오직 7개의 세그먼트를 사용하는 것보다 편리하다. 만약 크거나 또는 동일한 비교가 비교기 대신에 수행된다면, 여분의 "가상" 세그먼트가 0 변위를 달성하기 위해서 대신 OFF 상태(T = 0)로 유지되어야 하기 때문에, 한 세그먼트(ID = 0에 대한 세그먼트)는 항상 ON 상태(T = 1)에 있게 될 것이다.
상기 언급한 바와 같이, 세그먼트는 0 내지 7의 범위에서 ID를 갖는다. 따라서, 이진 입력보다 작은 ID를 갖는 각 세그먼트는 1에 설정된 자신의 서모메터 코드화 신호(T)를 갖을 것이다. 다른 모든 세그먼트는 0에 설정된 자신의 세보메터 코드화 신호를 갖을 것이다. 따라서, 이 실시예에 있어서 비교기(126)의 세트는 도 1의 DAC에서의 이진 서모메터형 디코더(6)로서 동일한 기본 함수를 실행한다.
이 배열을 사용함으로서, 현재 morph_id 신호를 사용하여 각 세그먼트에 할당된 ID를 변화함으로써 세그먼트 선택 순서를 단순하게 변화시키는 것이 쉽게 가능하다.
로컬 ID가 변화 가능해짐으로써, 언제나 각 8개의 로컬 디코더(126)가 도 13의 표에 도시된 세트로부터 선택된 각각의 고유 ID로 할당되도록 보장되어야 한다. 각 ID는 B0, B1 및 B2(최하위부터 최상위까지)로 계층형 비트를 갖는 3 비트의 이진수이다. 각 로컬 디코더에 있어서 그것에 할당된 상이한 ID를 갖도록 보장하는 한 방법은 단일 3 비트 마스터 코드를 유지 및 변화시키고, 이러한 3개의 비트와 이것에 부가된 이들 각각의 반전값(inverse)을 로컬 디코더로 경로 지정시키는 것이다. 이 6개의 비트는 모핑 제어 신호(M)를 형성한다. 그 후, 각 로컬 디코더는 자신의 morph_id 신호를 형성하도록 이들 6개의 비트 중 3개의 비트만을 선별한다.
도 14의 표는 모핑 제어 신호(M)의 6개의 비트가 8개의 세그먼트 각각에 대한 로컬 디코더에 의해서 사용될 수 있는 한 방법을 도시한다. 예를 들면, 세그먼트 0에 대한 morph_id는 가장 큰 수에서 상당히 작은 수까지의 순서로 비트(B2, B1, B0)를 포함하는 3 비트 워드인 반면, 세그먼트 5에 대한 morph_id는 가장 큰 수에서 상당히 작은 수까지의 순서로 비트(
Figure 112001027442666-pat00014
)를 포함하는 3 비트 워드이다. 예를 들어, 마스터 코드가 값 011을 갖는 경우, 세그먼트 0에 대한 morph_id는 011인 반면 세그먼트 5에 대한 morph_id는 110이다. 이러한 방법에 있어서, 각 로컬 디코더로의 morph_id 입력은 고유하게 됨이 보장된다. 또한, 이런 방법은 3 비 트 마스터 코드의 업데이트시에만 필요한 것이기 때문에, 세그먼트의 로컬 ID를 간단하게 변화시킨다.
덧붙여 말하자면, 상기 설명한 바와 같이 3개의 비트와 부가된 이들의 반전값(총 6개의 비트가 형성됨)이 각 로컬 디코더(126)로 경로 지정되었을 지라도, 당연히 3개의 비트에 대한 반전값 없이 3개의 비트만을 분배하고, 반전 신호를 국부적으로 생성하는 적절한 로컬 디코더에서의 인버터를 제공하는 것이 가능하다. 그러나, 각 로컬 디코더가 동일시 되지 않는 바람직하지 못한 결과가 초래될 것이다.
세그먼트의 선택 순서는 마스터 3 비트 코드가 업데이트된 방법에 따라 여러 가지 방법의 사이클 간에서 변화될 수 있다. 마스터 코드가 매 사이클[111 이후에 000으로 랩어라운딩(wrapping around)됨] 마다 간단히 증가되는 경우, 세그먼트 순서는 로테이션된다. 상기에서 나타난 바와 같이, 로테이션에 의해서, 전송 함수의 기본 형태를 변화하기 보다는 로테이션에 따라 단순히 시작점을 변화시키기 때문에, 전송 함수 모핑의 바람직하지 않은 효과가 초래될 것이다.
모핑을 달성하기 위해서, 마스터 코드의 3개의 비트(B0, B1, B2) 중 한 비트의 이진 상태는 한 사이클에서 다음 사이클로 변화될 수 있다. 이것에 의해서, 세그먼트가 그들 자신의 ID 순서로 각각 상이한 위치에 배열된다고 간주되는 경우, 여러 쌍의 세그먼트는 자신의 ID 순서로 랜덤한 위치에서 교환되는 효과를 갖는다. 예를 들면, 비트(B0)의 상태가 변화되는 경우, 이하의 위치에 있는 세그먼트가 교환된다.
0<=>1
2<=>3
4<=>5
6<=>7
쌍(위치 변화로 인함)으로 이루어진 세그먼트 양자에 의해서 이동된 거리는 1이고, 4 쌍이 동시에 교환됨으로써, 총 유효 이동값은 8이다. 이 총 유효 이동값은 각 순서 변화와 연관된 세그먼트 변화 파라메터[SCP: segment change parameter]를 한정하는데 사용될 수 있다. 총 유효 이동값은 모든 n개의 세그먼트 모두를 합산함으로써 계산되고, 만약 서수 위치의 변화가 존재한다면, 이것은 순서 변화에 의해서 초래될 것이다. 총 유효 이동값은 순서 변화에 의해 초래된 서수 위치에서의 모든 변화의 척도가 된다.
비트(B1)의 상태가 변화되는 경우, 이하의 위치에 있는 세그먼트가 교환된다.
0<=>2
1<=>3
4<=>6
5<=>7
이 경우에 있어서, 쌍으로 이루어진 세그먼트 양자에 의해서 이동된 거리는 2이고, 4 쌍이 동시에 교환됨에 따라, 총 유효 이동값(SCP)은 16이다.
비트(B2)의 상태가 변화되는 경우, 이하의 위치에 있는 세그먼트가 교환된다.
0<=>4
1<=>5
2<=>6
3<=>7
이 경우에 있어서, 쌍으로 이루어진 세그먼트 양자에 의해서 이동된 거리는 4이고, 4 쌍이 동시에 교환됨에 따라, 총 유효 이동값(SCP)은 32이다.
만약, 이 3번의 업데이트 중 하나가 각 시간마다 랜덤하게 선택된다면, 변환 사이클당 평균 총 유효 이동값(SCP의 평균값/사이클) = 8*(1/3) + 16*(1/3) + 32*(1/3) = 56/3 = 18.67 [변화값*확률]이다.
총 유효 이동값(세그먼트 변화 파라메터)은 각 변화에 대한 전송 함수에서의 모든 변화에 반영된다. 상기 언급된 바와 같이, 전송 함수는 한 상태에서 다른 상태로 천천히 모핑되어 동시에 지나치게 큰 변화가 발생되지 않도록 하는 것이 바람직하다. 이것은 순서 변화에 의해 초래되는 세그먼트에서의 서수 위치의 평균 변화값을 총 n개의 세그먼트에 대한 수 및/또는 크기로 제한함으로써 달성될 수 있다. 이것은 n에 대한 SCP값을 제한하는 것과 동일하다. 또한, 최대 및 최소 SCP값 사이의 차이가 n에 비례하여 제한되는 것이 바람직하다. 예를 들면, 최대 및 최소 SCP값이 8과 22인 경우, 차이(24)는 3n이다. 전형적인 값이 아래의 실시예에서 주어진다.
본 발명의 실시예에 있어서, 비트(B2)에 대한 변화값이 32(4n)이라는 상당히 큰 전체 변화값을 초래한다는 점에서, 비트(B2)는 거의 변화되지 않는 것이 바람직 하다.
상기 비트를 거의 변화시키지 않도록 하는 한 방법은 그레이 스케일 코드(Gray scale code)에 따라 각 시간 마다 마스터 코드를 업데이트하는 것이다. 즉, 이하의 방식: 000 -> 001 -> 011 -> 010 -> 110 -> 111 -> 101 -> 100 -> 101 -> 111 등을 따른다. 이러한 경우에 있어서, B2는 16 사이클 당 2배로 변화되는 반면, B1은 4배로 변화되고 B0은 8배로 변화되기 때문에, 변환 주기당 평균 이동값 = 32*(2/16) + 16*(4/16) + 8*(8/16) = 192/16 = 12 [변화값*확률]이다. 즉, 평균 SCP는 이 경우에 1.5n으로 제한된다.
그러나, 이 경우에 있어서, 제한된 전송 함수의 세트는 정규 구간에서 반복된다. 이 경우에 있어서, 전송 함수의 동일한 시퀀스는 매 16 변환 사이클마다 반복되어 이 구간에서 이산 측파대(discrete sideband)를 발생하는 효과를 갖는 반복 주파수(FCLK/16)를 제공할 것이다. 여기서, FCLK는 변환 사이클의 주파수이다.
상기 언급된 방법에 있어서, 비트(B0, B1, B2) 중 랜덤한 한 비트의 이진 상태는 사이클당 변화되고, 비트(B2)에 대한 변화에 의해 4 쌍의 세그먼트가 한꺼번에 4개의 세그먼트의 거리를 이동한다. 총 8개의 세그먼트에 대한 총 유효 이동값(SCP)을 제한하기 위해서, 한 번의 변화가 랜덤한 한 시점에서 이루어짐에 따라, 비트(B2)의 변화를 4번의 별도의 변화[즉, (0<=>4), (1<=>5), (2<=>6) 또는 (3<=>7)]로 분할하는 것이 가능하다. 동일한 방법으로, B1의 변화는 이 비트 변화를 두 번의 가능한 변화, 예컨대 (0<=>2 & 4<=>6) 또는 (1<=>3 & 5<=>7)로 분할함 으로써 8개의 세그먼트의 총 유효 이동값(SCP)으로 제한될 것이다. B0의 변화는 이미 8개의 총 유효 이동값을 발생시켰기 때문에, 오직 하나만 선택(0<=>1 & 2<=>3 & 4<=>5 & 6<=>7)이 가능하다.
편의상, 이 7번의 가능한 변화는 이하와 같이 표기된다.
B0 : (0<=>1 & 2<=>3 & 4<=>5 & 6<=>7)
B1a : (0<=>2 & 4<=>6)
B1b : (1<=>3 & 5<=>7)
B2a : (0<=>4)
B2b : (1<=>5)
B2c : (2<=>6)
B2d : (3<=>7)
이것은, 7개의 비트 중 대응하는 하나의 비트값을 교환함으로써 달성되는 상기 각각의 7번의 가능한 변화에 따라, (이전의 3 비트 마스터 코드보다는)7 비트 마스터 코드를 유지 및 업데이팅함으로써 구현될 수 있다. 이것을 달성하기 위해서, 로컬 ID는 도 15의 표에 도시된 이 7 비트 마스터 코드에 대응한다. 이 표와 도 13의 표를 비교함으로써, 도 13의 B2 행이 4개의 행 B2a, B2b, B2c 및 B2d로 분할됨을 볼 수 있다. 상기 4개의 행은, 이들의 이진값이 리버스되는 경우에 각각의 행이 교환될 필요가 있는 특정 쌍의 세그먼트의 두 위치에 있는 오직 한 쌍의 대향 이진값을 포함함에 따라서 상기에서 언급된 B2a, B2b, B2c, B2d로 표기된 4번의 변화에 각각 대응하는 것이다. 이와 유사하게, B1 행은 두 개의 행 B1a 및 B1b으로 분할된다. 상기 두 개의 행은, 이들의 이진값이 리버스되는 경우에 각각의 행이 교환될 필요가 있는 두 쌍의 세그먼트의 4개 위치에 있는 오직 두 쌍의 대향 이진값을 포함함에 따라서 상기에서 언급된 B1a 및 B1b로 표기된 두 번의 변화에 각각 대응하는 것이다. 도 15의 B0 행은 도 13의 B0 행과 동일하다.
현재, 모핑 제어 신호(M)는 로컬 디코더(126)에 분배되는 총 14개의 비트(7개의 비트 B0, B1a, B1b, B2a, B2b, B2c, B2d 및 이것의 반전값)를 갖는다. 각 로컬 디코더는 오직 3 비트의 morph_id만이 필요하기 때문에, 이 로컬 디코더는 도 16에 도시된 표에 따른 모핑 신호(M)에서 비트들 중 3개의 비트를 선별한다.
이 실시예에 있어서, 모핑 제어부(24)는 랜덤한 각 사이클에서 모핑 신호(M)의 7개의 비트 중에서 한 비트를 교환해야 하고, 현재 변환 사이클당 평균 이동값(평균 SCP)은 높은 순서의 비트 B1 및 B2를 분할하지 않고 18.67의 평균값과 비교되는 8(n)이 된다.
7번의 가능한 선택 중 하나의 이런 랜덤한 선택은 7번의 변화 중 하나를 선택하는 랜덤한 3 비트의 수를 발생함으로써 구현되는 것이 바람직하다. 이 임의의 3 비트의 수는 실제로 8개의 상태를 갖기 때문에, 이 상태들 중 두 개가 비트 B0을 교환함으로써 나타나는 변화를 선택하도록 하는 것이 바람직하다.
상기 언급한 바와 같이, 도 12를 참조하여 상기에서 설명한 전송 함수 모핑부(122)에 있어서, 서모메터 코드화 신호(T1 내지 Tn)로의 이진 입력 워드(D1 내지 Dm)의 디코딩은 "보편화"[도 1에 도시된 디코더(6)와 같은 집중형 이진 대 서모메터형 디코더에 의함]되지 않지만, 대신에 n개의 세그먼트 각각 내에서 국부적으로 수행된다. 또한, 다른 상이한 방법, 예컨대 우선, 도 1에 도시된 디코더(6)와 같은 이진 대 서모메터형 디코더를 사용하여 서모메터 코드화 신호의 세트를 발생한 후, 이 서모메터 코드화 신호를 재정리하여[예컨대, 배럴 쉬프터(barrel shifter)를 사용함] 세그먼트 제어 신호(T1 내지 Tn)를 생성하는 방법에 의해서, 도 8에 도시된 전송 함수 모핑부(22)를 구현하는 것이 가능함을 이해해야 할 것이다.
전송 함수의 다수의 상이한 형태가 시간의 경과에 의해 수평으로 이동되기 때문에, 최하위 장치 대 장치 변화를 달성하기 위해서는 DAC에서 세그먼트의 선택 순서는 모든 가능한 순서에 의해서 서서히 변화되는 것이 이상적이다. 그러나, 다수의 세그먼트에 대하여 상기의 내용을 달성하기 위해서 회로가 복잡해지는데(예컨대, 게이트 수에 대한 것임), 실제로는 이것이 금지될 수 있다. 이러한 점에 있어서, 감지 가능한 중간물(compromise)은 한편으로 회로의 복잡성을 증가시키고, 다른 한편으로는 포함될 수 있는 세그먼트 순서의 총수를 제한하도록(따라서, 장치 대 장치 변화량은 모핑에 의해 감소될 수 있음) 만들어져야 한다.
하나의 가능한 절충안은 세그먼트를 그룹으로 분할하고, 분할된 그룹 내에서만 세그먼트를 교환하는 것이다. 각 그룹 내의 세그먼트가 전체의 전송 함수의 양단에서 고르게 확산되도록 추가적으로 배열함으로써, 전체 회로의 복잡성을 상당히 감소시키는 반면에도 여전히 바람직한 모핑 성능을 달성하는 것이 가능하다. 예를 들면, 도 17은 총 16개의 세그먼트(S0 내지 S15)가 각각 8개의 세그먼트를 포함하는 두 그룹 "Group 0" 및 "Group 1"로 분할되는 예를 도시한다. Group 0에는 (S0, S2, S4, S6, S8, S10, S12, S14)가 포함되고, Group 1에는 (S1, S3, S5, S7, S9, S11, S13, S15)가 포함된다. 이 세그먼트의 도시된 위치는 전송 함수(선택 순서)와 관련되고, 칩 상에서의 세그먼트의 물리적 위치일 필요는 없다. 따라서, 세그먼트가 실제로 전송 함수 양단에 확산되는 경우라도, 그룹에서의 모든 세그먼트가 칩상에서 상호간에 근접하게 위치되도록 배열하는 것이 가능하다(및 바람직함). 한 그룹에서의 세그먼트는 다른 그룹에서의 세그먼트와 절대 교환되지 않는다.
그룹 수의 선택은 또 다른 절충안이다. 큰 그룹은 선형성(linearity)을 개선(상이한 DAC 사이에서 정합시킴)하지만, 작은 그룹은 보다 소수의 세그먼트가 매 클럭 사이클마다 상태 위치를 변화하기 때문에 광대역 노이즈를 거의 발생시키지 않는다.
도 12 내지 도 16을 참조하여 상기에서 설명한 실시예에 있어서, 총 8개의 세그먼트는 3 비트의 이진 데이터 입력 워드(D1 내지 Dm)에 의해서 처리된다. 각 세그먼트의 로컬 디코더는 서모메터 코드화 신호(T1 내지 Tn)를 유도하기 위해서 3비트의 이진 데이터 입력 워드(D1 내지 Dm)와 비교되는 3 비트의 로컬 ID를 갖는다. 게다가, 각 세그먼트와 연관된 로컬 ID는 세그먼트 순서가 지속적으로 변화되기 때문에, 여러 가지 방법에 의해서 스와핑된다. 도 12 내지 도 16의 배열은 현재 이하에서 설명되는 바와 같이, 128개의 세그먼트를 포함한 보다 실용적인 DAC로 쉽게 변형될 수 있다.
128개의 세그먼트는 8개의 세그먼트의 16개 그룹으로 분할될 수 있다. 그것은 다음과 같다.
group 0 = 세그먼트 (0, 16 ... 96, 112)
group 1 = 세그먼트 (1, 17 ... 97, 113)
...
group 14 = 세그먼트 (14, 30 ... 110, 126)
group 15 = 세그먼트 (15, 31 ... 111, 127)
이 배열에 따라, 한 그룹의 각 멤버(member)는 전송 함수에서의 16개 세그먼트의 거리에 의해서 그룹 중 이웃하는 멤버와 분리되고, 각 그룹의 멤버들은 전송 함수 양단에서 고르게 확산된다. 각 그룹은 각 그룹에 대하여 고정되고 상이한 그룹 공통의 모든 멤버에 대한 4개의 ID 비트(4개의 최하위 비트) 및 그룹의 각 멤버에 대하여 상이한 3개의 ID 비트(최상위 3비트)를 갖는다.
DAC에서 128개의 세그먼트가 처리되기 때문에, 7 비트의 데이터 워드 입력(D1 내지 Dm)이 필요로 되고, 각 세그먼트의 로컬 디코더는 7 비트의 로컬 ID를 갖는다. 특정 그룹의 멤버에 대한 이 7 비트 로컬 ID의 4개의 최하위 비트[LSB: least significant bit]는 그 특정 그룹에 고유한 4 비트 결합에 고정 배선될 수 있는 반면, 특정 그룹의 각 멤버는 상기에서 설명한 바와 같이 그 멤버에 대한 로컬 ID의 3개의 최상위 비트[MSB: most significant bit]를 제공하기 위해 14 비트 모핑 신호에서 3개의 상이한 비트를 선택할 수 있다. 현재, 마스터 코드는 그룹 내의 주변에 있는 스와핑 멤버(swapping member)들을 변화시킬 수 있지만, 상이한 각 그룹에 속해있는 스와핑 멤버들을 변화할 수 있을 것이다.
또한, 변환 사이클당 실행되는 스와핑 멤버의 총수(또는 SCP)를 감소하기 위해서, 오직 한 그룹만이 각 사이클에 대하여 교환되는 것이 바람직하다. 이것은 그 룹 중 하나가 특정 변환 사이크에서 활성화되도록 선택하는 4 비트의 랜덤한 수를 발생시킴으로써 달성될 수 있다. 그 후, 모핑 제어 신호(M)는 특정 사이클에서 활성 그룹의 스와핑 멤버로서 작용한다.
도 18은 본 발명의 또 다른 실시예에 따라 16개의 세그먼트 각각의 8개의 그룹으로 분할된 총 128개의 세그먼트를 포함하는 도 8의 전송 함수 모핑부(22)의 구조를 도시한다. 이것은 이하와 같다.
group 0 = 세그먼트 (0, 8 ... 112, 120)
group 1 = 세그먼트 (1, 9 ... 113, 121)
...
group 6 = 세그먼트 (6, 14 ... 118, 126)
group 7 = 세그먼트 (7, 15 ... 119, 127)
이 배열에 따라, 한 그룹의 각 멤버는 전송 함수에서의 8개의 세그먼트의 거리에 의해서 그룹의 이웃하는 멤버와 분리되고, 각 그룹의 멤버들은 전송 함수 양단에서 고르게 확산된다.
도 18의 전송 함수 모핑부(22)는 한개의 그룹 인에이블 디코더(8) 및 8개의 그룹(300 내지 307)을 포함한다. 전송 함수 모핑부(22)는 7 비트의 이진 입력 워드(D1 내지 Dm), 4 비트 "local_en" 신호 및 3 비트 "global_en" 신호를 수신하는 입력부를 구비한다. "local_en" 신호 및 3 비트 "global_en" 신호 모두는 도 8를 참조하여 상기에서 설명된 모핑 제어 신호(M)를 포함한다. 각 세그먼트 그룹(30)은 16개씩 총 128개의 서모메터 코드화 출력부(T1 내지 Tn)를 출력한다. 그룹 인에이블 디코더(8)는 glpbal_en 신호를 수신하는 입력부 및 8 비트 group_en 신호를 출력하는 출력부를 구비한다. 각 세그먼트 그룹(30)은 8 비트 group_en 신호의 비트 중 사전결정된 한 비트를 수신하기 위한 입력부, local_en 신호를 수신하기 위한 입력부 및 이진 입력 데이터 워드(D1 내지 Dm)를 수신하기 위한 입력부를 구비한다.
local_en 신호 및 global_en 신호는 도 8에 도시된 모핑 제어부(24)에 의해서 매 변환 사이클마다 발생된다. global_en 신호는 특정 변환 사이클에 대하여 세그먼트의 스와핑 멤버를 갖기 위해서 8개의 세그먼트 그룹(300 내지 307) 중 한 그룹을 선택하는 3 비트의 랜덤한 수이다. 선택되지 않은 모든 세그먼트 그룹에 있는 세그먼트는 종래의 사이클에 의해서 세그먼트가 정렬되도록 유지된다. 그룹 인에이블 디코더(40)는 1/N의 8비트 group_en 신호(1-of-N eight-bit group_en signal)를 생성하기 위해서, 3 비트 global_en 신호의 각 상이한 값에 대하여 1로 설정(나머지 모든 group_en 비트는 0으로 설정됨)되는 group_en 비트 중 상이한 비트에 따라 이 3 비트의 global_en 신호를 디코딩한다. 8개의 group_en 신호 비트는 8개의 세그먼트 그룹(300 내지 307) 중 상이한 각각의 그룹에 인가된다.
모핑 제어부(24)에 의해서 생성된 local_en 신호는, 변환 사이클에서 선택된 세그먼트 그룹(30)에서의 세그먼트상에서 실행하기 위해서 15개의 가능한 세그먼트 스와핑 중 하나를 선택하는 4 비트의 랜덤한 수이다. local_en 신호는 16개의 상이 한 상태를 갖기 때문에, 이들 상태 중 두 개는 15개의 가능한 세그먼트 스와핑 중에서 동일하게 교환된다. 이것은 이하에서 보다 상세히 설명될 것이다.
도 19는 세그먼트 그룹(300 내지 307)의 구조를 보다 상세히 도시한다. 각 세그먼트 그룹(30)은 16개의 세그먼트 디코더(340 내지 3415) 및 모든 세그먼트(340 내지 3415) 사이에서 공통으로 분담된 단일 그룹 디코더(32)를 포함한다. 그룹 디코더(32)는 상기에서 설명한 local_en 및 group_en 신호를 수신하기 위한 입력부 및 이진 입력 데이터 워드(D1 내지 Dm)의 3개의 최하위 비트를 수신하기 위한 입력부를 구비한다. 또한, 그룹 디코더(32)는 그룹에서의 모든 16개의 세그먼트의 로컬 ID 중 3개의 최하위 비트를 나타내는 3 비트의 group_id 신호를 수신하기 위한 입력부를 구비한다. 또한, 그룹 디코더(32)는 단일 비트 "comp" 출력부 및 30 비트의 morph_id bus 출력부를 구비한다. 각 세그먼트 디코더(34)는 이진 입력 데이터 워드(D1 내지 Dm) 중 4개의 최상위 비트를 수신하기 위한 입력부, comp 신호를 수신하고 그룹 디코더(32)에서 선택된 morph_id bus 신호 중 선택된 비트를 수신하기 위한 추가적인 입력부 및 서모메터 코드화 출력 신호(T) 중 한 신호를 출력하는 하나의 단일 비트 출력부를 구비한다.
현재, 그룹 디코더(32) 및 세그먼트 디코더(34)의 구조 및 동작이 도 20 내지 도 22를 참조하여 보다 상세히 설명될 것이다. 그룹 디코더(32)는 도 21(a)에서 더 상세히 도시되는 LSB 디코더(321) 및 도 21(b)에서 더 상세히 도시되는 모핑 신호 디코더(325)를 포함한다. LSB 디코더(321)는 비교기(322) 및 래치부(323)를 포 함하는 반면, 모핑 신호 디코더(325)는 스와핑 선택기[326: swapping selector] 및 D형 플립 플롭부(327)의 세트를 포함한다. 각 세그먼트 디코더(34)는 비교기(342) 및 래치부(344)를 포함한다.
LSB 디코더(321) 내의 비교기(322)는 이진 입력 워드(D1 내지 Dm) 중 3개의 최하위 비트와 그 그룹에 대한 고유 3 비트 그룹 ID "group_id"를 비교한다. 비교한 결과는 래치부(323)에 의해서 래치되어 신호 "comp"로서 출력되고, 세그먼트 디코더(340 내지 3415)의 각각의 비교기(342)를 통과한다. 그 후, 세그먼트 디코더(34)내의 비교기(342)는 이진 입력 워드(D1 내지 Dm) 중 4개의 최상위 비트와 그 세그먼트에 대한 4개의 비트 "morph_id"를 비교하고, 최하위 비트와 비교하여 결과된 "comp"를 사용함으로써, 최상위 비트에서 유사한 동작을 실행한다. 세그먼트 디코더(34)에서 실행된 비교의 결과에 의해, 그 세그먼트에 대한 차동 스위치(4)를 제어하는 서모메터 코드화 출력 신호(T)가 나타난다.
상기에서 설명한 실시예에 있어서, 세그먼트가 그룹으로 분할되지 않은 도 12를 참조하여, 각 로컬 디코더(124)내의 비교기(126)는 이진 입력 워드(D1 내지 Dm)의 모든 m 비트와 morph_id 신호의 모든 m 비트를 비교한다. 이 실시예에 있어서, 로컬 디코더에 의해서 실행된 동작은 그룹 디코더(32) 내의 LSB 디코더(321)에 의해서 실행된 최하위 비트의 동작 및 세그먼트 디코더(34)에 의해서 실행된 최상위 비트의 동작으로 분할된다. LSB 디코더(321)는 이진 입력 워드(D1 내지 Dm)의 3개의 최하위 비트 및 세그먼트 ID의 3개의 최하위 비트(group_id)만을 사용한다. 세그먼트 디코더(34)는 이진 입력 워드(D1 내지 Dm) 중 4개의 최상위 비트 및 세그먼트 ID의 4개의 최상위 비트(morph_id)를 사용한다. 캐리 비트(carry bit) "comp"는 최하위 비트 비교기(322)로부터 최상위 비트 비교기(342)로 전송되는 것이 필요시된다.
이 두 스테이지의 비교 프로세서는 필수적인 것이 아님을 이해해야 할 것이다. 하나의 단일 7 비트의 비교는, morph_id 비트가 포함되는 4개의 최상위 비트 및 그룹내의 모든 세그먼트에 공통인 group_id 비트가 포함되는 3개의 최하위 비트에 따라 각 세그먼트에 대하여 실행되도록 배열될 수 있다. 그러나, 두 스테이지의 프로세서는, 3개의 최하위 비트의 비교에 대한 회로가 한 그룹내의 모든 세그먼트 사이에서 분할될 수 있기 때문에 세그먼트 디코더의 각각에 제공되는 4 비트의 비교기만이 필수적으로 사용된다. 게다가, 두 스테이지 프로세서는 출원되어 계류중인 유럽 공개 번호 제EP-A-1100203호에서 상세하게 설명되는 바와 같이, 변환 사이클에서의 동작과 인접한 사이클에서의 동작이 오버랩핑됨에 따라 로컬 디코더에 의해 실행된 동작이 파이프라인화(pipelined)되는 것을 허용한다.
현재, 각 세그먼트의 ID 중 4개의 최상위 비트(또는 morph_id)를 발생하는 프로세스가 도 21(b), 도 23 및 도 24를 참조하여 설명될 것이다. 상기 언급한 것과 같이, 모핑 신호 디코더(325)에 의해서 모핑 제어부(324)로부터 수신된 local_en 신호는, 랜덤한 그룹 선택 신호 group_en에 의해 변환 사이클에서 선택된 세그먼트 그룹(30)의 세그먼트에서 실행하기 위해서 15개의 가능한 세그먼트 스와핑 중 하나를 선택하는 4 비트의 랜덤한 수이다. 상기에서 설명된 실시예에 있어 서, 한 그룹내에 오직 8개의 세그먼트를 갖는 도 12를 참조하여, 7번의 가능한 스와핑 중 하나는 3 비트의 랜덤한 수에 의해서 랜덤하게 선택되고, 7 비트의 마스터 코드의 비트 중 한 비트의 이진 상태를 교환함으로서 달성된다. 이것과 동일한 함수가 본 발명의 실시예에서 모핑 제어 디코더(325)에 의해 실행된다.
이 경우에 있어서, 한 그룹내의 16개의 세그먼트는 4 비트의 morph_id를 필요로 한다. 만약 스와핑이 4 비트의 마스터 코드의 비트 B3, B2, B1 및 B0 중 한 비트의 이진 상태를 변화하는 방법에 의해 영향을 받는다면, 아래의 스와핑이 발생한다.
B0: (02468ACE) <=> (13579BDF)
B1: (014589CD) <=> (2367ABEF)
B2: (012389AB) <=> (4567CDEF)
B3: (01234567) <=> (89ABCDEF)
여기서, 각 그룹의 멤버는 16진법의 멤버(0, 1, 2, ...,9, A, B, C, D, E, F)로 표기된다. 예를 들면, 그룹 0의 멤버 0은 세그먼트 0이고, 멤버 1은 세그먼트 8이며, 멤버 E는 세그먼트 112이고 멤버 F는 세그먼트 120이다.
상기 스와핑 각각에 대한 한 그룹내의 멤버들에 의해서 이동된 총 거리는 스와핑 B0, B1, B2 및 B3에 대하여 각각 16, 32, 64 및 128이다. 실제로, 한 그룹의 각 멤버는 8개의 세그먼트에 의해서 이웃하는 멤버와 분리되기 때문에, 이것은 평균 총 유효 이동값(SCP)인 128(n), 256(2n), 512(4n) 및 1024(8n)의 세그먼트 각각을 나타낸다. 전송 함수에서 발생되는 총 변화값을 제한하기 위해서, 상기 변화값 은 상기에서 설명한 것과 유사한 방법으로 아래의 부수적인 선택값으로 분할된다.
B0: (02468ACE) <=> (13579BDF)
B1a: (048C) <=> (26AE)
B1b: (159D) <=> (37BF)
B2a: (08) <=> (4C)
B2b: (19) <=> (5D)
B2c: (2A) <=> (6E)
B2d: (3B) <=> (7F)
B3a: (0) <=> (8)
B3b: (1) <=> (9)
B3c: (2) <=> (A)
B3d: (3) <=> (B)
B3e: (4) <=> (C)
B3f: (5) <=> (D)
B3g: (6) <=> (E)
B3h: (7) <=> (F)
이 각각의 선택에 대한 총 변화값은 16개의 세그먼트의 이동값이다. 각 멤버가 8개의 세그먼트에 의해서 분리됨에 따라서, 소정의 변화에 대한 총 유효 이동값(SCP)은 16 ×8개의 세그먼트, 즉 128개의 세그먼트이다. 따라서, 이 경우에 있어서, 사이클당 평균 SCP는 n으로 제한된다.
매 변환 사이클마다 업데이팅되는 상기 설명된 마스터 코드는 이 실시예에서 도 21(b)에 도시된 15개의 D형 플립 플롭부(327) 세트의 15개의 Q 출력부에 의해 나타난다. 15개의 Q 출력부와 함께 15개의
Figure 112001027442666-pat00015
출력부는 세그먼트 디코더(34)에 공급되는 30 비트의 morph_id_bus 신호를 형성한다. 각 세그먼트 디코더는 도 23의 표에 요약된 것과 같은 자신의 4 비트 morph_id 신호를 형성하기 위해서 morph_id_bus 신호로부터 고유한 4개의 비트 세트를 사용한다.
4 비트의 local_en 신호는 상기 15개의 스와핑 중 하나를 선택하여 특정 변환 사이클에서 생성된다. 스와핑은 group_en 신호가 그 사이클에 있는 특정 그룹에 대하여 하이(high)인 경우에만 일어난다. local_en 신호가 16개의 상이한 상태를 갖기 때문에, 이 상태들 중 두 개는 15개의 가능한 세그먼트 스와핑 중에서 동일한 것을 선택한다. 모핑 신호 디코더(325)내의 스와핑 선택기(326)는 도 24에 도시된 표에 따라, 교환하기 위해서 비트들 중 하나가 선택된 하이 비트를 갖는 1/N의 15 비트 중재 디코더 신호를 생성한다. 이 실시예에 있어서, 스와핑 "B0"은 0000 및 0001 모두의 local_en 값에 대하여 활성화된다. group_en이 0으로 설정되는 경우, 스와핑이 실행되지 않는다.
D형 플립 플롭부(327) 세트의
Figure 112001027442666-pat00016
출력부는 각 D 입력부로서 플립 플롭부로 다시 공급된다. 이것에 의해서, 출력부는 플립 플롭부가 클록된 각 시간에 토글링(toggling)된다. 그러나, 하나의 플립 플롭부만이 중재 디코드화 신호에 의해서 인에이블되기 때문에, 15 비트의 마스터 코드 중 오직 한 비트만이 각 변환 사이클에서 토글링된다.
각 8개의 가능한 스와핑의 16개의 그룹(또는 16개의 가능한 스와핑의 8개 그룹과 동등함)에 따라서, 주어진 스와핑이 반복되도록 하기 위해서 128개의 클록 사이클 구간(평균상)이 필요로 된다. 이것은 각 왜곡 성분을 대략 ±(FCLK/128)의 대역에 확산되는 노이즈로 변화시키는 효과를 갖기 때문에, 각 노이즈 대역은 624 Ms/s에서 대략 10 MHz(또는 ±5 MHz)의 폭을 갖는다. FCLK 및 평균 스와핑 반복 구간을 적절하게 선택함으로써, 각 왜곡 성분에 집중된 노이즈 대역은 이 대역이 원하는 신호 대역내로 연장되지 않도록 크기가 제한될 수 있다.
첫 번째 실시예에 있어서, 실제로 노이즈 확산은 이것의 절반이기 때문에, 각 노이즈 대역은 624 Ms/s에서 대략 5 MHz(또는 ±2.5 MHz)의 폭을 갖는다. 이것은, DAC가 디코더 회로의 두 개의 블록(block)을 갖기 때문에 달성된다. 상기 두 개의 블록 중 하나는 홀수의 변환 사이클에서 입력 신호를 디코딩하는데 사용되는 "홀수" 블록이고, 다른 하나는 짝수의 변환 사이클에서 입력 신호를 디코딩하는데 사용되는 "짝수" 블록이다. 따라서, 출원되어 계류중인 영국 특허 공개 번호 제GB-A-2356301호(한국 특허 출원 번호 제10-2000-0066379호에 대응함)에서 더 상세히 설명되는 바와 같이, 각 "홀수" 및 "짝수" 블록은 DAC 업데이팅 속도의 절반에서 클록된다.
그레이 코드 업데이팅 방법의 사용에 관하여 상기 언급된 것과 같이, 만약 동일한 세트의 전송 함수가 매 16개의 사이클마다 반복된다면, 이것은 (FCLK/16)의 간격에서 이산 측파대(discrete sideband)를 발생하는 효과를 갖을 것이다. 그러나, 만약 전송 함수의 세트가 또한 변화된다면, 대략적으로 이 측파대에 노이즈가 확산될 것이다. 만약 대역폭 확산이 너무 크게된다면, 모핑이 더 천천히 발생하기 때문에 세그먼트가 교환되는 속도가 감소될 수 있다. 세그먼트 순서는 매 사이클마다 변화될 필요는 없기 때문에, 이 세그먼트 순서는 일부 사이클(예컨대, 별도의 사이클)에서 세그먼트 순서의 변화없이 배열될 수 있다.
8개 세그먼트의 16개 그룹 대신에 16개 세그먼트의 8개 그룹을 사용하는 선택은 레이아웃(layout)을 고려함으로써 부분적으로 이루어진다. 각 그룹은 한 단부의 그룹 논리에 따라서 16개의 멤버의 로우(row)로 레이아웃된다. 전체 블록이 "홀수" 및 "짝수" 논리에 대하여 되풀이되기 때문에, 이 레이아웃은 두 그룹 사이의 공통 논리를 갖는 16 ×16 어레이로 된다. 각 멤버(로컬 디코더, 대략 200개의 게이트)가 대략적으로 사각형(사각형은 상호 결합을 최소화시키는 최상의 형태임)이기 때문에, 상층의 레이아웃은 대략적으로 사각형이다.
또한, 상기 설명된 모핑 기법은 출원되어 계류중인 유럽 공개 번호 제EP-A-1100203호에 상세하게 설명되는 세그먼트 로테이션 기법과 결합하여 사용될 수 있다. 참조로써, 이것의 전체 내용이 본 명세서에 통합된다.
도 25(a) 내지 도 25(c)에서 개략적으로 도시되는 바와 같이, 로테이션 기법에 있어서, 세그먼트는 세그먼트의 임의의 수 r(로테이션 수)에 의해서 각 변환 사이클이 로테이팅된다. 예를 들면, 도 25(a)의 세그먼트 배열(ordering)은 단부에서 다시 시작점으로의 세그먼트 랩어라운딩에 따라, 3개의 세그먼트의 수 r에 의해서 로테이팅되었다. 3개의 세그먼트의 추가적인 로테이션에 의해서, 도 25(c)에 도시된 것처럼 로테이션 배열이 이루어진다. 이것은 전송 함수의 형태를 실제로 변화시키지 않고, 전송 함수의 시작 위치를 쉬프팅하는 효과를 갖는다.
세그먼트 로테이션에 대한 퍼실리티(facillity)는 상기 도 18 내지 도 24를 참조하여, 각 변환 사이클에서 로테이션 수 r을 세그먼트와 연관된 group_id 및 morph_id의 결합으로 구성된 세그먼트의 완전한 local ID에 추가함으로써 상기 설명된 모핑 회로내에 쉽게 구비될 수 있다. 이것은, 비교 동작이 그룹 디코더(32)의 LSB 디코더(325)내의 비교기(322)에 의해 실행되기 전에 로테이션 수 r의 3개의 최하위 비트를 group_id 값에 추가하고, 비교가 세그먼트 디코더(34)내의 비교기(342)에 의해서 실행되기 전에 로테이션 수 r의 4개의 최상위 비트를 morph_id 값에 추가함으로써 달성될 수 있다. 또한, 캐리 비트는 최하위 비트 가산기에서 최상위 비트 가산기로 전송될 것이다.
모핑이 로테이션과 결합하여 적용되는 경우, 모핑은 로테이션 이후에 여전히 나타나는 장치 대 장치의 변화를 제거하고, 또한 로테이션에 의해 발생되는 스펙트럼내의 이산톤을 제거한다. 로테이션 수의 랜덤한 확산화를 위해 종래에 필요로된 로테이션과 결합된 모핑은 모핑이 사용되는 경우에 더 이상 필요하지 않지만, 로테이션과 결합된 모핑은 노이즈층의 평탄화를 개선하는데 여전히 사용될 수 있다.
100 내지 200 kHz 만큼 채널이 따로 이격된 GSM 통신 시스템의 실시예를 참조하여, 노이즈는 한 채널의 최소폭 만큼 확산되는 것이 바람직하다. 또한, 확산화는 로테이션에 의해 발생된 왜곡 성분이 이 성분의 의도된 위치(통상적으로, 흥미 있는 대역에서 최소 5 MHz정도 떨어짐)에서 상당히 떨어져 확산되지 않도록 충분히 작아야 한다. 통상적으로, 모핑에 의해 초래된 확산화는 ±2.5 MHz의 순서에 있기 때문에, 로테이션 성분은 흥미있는 대역내로 확산되지 않는다.
현재, 세그먼트 아키텍처를 구비한 회로에 관한 발명의 제3 측면, 특히 세그먼트 디지털 대 아날로그 변환기(DAC)를 설명할 것이다.
상기 언급된 바와 같이, 출원되어 계류중인 유럽 특허 공개 번호 제EP-A-1100203에는, 장치 비선형에 의해 발생된 왜곡 성분을 주파수로 변형하여 소망하는 신호 대역 외부[외부 대역(out of band)]에서 나타나게 하는 "노이즈 형성" 기법을 설명한다. 이것은, 세그먼트가 선택되는 순서를 로테이팅하고 또한 이산톤이 출력에 나타나지 않도록 로테이션 수에 소정의 작은 랜덤형 확산을 적용으로써 달성된다. 본 발명의 제3 측면은 왜곡을 바람직하게 재위치시키기 위한 적절한 파라메터의 선택 또는 확립을 용이하게 하는 회로에 관한 것이지만, 보다 일반적으로는 아래에 언급되는 바와 같이 상이한 위치에서 응용 가능하다.
도 26은 본 발명의 제3 측면에 적용될 수 있는 DAC의 일부를 도시한다. 도 26의 DAC는 디지털 회로부 및 아날로그 회로부를 구비한다. 아날로그 회로부는 복수의 세그먼트(또는 셀)를 구비하는데, 각 세그먼트는 정전류원(2) 및 스위치(4)를 구비한다. 각 세그먼트의 스위치(4)는 디지털 회로부(DC)로부터 공급된 개별적으로 대응하는 서모메터 코드화 신호(OT)에 의해 제어된다.
도 27은 도 26에 도시된 세그먼트들 중 하나에 구비된 전류원(2) 및 스위치(4)의 구조를 보다 상세히 도시한다. 정전류 트랜지스터(10)는 전위(Vpcs)에 유지되는 게이트를 구비하고, 관련된 세그먼트의 정전류(I)를 발생하는 것을 도와준다. 캐스코드(cascode) 트랜지스터(20)는 전위(Vpcasc)에 유지되는 게이트를 구비하고, 회로가 사용되고 있는 경우에 전압 변화로부터 정전류 트랜지스터(10)를 차폐하도록 한다. 이 두 개의 트랜지스터 모두는 도 26에 도시된 개별적인 전류원(2)을 구성한다. 제1 및 제2 트랜지스터(30, 40)는 도 26에 도시된 세그먼트의 개별적인 차동 스위칭 회로(4)를 구성한다. 이 제1 및 제2 트랜지스터(30, 40)를 구동하기에 적합한 회로가 출원되어 계류중인 영국 특허 공개 번호 제GB-A-2356304호(한국 특허 출원 번호 제10-2000-0066331호에 대응함)에서 설명되는데, 참조로써 이것의 전 내용이 본 명세서에 통합된다. 트랜지스터(30, 40)의 각 드레인은 도 26에 도시된 차동 스위칭 회로의 제1 및 제2 단자에 각각 대응하는 각 출력 노드 OUTA 및 OUTB에 접속된다.
도 26의 DAC에 있어서, 디지털 회로부는 또한 이진 서모메터형 디코더(6), 세그먼트 로테이션부(22) 및 로테이션 제어부(24)를 구비한다. 세그먼트 로테이션부(22)는 서모메터 코드화 입력 신호(IT1 내지 ITn) 세트가 수신되는 n개의 입력부를 구비한다. 이 서모메터 코드화 입력 신호(IT1 내지 ITn)는 DAC에 인가된 이진 입력 워드(D1 내지 Dm)를 기초하여 이진 서모메터형 디코더(6)에 의해서 생성된다.
또한, 세그먼트 로테이션부(22)는 디지털 회로 DC의 서모메터 코드화 출력 신호(OT1 내지 OTn) 중 각각의 신호들이 생성되는 n개의 출력부를 구비한다. 또한, 세그먼트 로테이션부(22)는 로테이션 제어부(24)에서 로테이션 수 r을 수신하기 위하여 이 로테이션 제어부의 한 출력부에 접속된 제어 입력부를 구비한다. 로테이션 제어부(24)는 외부에서 인가된 제어 신호(MEAN, SPREAD)를 각각 수신하기 위한 제1 및 제2 입력부를 구비한다.
DAC는 사전결정된 동작 주파수(표본화율) FDAC에서 일련의 동작 사이클(변환 사이클)을 실행한다. 예를 들면, FDAC는 초당 10억만 샘플(100 Msamples/s)이다. 각 사이클에서, 이진 서모메터형 디코더(6)는 외부에서 인가된 입력 워드(D1 내지 Dm)를 n개의 서모메터 코드화 신호(IT1 내지 ITn)로 변환시킨다. 또한, 각 사이클에서, 세그먼트 로테이션부(22)는 그 사이클에서 사용될 로테이션 수 r의 값을 수신하고, 수신된 r값에 따라 서모메터 코드화 입력 신호(IT1 내지 ITn)에서 n개의 서모메터 출력 신호(OT1 내지 OTn)를 유도한다.
세그먼트의 로테이션 효과는 도 28(a) 및 도 28(c)를 참조하여 설명될 수 있다. 각 도면은 DC에서 DAC 표본화율 FDAC의 절반인 주파수까지의 주파수 범위에 걸쳐서 도 26에 도시된 DAC의 출력 신호(VA - VB)의 신호 대 잡음비(SNR)를 도시한다. 각 도면에 있어서, 수직축상에 나타난 SNR은 dB으로 측정되고, 수평축상에 나타난 주파수는 표본화율 FDAC의 부분으로서 측정된다. 이 실시예에서 세그먼트의 수 n은 64라고 가정한다.
각 실시예에서 보는 바와 같이, 광역 노이즈 피크치는 대략 0.3 FDAC에서 0.5 FDAC까지[나이퀴스트 주파수(Nyquist frequency)]에 있다. 이 광역 노이즈 피크치는 양자화 에러의 효과를 제거하기 위해서 입력 데이터(D1 내지 Dm)에 인가된 하이 패스(high pass) 필터링된 디더링(dithering)의 결과이다. 본 설명을 위하여, 이 광역 노이즈 피크치는 무시될 수 있다.
본 실시예에 있어서, DAC가 DAC의 출력에서 4개의 "톤" T, 즉 4개의 상이한 주파수 성분으로 구성된 출력 신호를 합성하는데 사용되도록 가정한다. 이 4개의 톤은 0.09 FDAC에 가까운 주파수에 집중된다. 각 톤(T)은 DAC의 풀 스케일 출력 진폭(FS)의 -13 dB의 피크치 진폭을 갖는다. 톤의 총합계 피크치는 -1 dB의 FS이다. 덧붙여 말하자면, 복수의 톤에 의해서 출력 신호가 출력 스펙트럼의 노이즈 성분을 쉽게 식별하도록 하기 때문에, 출력 신호는 본 발명의 실시예에서 4개의 톤으로 구성되도록 가정한다.
도 28(a)는 세그먼트 로테이션이 한 사이클에서 다음 사이클로 실행되지 않는 경우, 즉 각 사이클마다 r = 0인 경우의 출력 신호 주파수 스펙트럼을 도시한다. 도면에서 보는 바와 같이, 비록 DC에서 0.3 FDAC까지의 주파수 범위에서 평균 노이즈 레벨이 -90 dB 근처에 있는 경우라도, 4개의 톤(T)에 가까운 주파수에서 커다란 상호 변조 생성물(M)이 존재하게 된다. 이 상호 변조 생성물(M)은 세그먼트의 불일치로 결과된다.
도 28(b)는 로테이션 수 r = 1이 각 사이클에 사용되는 경우, 출력 신호 주파수 스펙트럼을 도시한다. 이 경우에 있어서, 현재 톤(T)에 가까운 상호 변조 생 성물(M)이 존재함을 볼 수 있다. 그러나, 대신에 출력 신호 주파수 스펙트럼은 주파수 구간 △f = FDAC/n(이 실시예에 있어서, △f = 0.0156 FDAC)에서 1 내지 19로 표기된 주파수 성분을 포함한다. 이 주파수 성분은 한 사이클에서 다음 사이클로의 세그먼트 로테이션의 결과로써 출력 신호 주파수 스펙트럼에 나타나며, 이하에서 "로테이션 성분"으로 언급된다.
제1 로테이션 성분(성분 1)은 주파수 r△f를 갖는다. 제2 로테이션 성분(성분 2)은 주파수 2r△f를 갖고, 제3 및 높은 순서의 로테이션 성분은 주파수 3r△f, 4r△f 등을 갖는다.
평균상으로, 로테이션 성분은 순서가 높아질수록 크기가 감소한다. 그러나, 예를 들어 도 28(b)에서 보는 바와 같이, 성분 1 및 2는 평균상으로 예측한 것과 반대로 성분 3보다 크지 않다. 이것은 도 28(b)의 특정 도면에 대한 통계적인 변화일 뿐이다.
도 28(b)의 도면에서와 같이, 로테이션 수 r = 1인 경우, 최상위 성분(1 내지 10)은 DC에서 0.16 FDAC까지의 주파수 대역내에 모두 포함된다. 이것은 모든 성분들이 DAC의 출력 신호 주파수의 바람직한 범위내에 있음을 의미한다. 예를 들면, 4 ×오버샘플링(oversampling)이 사용되는 시스템에 있어서, 출력 신호 주파수의 바람직한 범위는 DC에서 0.125 FDAC까지이다.
도 28(c)는 각 사이클에서 로테이션 수 r = 21인 경우, 출력 신호 주파수 스펙트럼을 도시한다. 현재, 로테이션 성분(1 내지 19)이 도 28(b)과 매우 상이하게 위치된다. 제1 로테이션 성분(성분 1)은 21△f의 주파수에 위치된다. 2r△f(= 42△f)의 주파수를 갖아야 하는 성분 2는 22△f의 주파수에 맵핑(mapping)된다. 이 맵핑은 42△f가 나이퀴스트 주파수(n/2)△f(= 32△f)를 +10△f 만큼 벗어나기 때문에 발생하고, 그래서 성분 2는 (n/2 - 10)△f = 22△f에 맵핑한다. 이와 유사하게, 성분 3은 △f에 맵핑된다[3r△f(= 63△f)가 나이퀴스트 주파수를 +31△f 만큼 벗어나기 때문에, 성분 3은 (n/2 - 31)△f = △f에 맵핑된다]. 성분 4는 20△f에 맵핑된다[4r△f = 88△f는 나이퀴스트 주파수를 +52△f 만큼 벗어나기 때문에, 성분 4는 -20△f에 맵핑되고, 이것은 순서대로 성분 0이 +20△f에 맵핑되는 것보다 작게된다]. 동일한 방법으로 높은 순서의 성분이 맵핑된다.
도 28(c)에서 보는 바와 같이, 현재 10개의 낮은 순서 성분(1 내지 10) 중에서 성분(3, 6, 9)만이 DC에서 0.125 FDAC까지의 바람직한 범위내에 포함된다. 추가적으로, 바람직한 주파수 범위내에 일부 높은 순서의 성분(성분 12, 15, 18)이 있긴 하지만, 이들은 제한된 가중치의 높은 순서 성분이다. 덧붙여 말하자면, 도 28(c)에 도시된 성분 18의 상대적으로 큰 크기(상이한 성분과 비교함)는 또한 통계적인 변화이다. 평균상으로, 성분 18의 크기는 도 28(c)에 도시된 것보다는 작게될 것이다.
로테이션 수 r의 비정수값은, 한 사이클에서 다른 사이클까지 로테이션 수를 변화하여 로테이션 수에 작은 랜덤한 확산을 적용함으로써 달성될 수 있고, 또한 노이즈층을 평탄화하는 효과를 갖는다. 장치의 노이즈 형성 특성은 상기 언급된 외 부에서 인가된 제어 신호 MEAN 및 SPREAD를 사용하여 도 26에 도시된 로테이션 제어부(24)에 부과된다.
로테이션 제어 파라메터 MEAN 및 SPREAD의 적절한 선택에 의해서라도, 로테이션 성분은 적절한 "외부 대역(out of band)" 위치로 이동될 수 있고, 이 선택은 DAC의 특정한 응용에서도 가능해야 한다. 로테이션 수 r을 체계적으로 선택하기 위한 일부 그래픽 기법(graphical technique)은 출원되어 계류중인 유럽 특허 공개 번호 제EP-A-1100203호에서 설명되지만, 또한 이러한 기법에 의해서, 로테이션 성분을 사전예측된 주파수로 효과적으로 이동시키는 이러한 기법에 의해서 도출된 로테이션 제어 파라메터가 확인될 수 있는 것이 바람직하다. 또한, 모핑을 사용하지 않고 로테이션을 사용하는 경우, 로테이션 제어 파라메터 사이에서 두 개의 가능한 별도의 선택이 그래픽 기법에 의해서 제안됨으로써 한 선택이 다른 선택보다 효과적일 것이라는 것을 의미하는 장치 대 장치 변화가 있을 것이다. 또한, 예를 들어 그래픽 기법이 로테이션과 결합하여 모핑을 사용함으로써 복잡하게되는 경우(본 발명의 제1 측면에 따라), 가능하면 이러한 그래픽 기법을 사용하지 않고 로테이션 제어 파라메터의 선택을 하는 것이 바람직하다.
실제 측정이 테스트 단계에서 제조업자에 의해, 또는 판매 이후 DAC의 사용자에 의해서 DAC상에서 실행될 수 있다고 생각하자. 상기 측정에서 적절한 입력 신호(즉, 통상적으로 의도된 응용에 대한 것임)가 DAC에 인가되고, 출력 신호 스펙트럼에서의 실제 노이즈 성분이 측정된다. 로테이션 제어 파라메터 MEAN 및 SPREAD를 변화함으로써, 로테이션 성분은 주파수 스펙트럼내의 적절한 외부 대역 위치로 이 동될 수 있다. 이와 별도로, 그래픽 기법에 의해서 도출된 로테이션 제어 파라메터는 로테이션 성분에 대하여 사전예측된 외부 대역 위치로 결과됨을 확인하기 위해서 체크될 수 있다. 유리하게, 이러한 측정은 도 28(a) 내지 도 28(c)에 도시된 것과 유사한 도면을 산출하는데 사용될 수 있지만, 실제로, 도 28(a) 내지 도 28(c)에 도시된 바와 같이 설명하기에 명확하고 용이한 도면은 이러한 측정에 의해서 산출될 수 없을 것이다. 실제로, 도 28(a) 및 도 28(c)의 도면은 측정에 의해서가 아닌, 1.7 %의 표준 편차(σ)에 의해 불일치를 갖는다고 가정된 상이한 세그먼트내에 도 26의 전류원(2)[도 27의 트랜지스터(10, 20)]이 구비된 모델 DAC를 기초하여 컴퓨터 시뮬레이션에 의해서 산출된다. 표준 편차(σ)에 대한 이 도면은, 배경 노이즈와 구별되게 노이즈 성분을 충분히 크게 만들기 위해서 출력 신호 스펙트럼내의 노이즈 성분을 강조하도록 선택된 인위적인 하이의 성분이다.
실제로, 0.06 % 내지 0.17 %의 표준 편차(σ)는 종래의 DAC에서 달성되었다. 실제로, 표준 편차(σ)에 대한 이러한 로우값은 최종 사용자가 노이즈 성분과 배경 노이즈를 구별하는 것을 어렵게 만들어 시간 소모를 가져오고, 따라서 DAC 자체상에서 실행되는 실제 측정을 기초하여 개개의 바람직한 노이즈 프로필을 달성하기 위한 MEAN 및 SPREAD에 대한 적절한 값을 선택하기가 어려워진다.
도 29에 도시된 바와 같이, 본 발명의 제3 측면에 따른 실시예는 각 세그먼트에서 두 개의 별도의 전류원을 사용한다. 상기 전류원 중 테스트 전류원은 칩을 검사하고 설정하는 동안에 사용되고, 메인 전류원은 칩의 실제 동작동안에 사용된다. 도 27를 참조하여 상기에서 설명한 바와 같이, 메인 전류원은 두 개의 PMOS FET 트랜지스터(10, 20)를 포함한다. 또한, 테스트 전류원은 두 개의 PMOS FET 트랜지스터(15, 25)를 포함하는데, 아래에서 설명되는 바와 같이, 이 트랜지스터(10, 20)는 이것에 각각 대응하는 메인 트랜지스터(10, 20)와 크기가 상이하다.
이 두 개의 전류원 중 하나만이 소정의 시간에 인에이블되기 때문에, 메인 전류원이 선택되는 경우에는 완전하게 정합된 동작 전류(I)가 발생되어 트랜지스터(30, 40)에 의해서 형성된 차동 스위치에 고정되고, 테스트 전류원이 선택되는 경우에는 불완전하게 정합된 테스트 전류(Itest)가 발생되어 차동 스위치에 고정된다. 예를 들어, 상이한 세그먼트에 대하여 완전하게 정합된 동작 전류(I)의 표준 편차(
Figure 112001027442666-pat00017
)는 상이한 세그먼트에 대하여 불완전하게 정합된 테스트 전류(Itest)의 표준 편차(
Figure 112001027442666-pat00018
)보다 10배 정도 높을 것이다. 예를 들면,
Figure 112001027442666-pat00019
는 0.17 % 이상(예컨대, 0.06 %)이 될 것이고,
Figure 112001027442666-pat00020
는 1.7 % 이하(예컨대, 2 %)가 될 것이다. 메인 또는 테스트 전류원의 선택은 두 개의 스위치(SW3, SW4)에 인가된 신호 TEST 및 두 개의 스위치(SW1, SW2)에 인가된 신호
Figure 112001027442666-pat00021
(TEST의 반전값)에 의해서 제어된다. TEST 신호는 장치의 입력 단자를 통하여 외부적으로 장치에 인가될 것이다.
TEST가 로우인 경우, 스위치 SW1은 ON이 되고 스위치 SW2는 OFF가 되어, 메인 캐스코드 트랜지스터(20)의 게이트는 ANALOG VDD에 결합되고, 따라서 트랜지스터(20)는 OFF로 변한다. 스위치 SW3은 OFF가 되고 스위치 SW4가 ON이 되어, 테스트 캐스코드 바이어스 전압(Vpcasctest)이 테스트 캐스코드 트랜지스터(25)의 게이트를 통 과하게 하여, 트랜지스터(25)는 ON으로 변한다. 따라서, 불완전하게 정합된 테스트 전류(Itest)는 차동 DAC의 스위치로 선택되어 전달된다.
TEST가 하이인 경우, 스위치 SW1은 OFF가 되고 스위치 SW2는 ON이 되어, 메인 캐스코드 바이어스 전압(Vpcasc)이 메인 캐스코드 트랜지스터(20)의 게이트를 통과하게 하여, 트랜지스터(20)는 ON으로 변한다. 스위치 SW3은 ON이 되고 스위치 SW4는 OFF가 되어, 테스트 캐스코드 트랜지스터(25)의 게이트는 ANALOG VDD에 결합되고, 따라서 트랜지스터(25)는 OFF로 변한다. 따라서, 완전하게 정합된 동작 전류(I)는 차동 DAC의 스위치로 선택되어 전달된다.
제1 실시예에 있어서, 메인 전류원 트랜지스터(10)의 폭은 테스트 전류원 트랜지스터(15)의 폭에 대략 30배이다. 또한, 메인 전류원 트랜지스터(10)의 길이는 테스트 전류원 트랜지스터(15)의 길이에 대략 30배이다. 예를 들면, 메인 전류원 트랜지스터(10)의 상대적인 치수는 폭 240이고 길이 15이 될 것이고, 테스트 전류원 트랜지스터(15)의 상대적인 치수는 폭 8이고 길이 1/2이 될 것이다. 트랜지스터(15)의 폭 대 길이 비율을 트랜지스터(10)의 폭 대 길이 비율과 동일하게 함으로써, 바이어스 전위(Vpcs, Vpcstest)가 동일하게 될 것이다.
이 경우에 있어서, I 및 Itest는 모두 대략적으로 160 ㎂이다. 트랜지스터(10, 15)의 폭 대 길이 비율이 동일하게 되지만, 트랜지스터(10)의 게이트 영역은 트랜지스터(15)의 게이트 영역에 900배이다. 전류에서의 불일치가
Figure 112001027442666-pat00022
(gate area)에 비례함에 따라, 트랜지스터(10)의 불일치를 트랜지스터(15)의 불일치의 1/30로 만들고, 이 트랜지스터(10)의 불일치는 30 dB만큼 낮아진다.
따라서, 테스트 전류원의 선택은 상당한 노이즈 성분이 배경 노이즈에 의해서 강조되도록 함으로써, 제조업자가 장치를 검사하는데 사용하고/하거나 최종 사용자의 특정한 의도를 갖는 응용에 대하여 최종 사용자가 장치를 설정하는데 사용하도록 이러한 노이즈 성분의 실제 측정 및 위치를 용이하게 한다. 일단 노이즈 성분이 테스트 전류원을 사용하여 주파수 스펙트럼내에 위치되었다면, 메인 전류원은, 검사 또는 설정 동작을 완결하고 장치의 정상 동작에 노이즈 성분이 간섭되지 않음을 확인(메인 전류원을 사용함)하기 위해서 정상 동작(normal operation)에 대하여 다시 노이즈 성분을 낮추도록 스위칭백(switching back)될 수 있다. 노이즈 성분의 주파수 위치는 테스트 전류원이 선택되는 경우에 쉽게 결정될 수 있기 때문에, 메인 전류원이 이후에 더 작은 노이즈 성분이 체크되도록 인에이블하기 위해 스위칭백되는 경우에 동일한 주파수 위치가 신중히 검열될 수 있다.
유리하게도, 메인 및 테스트 전류원의 물리적인 레이아웃은 동작 전류(I)에서의 불일치가 테스트 전류(Ttest)에서의 불일치와 어느 정도까지 상호 관련되도록 선택된다. 이것에 의해, 메인 소스와 충분히 가깝게 상호 관련되는 테스트 소스에서 얻어진 측정을 기초하여 모핑 동작을 신뢰성있게 최적으로 활용하거나, 또한 특정한 "최상(best)"의 전송 함수를 선택하는 것을 가능하게 된다. 심지어 메인과 테스트 소스의 불일치간에 전혀 또는 거의 상호 관련되지 않는 경우일지라도, 로테이션 성분의 상대적인 크기가 메인 소스 및 테스트 소스 사이에서 상이하지만, 여전 히 로테이션 성분은 동일한 주파수에 맵핑될 것이다.
본 발명의 제3 측면은 본 발명의 제1 측면에 관하여 상기에서 설명한 세그먼트 모핑 기법이 아닌 세그먼트 로테이션 기법을 실행하도록 실시되는 세그먼트 혼합 신호 회로에 관하여 설명되었다. 당업자라면 본 발명의 제3 측면에 따른 기법이 세그먼트 모핑만을 또는 세그먼트 로케이션과 세그먼트 모핑의 결합을 실행하도록 실시되는 세그먼트 혼합 신호 회로에도 적용될 수 있음을 이해할 것이다. 불완전하게 정합된 소스를 선택하는 능력은, 장치의 검사 또는 튜닝(tuning) 또는 적절한 동작 파라메터의 선택을 용이하게 하도록 왜곡의 효과를 과장하는 것이 바람직한 소정의 세그먼트 혼합 신호 회로에서 유용할 수 있다.
또한, 본 발명의 제3 측면은, 예컨대 상기 설명한 것과 같이 각 세그먼트가 전류외에 아날로그 양를 한정하는 세그먼트 회로와 같은 상이한 타입의 세그먼트 회로에서 응용가능함을 이해해야 할 것이다. 예를 들어, 아날로그 양는 잘 정의된 방식으로 그 세그먼트에 대하여 아날로그 양를 한정하기 위한 제1 부분 및 조금 덜 정의된 방식으로 그 세그먼트에 대하여 아날로그 양를 한정하기 위한 제2 부분을 구비하는 각 세그먼트를 갖는, 이 두 부분의 사이에서 선택될 그 세그먼트에 대하여 선택된 실제 아날로그 양를 갖는 전압, 커패시턴스 또는 저항일 수 있다. 또한, 본 발명의 제3 측면은 혼합 신호 선택형 회로외에 세그먼트 회로, 예컨대 순수 아날로그 회로에도 응용가능하다. 이 경우에 있어서, 세그먼트는 디지털 신호보다 아날로그 신호에 따라서 제어될 수 있다.
또한, 본 발명의 모든 측면들은 차동 출력 신호를 생성하지 않는 혼합 신호 회로에서도 응용가능함을 이해해야 할 것이다. 세그먼트의 전류를 한 라인에서 다른 라인으로 스위칭하는 대신에, 각 세그먼트는 단순히 세그먼트의 전류를 온 또는 오프로 스위칭하거나 일부 상이한 방법으로 디지털 입력 신호에 따라 세그먼트의 크기를 변화시킬 것이다.
본 발명에 따른 세그먼트 회로에 의해, 상이한 서수 위치 변화로 인한 불일치를 소망하는 주파수 노이즈 성분으로 변화시킴으로써 왜곡을 줄이고, 이에 세그먼트 로테이션의 수를 제한함으로서 상이한 형태 사이에서 전달 함수의 변동을 감소시켜 제조 수율이 개선된다.

Claims (41)

  1. 일련의 동작 사이클을 수행하도록 동작하는 혼합 신호 회로에 있어서,
    함께 동작하여 아날로그 출력 신호를 생성하는 n개의 회로 세그먼트와;
    각각의 상기 동작 사이클에서, 디지털 입력 신호에 따라, 상기 생성된 아날로그 출력 신호에 영향을 주도록 각각의 상기 세그먼트에 인가하기 위한 n개의 세그먼트 제어 신호로 이루어진 세그먼트 제어 신호 세트를 발생하도록 동작 가능한 제어 신호 발생 수단과;
    상기 n개의 세그먼트 제어 신호를 상이한 각각의 시간에 적어도 2개의 상이한 순서로 상기 n개의 세그먼트에 인가시키는 모핑 수단으로서, 상기 순서는 적어도 하나의 순서가 상기 세그먼트들 중에서 개시 서수 위치 이상으로 다음 순서와 차이가 있게 하고, 상기 세그먼트 제어 신호의 인가 순서의 변화에 의해 발생되는 상기 세그먼트의 서수 위치의 변화가 상기 세그먼트의 수 n에 관하여 수적 또는 양적으로 제한되거나, 수적 및 양적으로 제한되도록 정해지는 것인 모핑 수단
    을 포함하는 혼합 신호 회로.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 하나의 순서로부터 다음 순서로의 각 변화는 n개의 세그먼트 모두에 대하여, 관련된 순서상의 변화가 존재하는 경우 그 변화에 의해 발생되는 각각의 서수 위치 변화를 합산함으로써 계산된 관련 세그먼트 변화 파라메터를 가지며, 상기 순서상의 변화와 관련된 각각의 세그먼트 변화 파라메터는 각각 n2/4 미만인 것인 혼합 신호 회로.
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  13. 제1항 또는 제6항에 있어서, 상기 모핑 수단은 임의의 하나의 사이클에서 상기 세그먼트 제어 신호를 상기 세그먼트에 인가하는 순서가 복수개의 소정의 이용 가능한 순서들 중에서 선택되도록 동작 가능한 것인 혼합 신호 회로.
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  21. 제1항 또는 제6항에 있어서, 상기 모핑 수단은 상기 n개의 세그먼트를 m(m≥2)개의 세그먼트 그룹으로 분할하고 동일 그룹에 속하는 세그먼트의 서수 위치를 변화시키도록 동작 가능한 것인 혼합 신호 회로.
  22. 삭제
  23. 삭제
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  26. 제1항 또는 제6항에 있어서, 각각의 세그먼트에 대응하고, 상기 디지털 입력 신호 및 ID 신호를 수신하도록 접속되며, 상기 디지털 입력 신호와 상기 ID 신호의 비교 결과에 따라 그 대응하는 세그먼트에 인가되는 세그먼트 제어 신호의 논리 상태를 설정하도록 동작 가능한 디코더 회로를 포함하고,
    상기 모핑 수단은 상기 순서상의 변화가 발생하도록 상기 상이한 세그먼트의 디코더 회로가 수신하는 각각의 ID 신호를 변화시키도록 동작 가능한 것인 혼합 신호 회로.
  27. 삭제
  28. 제1항 또는 제6항에 있어서, 상기 각 사이클마다, 선행 사이클과 비교했을 때 r(여기서, r은 관련 사이클에 대하여 설정된 로테이션량임)개의 세그먼트만큼 상기 서수 위치를 로테이션시키도록 동작 가능한 세그먼트 로테이션 수단을 더 포함하는 것인 혼합 신호 회로.
  29. 일련의 동작 사이클을 수행하도록 동작하고 함께 동작하여 아날로그 출력 신호를 생성하는 n개의 회로 세그먼트를 포함하는 혼합 신호 회로에 적용되는 노이즈 형성 방법에 있어서,
    각각의 상기 동작 사이클에서, 디지털 입력 신호에 따라, 상기 생성된 아날로그 출력 신호에 영향을 주도록 상기 세그먼트 각각에 인가하기 위한 n개의 세그먼트 제어 신호로 이루어진 세그먼트 제어 신호 세트를 발생시키는 단계와;
    상기 n개의 세그먼트 제어 신호를 상이한 각각의 시간에 적어도 2개의 상이한 순서로 상기 n개의 세그먼트에 인가시키는 단계로서, 상기 순서는 적어도 하나의 순서가 상기 세그먼트들 중에서 개시 서수 위치 이상으로 다음 순서와 차이가 있게 하고, 순서의 변화에 의해 발생되는 상기 세그먼트의 서수 위치의 변화가 상기 세그먼트의 수 n에 관하여 수적 또는 양적으로 제한되거나, 수적 및 양적으로 제한되도록 정해지는 것인 세그먼트 제어 신호 인가 단계
    를 포함하는 노이즈 형성 방법.
  30. 자신의 세그먼트에 대한 제1 아날로그 양을 한정하도록 동작 가능한 제1 아날로그 양 한정 수단과, 자신의 세그먼트에 대한 제2 아날로그 양 - 상기 제2 아날로그 양은 관련 세그먼트에 대한 상기 제1 아날로그 양보다도 덜 정교하게 한정되는 것임 - 을 한정하도록 동작 가능한 제2 아날로그 양 한정 수단을 각각 구비한 복수개의 회로 세그먼트와;
    상기 제1 아날로그 양 또는 상기 제2 아날로그 양을 선택하기 위한 아날로그 양 선택 수단과;
    상기 회로 세그먼트 조합의 각각의 선택된 아날로그 양에 기초하여 합성 아날로그 양을 생성하도록 동작 가능한 합성 수단
    을 포함하는 세그먼트 회로.
  31. 삭제
  32. 삭제
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  38. 제30항에 있어서, 상기 세그먼트 회로는 일련의 동작 사이클을 수행하도록 동작하는 것이고,
    각각의 상기 동작 사이클에서, 디지털 입력 신호에 따라서, 상기 합성된 아날로그 양에 영향을 주도록 각각의 상기 세그먼트에 인가하기 위한 세그먼트 제어 신호 세트를 발생하도록 동작 가능한 제어 신호 발생 수단과;
    상기 세그먼트 제어 신호를 상이한 각각의 시간에 적어도 2개의 다른 순서로 상기 세그먼트에 인가시킴으로써, 상이한 세그먼트의 상기 제1 아날로그 양들 사이의 불일치에 의해 야기된 왜곡을 미리 선택된 소망하는 주파주의 노이즈 성분으로 변환시키는 노이즈 형성 수단을 더 포함하는 것인 세그먼트 회로.
  39. 삭제
  40. 삭제
  41. 제38항에 기재한 세그먼트 회로를 시험하는 방법에 있어서,
    상기 아날로그 양 선택 수단이 상기 제2 아날로그 양을 선택하게 하는 단계와;
    상기 상이한 순서들에 영향을 주도록 상기 노이즈 형성 수단에 의해 이용되는 상기 노이즈 형성 수단의 동작 파라메터를 설정하는 단계와;
    상기 노이즈 성분의 해당 신호의 주파주 스펙트럼에서의 위치를 식별하도록 상기 합성된 아날로그 양으로부터 유도된 신호에 대한 측정을 실시하는 단계를 포함하는 세그먼트 회로 시험 방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1614219B1 (en) 2002-04-02 2008-04-09 Telefonaktiebolaget LM Ericsson (publ) Comparator offset calibration for a/d converters
JP2007521732A (ja) * 2003-06-27 2007-08-02 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 低減された動的非線形性を有する電流操作ｄ／ａ変換器
US7193548B2 (en) * 2004-01-30 2007-03-20 Hrl Laboratories, Llc Switching arrangement and DAC mismatch shaper using the same
US6927714B1 (en) * 2004-03-31 2005-08-09 Maxim Integrated Products, Inc. Current steering digital-to-analog (DAC) converter with improved dynamic performance
US7271748B2 (en) 2004-09-13 2007-09-18 Texas Instruments Incorporated System and method for providing a thermometer coded output filter
US20070126616A1 (en) * 2005-12-07 2007-06-07 Min Hyung Cho Dynamically linearized digital-to-analog converter
CN102684699B (zh) 2006-05-21 2015-03-18 株式会社特瑞君思半导体 声音再现用数据变换装置
JP4155588B2 (ja) 2006-05-31 2008-09-24 株式会社東芝 デジタル／アナログ変換器および送信機
WO2009028130A1 (ja) * 2007-08-28 2009-03-05 Panasonic Corporation Ｄ／ａコンバータ、差動スイッチ、半導体集積回路、映像機器、及び通信機器
JP5552620B2 (ja) 2008-06-16 2014-07-16 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ デジタルスピーカー駆動装置と集中制御装置とを搭載した自動車
CN101388865B (zh) * 2008-10-29 2011-08-03 四川和芯微电子股份有限公司 一种优化高速数据接口输出波形的电流分段电路
US7999620B2 (en) * 2008-12-12 2011-08-16 Analog Devices, Inc. Amplifier with dither
JP4878056B2 (ja) * 2009-06-04 2012-02-15 日本電信電話株式会社 ディジタル／アナログ変換器およびその回路実装方法
CN104901693B (zh) * 2009-12-09 2018-07-10 株式会社特瑞君思半导体 选择装置
EP2515555A4 (en) 2009-12-16 2013-08-28 Trigence Semiconductor Inc ACOUSTIC SYSTEM
CN102118169B (zh) * 2010-04-19 2012-05-09 复旦大学 一种数模转换器
CN101986721B (zh) * 2010-10-22 2014-07-09 苏州上声电子有限公司 全数字式扬声器装置
CN102522993B (zh) * 2011-12-30 2014-06-04 清华大学 非对称电流源阵列的开关序列的生成方法、装置及其应用
CN102522988B (zh) * 2011-12-30 2014-06-04 清华大学 对称电流源阵列的开关序列的生成方法、装置及其应用
US9094042B2 (en) * 2013-08-09 2015-07-28 Silicon Laboratories Inc. DAC current source matrix patterns with gradient error cancellation
CN103684452B (zh) * 2013-12-17 2017-01-04 华为技术有限公司 一种动态单元匹配的方法和装置
CN105099458B (zh) * 2014-05-09 2018-06-29 中芯国际集成电路制造(上海)有限公司 温度计译码器
CN107871190B (zh) * 2016-09-23 2021-12-14 阿里巴巴集团控股有限公司 一种业务指标监控方法及装置
JP7099904B2 (ja) * 2018-08-21 2022-07-12 株式会社メガチップス デコーダ回路およびデコーダ回路の設計方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0740424A2 (en) * 1995-04-26 1996-10-30 AT&T IPM Corp. Self-calibrating high speed D/A converter
US5793231A (en) * 1997-04-18 1998-08-11 Northern Telecom Limited Current memory cell having bipolar transistor configured as a current source and using field effect transistor (FET) for current trimming
EP0899645A2 (en) * 1997-09-01 1999-03-03 Nokia Mobile Phones Ltd. Field effect transistors
US5995031A (en) * 1997-07-09 1999-11-30 Mitsubishi Denki Kabushiki Kaisha D/A and A/D converters

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0253950B1 (de) 1986-07-21 1991-07-17 Deutsche ITT Industries GmbH Monolithisch integrierter Digital/Analog-Wandler
US4812818A (en) * 1987-02-24 1989-03-14 Brooktree Corporation Digital-to-analog converter
EP0319609B1 (de) 1987-12-10 1992-04-22 Deutsche ITT Industries GmbH Digital/Analog-Wandler mit zyklischer Ansteuerung von Stromquellen
GB8803627D0 (en) * 1988-02-17 1988-03-16 Data Conversion Systems Ltd Digital to analogue converter
US5319370A (en) 1992-08-31 1994-06-07 Crystal Semiconductor, Inc. Analog-to-digital converter with a continuously calibrated voltage reference
US5305004A (en) * 1992-09-29 1994-04-19 Texas Instruments Incorporated Digital to analog converter for sigma delta modulator
JP3469326B2 (ja) * 1994-08-16 2003-11-25 バー−ブラウン・コーポレーション デジタル−アナログ変換器
GB2296398B (en) 1994-12-22 1998-03-25 Motorola Inc Noise cancellation circuit and method
US5949362A (en) * 1997-08-22 1999-09-07 Harris Corporation Digital-to-analog converter including current cell matrix with enhanced linearity and associated methods
GB2333190B (en) 1998-01-08 2002-03-27 Fujitsu Ltd Cell array circuitry
GB2356304B (en) 1999-11-10 2003-11-19 Fujitsu Ltd Switch driver circuitry
EP1492238B1 (en) * 1999-11-10 2006-05-24 Fujitsu Limited Digital signal generating circuitry
GB2356301B (en) 1999-11-10 2003-09-10 Fujitsu Ltd Data multiplexing in mixed-signal circuitry

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0740424A2 (en) * 1995-04-26 1996-10-30 AT&T IPM Corp. Self-calibrating high speed D/A converter
US5793231A (en) * 1997-04-18 1998-08-11 Northern Telecom Limited Current memory cell having bipolar transistor configured as a current source and using field effect transistor (FET) for current trimming
US5995031A (en) * 1997-07-09 1999-11-30 Mitsubishi Denki Kabushiki Kaisha D/A and A/D converters
EP0899645A2 (en) * 1997-09-01 1999-03-03 Nokia Mobile Phones Ltd. Field effect transistors

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Publication number Publication date
JP4326556B2 (ja) 2009-09-09
US20020084925A1 (en) 2002-07-04
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KR20020032387A (ko) 2002-05-03

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