JP4243287B2 - セグメント化回路 - Google Patents
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Description
傾斜誤差および対称的誤差に依る不整合(mismatch)は、上記セル配列において各セルが物理的に配置されている順序とは異なる特殊な順序で各セルを選択することにより減少され得る。特に、同時係属中の本出願人の日本国特開平11−243339号公報(英国特許公開GB−A−2333190号に対応)には、いわゆる“魔法陣(magic square)”における番号の順序に準じた特殊なセル選択順序が記述されているが、その全体の内容をここで、言及することにより援用する。
2<=>3
4<=>5
6<=>7
0<=>2
1<=>3
4<=>6
5<=>7
0<=>4
1<=>5
2<=>6
3<=>7
合計有効移動量(セグメント変化パラメータ)は、更新のたびに伝達関数に加えられる変化全体に反映される。上に述べたとおり、伝達関数は、ある状態から別の状態へ徐々にモーフィングされ、一度にあまりに大きく変化しないのが望ましい。これは、順序変化により引き起こされるセグメント順序位置の平均的変化を、セグメントの合計数nに相対する数および/または大きさにおいて制限することにより達成できる。これは、nに関連してSCP値を制限することと等価である。また、SCPの最大値と最小値との差も、nに関連して制限するのが望ましい。例えば、上のケースではSCPの最大値と最小値は32と8であるから、差(24)は3nである。例示的な値を以下の例において与える。
B0: (0<=>1&2<=>3&4<=>5&6<=>7)
B1a:(0<=>2&4<=>6)
B1b:(1<=>3&5<=>7)
B2a:(0<=>4)
B2b:(1<=>5)
B2c:(2<=>6)
B2d:(3<=>7)
グループ1=セグメント(1、17・・・97、113)
・・・
グループ14=セグメント(14、30・・・110、126)
グループ15=セグメント(15、31・・・111、127)
グループ1=セグメント(1、9・・・113、121)
・・・
グループ6=セグメント(6、14・・・118、126)
グループ7=セグメント(7、15・・・119、127)
B1:(014589CD)<=>(2367ABEF)
B2:(012389AB)<=>(4567CDEF)
B3:(01234567)<=>(89ABCDEF)
B1a:(048C)<=>(26AE)
B1b:(159D)<=>(37BF)
B2a:(08)<=>(4C)
B2b:(19)<=>(5D)
B2c:(2A)<=>(6E)
B2d:(3B)<=>(7F)
B3a:(0)<=>(8)
B3b:(1)<=>(9)
B3c:(2)<=>(A)
B3d:(3)<=>(B)
B3e:(4)<=>(C)
B3f:(5)<=>(D)
B3g:(6)<=>(E)
B3h:(7)<=>(F)
協働してアナログ出力信号を生成するn個の回路セグメント、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される1組のn個のセグメント制御信号を発生させるように働く制御信号発生手段、および、
前記n個のセグメント制御信号を少なくとも2通りの順序でそれぞれ異なる時期に前記n個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも1つの順序が前記セグメントの中の起動順序位置1つ分より大きい分だけ次の順序と異なるような順序であり、且つ、前記セグメント制御信号の適用順序の変化により引き起こされたセグメント順序位置の変化が前記セグメントの数nに相対する数および/または大きさにおいて制限されるような順序であることを特徴とする混合信号回路。
相異なるセグメントのデコーダ回路により受信されたそれぞれのID信号を、前記順序変化を引き起こすべく変化させるように働く前記モーフィング手段を有することを特徴とする混合信号回路。
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるn個1組のセグメント制御信号を発生させる段階、および
n個のセグメント制御信号を少なくとも2通りの順序でそれぞれ異なる時期にn個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも1つの順序がセグメントの中の起動順序位置1つ分より大きい分だけ次の順序と異なるような順序であり、且つ、セグメント制御信号の適用順序の変化により引き起こされるセグメント順序位置の変化が前記セグメントの数nに相対する数および/または大きさにおいて制限されるような順序であることを特徴とするノイズ整形方法。
各々がセグメント自体にとっての第1アナログ量を限定する第1アナログ量限定手段を有し、且つ、セグメント自体にとっての第2アナログ量を限定する第2アナログ量限定手段も有し、当該セグメントにとっての前記第2アナログ量が前記第1アナログ量より明らかに少ない複数の回路セグメント、
前記第1アナログ量または前記第2アナログ量を選択するアナログ量選択手段、および、
前記回路セグメントの複合体のそれぞれの選択されたアナログ量に基づいて複合アナログ量を生成するように働く複合手段を備えることを特徴とするセグメント化回路。
前記各サイクルにおいて、ディジタル入力信号に応じて、前記複合アナログ量に影響すべく前記セグメントのそれぞれに適用される1組のセグメント制御信号を発生させるように働く制御信号発生手段、および、
前記セグメント制御信号を少なくとも2通りの順序でそれぞれ異なる時期に前記セグメントに適用させ、それにより相異なるセグメントの前記第1アナログ量相互間の不整合により生じた歪みを、予選択された所望周波数のノイズ成分に変換させるノイズ整形手段を備えることを特徴とするセグメント化回路。
前記アナログ量選択手段に前記第2アナログ量を選択させる段階、
前記相異なる順序に影響すべく前記ノイズ整形手段により使用される前記ノイズ整形手段の動作パラメータを設定する段階、および、
前記複合アナログ量から導出された信号において測定を行い、前記ノイズ成分の当該信号の周波数スペクトルにおける位置を特定する段階を備えることを特徴とするセグメント化回路試験方法。
2 定電流源
21〜2n 電流源(回路セグメント)
41〜4n 差動スイッチ回路(回路セグメント)
6 2進式サモメタデコーダ
12 ロウデコーダ
14 コラムデコーダ
16 ローカルデコーダ
22 セグメント回転部
24 回転制御部
32 グループデコーダ
34,340〜3415 セグメントデコーダ
122 伝達関数モーフィング部
1240〜1247 ローカルデコーダ
300,300〜307 セグメントグループ
321 LSBデコーダ
325 モーフィング信号デコーダ
322,342 比較器322
323,344 ラッチ
326 スワップセレクタ
327 D形フリッププロップ
400 グループイネーブルデコーダ
Claims (4)
- セグメント化回路であって、
各々がセグメント自体にとっての動作電流を限定する動作電流限定手段を有し、且つ、セグメント自体にとってのテスト電流を限定するテスト電流限定手段も有し、当該セグメントにとっての前記テスト電流が前記動作電流より明らかに少ない複数の電流源、
前記動作電流または前記テスト電流を選択する電流選択手段、および、
前記電流源の複合体のそれぞれの選択された電流に基づいて複合した電流を生成するように働く複合手段を備えることを特徴とするセグメント化回路。 - 請求項1に記載の、一連の動作サイクルを実行するように働くセグメント化回路において、更に、
前記各サイクルにおいて、ディジタル入力信号に応じて、前記複合した電流に影響すべく前記電流源のそれぞれに適用される1組のサモメタコード化入力信号を発生させるように働く制御信号発生手段、および、
前記サモメタコード化入力信号を少なくとも2通りの順序でそれぞれ異なる時期に前記電流源に適用させ、それにより相異なる電流源の前記動作電流相互間の不整合により生じた歪みを、予選択された所望周波数のノイズ成分に変換させる回転制御部を備えることを特徴とするセグメント化回路。 - 請求項1または2に記載のセグメント化回路において、前記複合手段は、
第1接続ラインおよび第2接続ラインと、
前記電流源の複合体のそれぞれの選択された電流を、前記第1接続ラインまたは前記第2接続ラインに流すスイッチ手段と、を備えることを特徴とするセグメント化回路。 - 請求項2または3に記載のセグメント化回路を試験する方法であって、
前記電流選択手段に前記テスト電流を選択させる段階、
前記相異なる順序に影響すべく前記回転制御部により使用される前記回転制御部の回転制御パラメータを設定する段階、および、
前記複合した電流から導出された信号において測定を行い、前記ノイズ成分の当該信号の周波数スペクトルにおける位置を特定する段階を備えることを特徴とするセグメント化回路試験方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
EP00309413A EP1100203B1 (en) | 1999-11-10 | 2000-10-26 | Noise shaping in segmented mixed-signal circuitry |
GB0101307A GB0101307D0 (en) | 2000-10-26 | 2001-01-18 | Segmented circuitry |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001302171A Division JP3902434B2 (ja) | 2000-10-26 | 2001-09-28 | 混合信号回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006304372A JP2006304372A (ja) | 2006-11-02 |
JP4243287B2 true JP4243287B2 (ja) | 2009-03-25 |
Family
ID=26073344
Family Applications (3)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001302171A Expired - Fee Related JP3902434B2 (ja) | 2000-10-26 | 2001-09-28 | 混合信号回路 |
JP2006218905A Expired - Fee Related JP4243287B2 (ja) | 2000-10-26 | 2006-08-10 | セグメント化回路 |
JP2006300772A Expired - Fee Related JP4326556B2 (ja) | 2000-10-26 | 2006-11-06 | 混合信号回路およびノイズ整形方法 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2001302171A Expired - Fee Related JP3902434B2 (ja) | 2000-10-26 | 2001-09-28 | 混合信号回路 |
Family Applications After (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006300772A Expired - Fee Related JP4326556B2 (ja) | 2000-10-26 | 2006-11-06 | 混合信号回路およびノイズ整形方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6496129B2 (ja) |
JP (3) | JP3902434B2 (ja) |
KR (1) | KR100770226B1 (ja) |
CN (1) | CN1320764C (ja) |
DE (1) | DE60119476T2 (ja) |
Families Citing this family (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP1614219B1 (en) | 2002-04-02 | 2008-04-09 | Telefonaktiebolaget LM Ericsson (publ) | Comparator offset calibration for a/d converters |
JP2007521732A (ja) * | 2003-06-27 | 2007-08-02 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 低減された動的非線形性を有する電流操作d/a変換器 |
US7193548B2 (en) * | 2004-01-30 | 2007-03-20 | Hrl Laboratories, Llc | Switching arrangement and DAC mismatch shaper using the same |
US6927714B1 (en) * | 2004-03-31 | 2005-08-09 | Maxim Integrated Products, Inc. | Current steering digital-to-analog (DAC) converter with improved dynamic performance |
US7271748B2 (en) | 2004-09-13 | 2007-09-18 | Texas Instruments Incorporated | System and method for providing a thermometer coded output filter |
US20070126616A1 (en) * | 2005-12-07 | 2007-06-07 | Min Hyung Cho | Dynamically linearized digital-to-analog converter |
CN102684699B (zh) | 2006-05-21 | 2015-03-18 | 株式会社特瑞君思半导体 | 声音再现用数据变换装置 |
JP4155588B2 (ja) | 2006-05-31 | 2008-09-24 | 株式会社東芝 | デジタル/アナログ変換器および送信機 |
WO2009028130A1 (ja) * | 2007-08-28 | 2009-03-05 | Panasonic Corporation | D/aコンバータ、差動スイッチ、半導体集積回路、映像機器、及び通信機器 |
JP5552620B2 (ja) | 2008-06-16 | 2014-07-16 | 株式会社 Trigence Semiconductor | デジタルスピーカー駆動装置と集中制御装置とを搭載した自動車 |
CN101388865B (zh) * | 2008-10-29 | 2011-08-03 | 四川和芯微电子股份有限公司 | 一种优化高速数据接口输出波形的电流分段电路 |
US7999620B2 (en) * | 2008-12-12 | 2011-08-16 | Analog Devices, Inc. | Amplifier with dither |
JP4878056B2 (ja) * | 2009-06-04 | 2012-02-15 | 日本電信電話株式会社 | ディジタル/アナログ変換器およびその回路実装方法 |
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EP2515555A4 (en) | 2009-12-16 | 2013-08-28 | Trigence Semiconductor Inc | ACOUSTIC SYSTEM |
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CN101986721B (zh) * | 2010-10-22 | 2014-07-09 | 苏州上声电子有限公司 | 全数字式扬声器装置 |
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CN107871190B (zh) * | 2016-09-23 | 2021-12-14 | 阿里巴巴集团控股有限公司 | 一种业务指标监控方法及装置 |
JP7099904B2 (ja) * | 2018-08-21 | 2022-07-12 | 株式会社メガチップス | デコーダ回路およびデコーダ回路の設計方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0253950B1 (de) | 1986-07-21 | 1991-07-17 | Deutsche ITT Industries GmbH | Monolithisch integrierter Digital/Analog-Wandler |
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EP0319609B1 (de) | 1987-12-10 | 1992-04-22 | Deutsche ITT Industries GmbH | Digital/Analog-Wandler mit zyklischer Ansteuerung von Stromquellen |
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JP3771006B2 (ja) | 1997-07-09 | 2006-04-26 | 株式会社ルネサステクノロジ | D/aコンバータ |
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GB2333190B (en) | 1998-01-08 | 2002-03-27 | Fujitsu Ltd | Cell array circuitry |
GB2356304B (en) | 1999-11-10 | 2003-11-19 | Fujitsu Ltd | Switch driver circuitry |
EP1492238B1 (en) * | 1999-11-10 | 2006-05-24 | Fujitsu Limited | Digital signal generating circuitry |
GB2356301B (en) | 1999-11-10 | 2003-09-10 | Fujitsu Ltd | Data multiplexing in mixed-signal circuitry |
-
2001
- 2001-09-11 DE DE60119476T patent/DE60119476T2/de not_active Expired - Lifetime
- 2001-09-28 JP JP2001302171A patent/JP3902434B2/ja not_active Expired - Fee Related
- 2001-10-03 US US09/968,782 patent/US6496129B2/en not_active Expired - Lifetime
- 2001-10-25 KR KR1020010065943A patent/KR100770226B1/ko not_active IP Right Cessation
- 2001-10-26 CN CNB011375396A patent/CN1320764C/zh not_active Expired - Fee Related
-
2006
- 2006-08-10 JP JP2006218905A patent/JP4243287B2/ja not_active Expired - Fee Related
- 2006-11-06 JP JP2006300772A patent/JP4326556B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP4326556B2 (ja) | 2009-09-09 |
US20020084925A1 (en) | 2002-07-04 |
DE60119476T2 (de) | 2006-11-23 |
JP2006304372A (ja) | 2006-11-02 |
CN1320764C (zh) | 2007-06-06 |
KR100770226B1 (ko) | 2007-10-26 |
JP2002164789A (ja) | 2002-06-07 |
JP2007028690A (ja) | 2007-02-01 |
CN1351422A (zh) | 2002-05-29 |
JP3902434B2 (ja) | 2007-04-04 |
US6496129B2 (en) | 2002-12-17 |
DE60119476D1 (de) | 2006-06-14 |
KR20020032387A (ko) | 2002-05-03 |
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Legal Events
Date | Code | Title | Description |
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A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060810 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080918 |
|
A131 | Notification of reasons for refusal |
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|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081028 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20081202 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081226 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4243287 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140109 Year of fee payment: 5 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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LAPS | Cancellation because of no payment of annual fees |