JP2007028690A

JP2007028690A - 混合信号回路およびノイズ整形方法

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Publication number: JP2007028690A
Application number: JP2006300772A
Authority: JP
Inventors: Ian Juso Dedic; ジュソデディックイアン; Patel Sanjay Ashwin-Kumar Umedbhai; アシュウィン−クマルウメドブハイパテルサンジァイ
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2000-10-26
Filing date: 2006-11-06
Publication date: 2007-02-01
Anticipated expiration: 2021-09-28
Also published as: JP4326556B2; US20020084925A1; JP4243287B2; DE60119476T2; JP2006304372A; CN1320764C; KR100770226B1; JP2002164789A; CN1351422A; JP3902434B2; US6496129B2; DE60119476D1; KR20020032387A

Abstract

【課題】ノイズ整形を改善した混合信号回路およびノイズ整形方法を提供する。
【解決手段】ｎ個の回路セグメント、各サイクルで前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させる制御信号発生手段、および、前記ｎ個のセグメント制御信号を少なくとも２通りの順序で異なる時期に適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なり、且つ、セグメント順序位置の変化が前記セグメントの数ｎに相対する数および／または大きさにおいて制限され、少なくとも１つの離散的歪み成分が、同じ周波数で狭帯域ノイズ的信号に変換され、該狭帯域ノイズ的信号は、所定の信号帯域の外側にあり、且つ、前記回路の１つから他の１つへの前記離散的歪み成分よりも小さい変動を有するように構成する。
【選択図】図９

Description

本発明は、ディジタル／アナログ変換器などの混合信号回路およびノイズ整形方法に関する。

添付図面の図１は、いわゆる“電流制御（current-steering）”タイプの従来のディジタル／アナログ変換器（ＤＡＣ）の各要素を示す。ＤＡＣ１は、ｍビットのディジタル入力ワード（Ｄ１〜Ｄｍ）を対応するアナログ出力信号へと変換すべく設計される。

ＤＡＣ１は、複数個（ｎ）の同一の電流源２₁〜２_nを包含し、ｎ＝２^m−１である。各電流源２は、実質的に一定の電流Ｉを通過せしめる。ＤＡＣ１は更に、ｎ個の電流源２₁〜２_nにそれぞれが対応する複数の差動スイッチ回路４₁〜４_nも含む。各差動スイッチ回路４は対応する電流源２に接続されると共に、その電流源により生成された電流Ｉを、上記変換器の第１接続ラインＡに接続された第１端子へと、または、上記変換器の第２接続ラインＢに接続された第２端子へと切り換える。

各差動スイッチ回路４は、複数の制御信号Ｔ１〜Ｔｎ（以下に説明される理由により“サモメタコード化信号［thermometer-coded signal］”と呼ぶ）の１つを受けると共に、関連信号の値に従って自らの第１端子または第２端子を選択する。ＤＡＣ１の第１出力電流Ｉ_Aは上記各差動スイッチ回路の各第１端子に供給された電流の総和であり、且つ、ＤＡＣ１の第２出力電流Ｉ_Bは上記各差動スイッチ回路の各第２端子に供給された電流の総和である。

上記アナログ出力信号は、ＤＡＣ１の第１出力電流Ｉ_Aを抵抗Ｒに吸い込むことにより生成される電圧Ｖ_Aと、該変換器の第２出力電流Ｉ_Bを別の抵抗Ｒに吸い込むことにより生成される電圧Ｖ_Bとの間の電圧差Ｖ_A−Ｖ_Bである。

図１のＤＡＣにおいて、サモメタコード化信号Ｔ１〜Ｔｎは、２進式サモメタデコーダ６により２進入力ワードＤ１〜Ｄｍから導出される。該デコーダ６は次のとおり作動する。

２進入力ワードＤ１〜Ｄｍが最小値を有するとき、サモメタコード化信号Ｔ１〜Ｔｎは、差動スイッチ回路４₁〜４_nの各々がそれらの第２端子を選択し、それで、電流源２₁〜２_nの全てが第２接続ラインＢへと接続されることになるような状態にある。この状態において、Ｖ_A＝０かつＶ_B＝ｎＩＲである。また、アナログ出力信号Ｖ_A−Ｖ_B＝−ｎＩＲである。

２進入力ワードＤ１〜Ｄｍの値が漸進的に増加するとき、デコーダ６により生成されるサモメタコード化信号Ｔ１〜Ｔｎは、（差動スイッチ回路４₁から開始して）上記差動スイッチ回路の多くがそれぞれの第１端子を選択するような状態にあり、このとき、自身の第１端子を既に選択した差動スイッチ回路がその第２端子に戻ることはない。２進入力ワードＤ１〜Ｄｍが値ｉを有するとき、最初のｉ個の差動スイッチ回路４₁〜４_iはそれぞれの第１端子を選択するが、残りの（ｎ−ｉ）個の差動スイッチ回路４_i+1〜４_nはそれぞれの第２端子を選択する。アナログ出力信号Ｖ_A−Ｖ_Bは、（２ｉ−ｎ）ＩＲに等しい。

添付図面の図２は、３ビットの２進入力ワードＤ１〜Ｄ３（すなわち、この例においてｍ＝３）に対して生成されたサモメタコード化信号の一例を示す。この場合、７個のサモメタコード化信号Ｔ１〜Ｔ７が必要とされる（ｎ＝２^m−１＝７）。

図２が示すとおり、２進式サモメタデコーダ６により生成されたサモメタコード化信号Ｔ１〜Ｔｎはいわゆるサモメタコード（thermometer code）に従うが、ここで、ｒ次の信号Ｔｒが起動された（“１”に設定された）とき、より低次の信号Ｔ１〜Ｔｒ−１も全て起動されることは知られている。

電流制御式のＤＡＣにおいてサモメタコード化は一般的である、というのも、２進入力ワードが増加するにつれ、既に第１接続ラインＡに切り換えられた電流源が他のラインＢに切り換えられることなく更に多くの電流源がラインＡへと切り換えられるからである。従って、上記ＤＡＣの入力／出力特性は単調であると共に、入力ワードにおける１の変化から生ずるグリッチインパルスは小さい。

ところで、図１のアーキテクチャにおける電流源２の個数および対応する差動スイッチ回路４の個数が実に多く、特にｍ≧６のとき非常に多いことは理解される。例えば、ｍ＝６のとき、ｎ＝６３であり、６３個の電流源および６３個の差動スイッチ回路が必要とされる。このような多数の電流源を扱うため、且つ、個々の差動スイッチ回路に対して効率的にサモメタ信号を供給できるようにするために、各電流源および各差動スイッチ回路を２次元配列のセルとして配置し、各セルが１個の電流源および協働する差動スイッチ回路を含むものとすることが提案されている。この配置構成を添付図面の図３に示す。

図３において、６４個のセルＣＬ_ijが８行（ロウ）および８列（コラム）の８×８正方配列に配置されている。図３において、各セルに適用された添字の第１桁は該セルが位置する行を表し、添字の第２桁は該セルが位置する列を表す。従って、セルＣＬ₁₈は行１、列８のセルである。

各セルＣＬ_ijは、それ自体の電流源２およびそれ自体の差動スイッチ回路４を含む。図１のＤＡＣと同様、上記配列の各セルのそれぞれの第１端子は上記ＤＡＣの第１接続ラインＡに一体的に接続され、上記配列の各セルのそれぞれの第２端子は上記ＤＡＣの第２接続ラインＢに一体的に接続される。

図３においてセルＣＬ_ijに割当てられた番号は、各セルが起動（または、制御）されてそれぞれの第２端子の選択からそれぞれの第１端子の選択へと変化する順序を表す。起動順序は、上記配列における各セルの物理的順序に従い、行１から開始してその行の各セルを列の順に順次起動し、続いて行２以降を同様に起動する。

図３の配列において生ずる１つの問題は、上記配列の個々のセルの電流源２の出力電流が均一であるのが望ましいにも拘わらず、実際には、各セルの実際の出力電流が様々な原因から生ずる不均一をこうむることである。

添付図面の図４（ａ）に示すとおり、例えば、電源ラインに沿って電圧が低下すると、行または列に沿って傾斜誤差（graded error）が生じ得る。この場合、関連する行または列の最初の４個のセルにおける各電流源は負の誤差を有するが、これは各セルが平均を下回る出力電流を生成することを意味する。これらの負の誤差は、関連する行または列の中心に向かって減少する。関連する行または列の残りのセル５〜８における各電流源はそれぞれの正の誤差を有するが、これは各セルが平均を上回る出力電流を生成することを意味する。これらの正の誤差は、関連する行または列の中心から端に向かって減少する。

添付図面の図４（ｂ）に示すとおり、上記配列を含むチップの内側に熱的分布があると、１つの行または列の中に対称的誤差が生じ得る。この場合、行または列の端セル１、２、７および８における各電流源は負の誤差を有するが、行または列の中央セル３〜６の各電流源は正の誤差を有する。

加えて、下に詳述する確率的誤差（random error）などの他の種類の誤差もあり得る。上記セル配列に対する最終誤差分布は、個々の誤差成分の全てを重畳することにより生成される。

図４（ａ）および図４（ｂ）に示された傾斜誤差および対称的誤差は、蓄積されて大きな積分線形誤差（integral linearity error：ＩＮＬ）に帰着し易い。例えば、図４（ａ）に示された傾斜誤差分布が図３に示されたセル配列の第１行内に存在すると仮定する。この場合、セル１〜４が（それぞれの第２端子の選択からそれぞれの第１端子の選択へと変更されて）漸進的に起動されるときに負の誤差が蓄積され、ディジタル入力コードが４であるときには相当な負の合計誤差に達する。セル５〜８が順次起動されるときにのみ、これらのセルに付随する正の誤差がセル１〜４に付随する大きな負の誤差を相殺する。

当然ながら、図４（ａ）に対応する傾斜誤差が列１〜８の各々に沿って存在すると、状況は更に悪化する。この場合、セル１〜８が漸進的に起動されるにつれ、行１の８個のセルの各々に対して最大の負の誤差（図４（ａ）における位置１における誤差）が生ずる。同様に、行２において、図４（ａ）の位置２に対応する負の誤差は８回分蓄積される。従って、入力コードが（行１〜４における各セルの全てが起動された状態に対応する）３２へと増加する時まで、蓄積される負の誤差は実際に極めて大きい。

図４（ｂ）に示された種類の対称的誤差の蓄積によっても、同様の問題が生ずる。
傾斜誤差および対称的誤差に依る不整合（mismatch）は、上記セル配列において各セルが物理的に配置されている順序とは異なる特殊な順序で各セルを選択することにより減少され得る。特に、同時係属中の本出願人の日本国特開平１１−２４３３３９号公報（英国特許公開ＧＢ−Ａ−２３３３１９０号に対応）には、いわゆる“魔法陣（magic square）”における番号の順序に準じた特殊なセル選択順序が記述されているが、その全体の内容をここで、言及することにより援用する。

しかしながら、そのような特殊なセル選択順序が採用された場合でも、個々のセグメントにより生成されるそれぞれの電流間には必然的に不整合が残留する。これは、ＤＡＣの性能における非直線性を引き起こす。

カリフォルニア州、サンディエゴ、１９９９年３月１６〜１９日のデルタ−シグマデータ変換器講座（Delta-Sigma Data Converters Lecture Course）におけるＪｅｓｐｅｒＳｔｅｅｎｓｇａａｒｄの“ＳＣデルタ−シグマＡＤＣの構造的な最適化およびスケーリング（Structural Optimization and Scaling of SC Delta-Sigma ADCs）”と題した論文においては、ＤＡＣの各要素間の不整合を整形（shape）するために要素（または、セグメント）回転を採用することが提案された。該提案においては、データ依存（data-directed）の回転量を使用して各要素を回転させる。同じ講座において、“デルタ−シグマＡＤＣおよびＤＡＣ用の不整合整形マルチビットＤＡＣ（Mismatch-Shaping Multibit DACs for Delta-Sigma ADCs and DACs）”と題したＩａｎＧａｌｔｏｎの別の論文は、低周波から高周波へとノイズを移動させることによりノイズ形状を改善する不整合整形技術（mismatch shaping technique）を開示している。これらの技術では、ノイズは高い出力信号周波数において周波数と共に急速に増加することから、有用な結果を得るためには大きなオーバーサンプリング比率（例えば、８または２５）が使用されねばならない。同じ講座において、“ノイズ整形技術の独創的な応用（Unconventional Applications of Noise-Shaping Techniques）”と題したＢｏｂＡｄａｍｓによる更なる論文は、歪みを整形済ノイズへと変換するためにシグマ−デルタＤＡＣにおいて要素“スクランブリング”が採用できることを開示している。上記スクランブリングは、出力信号の所望周波数範囲の内側および外側の両者における周波数スペクトル全体に渡り均一にノイズを分散させるというランダム式か、ノイズをＤＣから離間移動させるデータ依存式であってノイズの振幅が周波数と共に漸進的に増加するというデータ依存式かのいずれかであり得る。

また、我々の同時係属中の欧州特許公開ＥＰ−Ａ−１１００２０３号（我々の同時係属中の日本国特願２０００−３４３２１６号に対応）において、ＤＡＣのセグメント間の不整合を整形してノイズを特別な関係帯域から追い出すために、データ依存でない回転量だけセグメント回転を採用する技術が提案された。その全体の内容をここで、言及することにより援用する。

上記技術は、特定デバイスのセグメント源における傾斜誤差、対称的誤差および確率的誤差により生じさせられた問題を克服または緩和するために採用される。しかしながら、次に詳述するとおり、不規則な源不整合のゆえに、あるデバイスから次のデバイスにかけて重大な性能変化が生じる問題は依然残る。

添付図面の図５（ａ）は、バイポーラＤＡＣデバイスの一例においてアナログ出力信号が２進入力信号Ｄ１〜Ｄｍと共にどのように変化するかを線Ｓで表すグラフである。線Ｌ１は、そのようなデバイスにおいてアナログ出力がディジタル入力を線の形で精確に追従する理想的な入出力挙動を表す。上に述べたとおり、現実のデバイスには、実際のアナログ出力信号を理想（線Ｌ１）から逸脱させる様々な誤差が下記のとおり不可避的に存在する。これを図に描いてみせるために誤差は誇張されている。

オフセット誤差があると、線Ｌ１で表された理想化出力信号が発生させられ、その結果、線Ｌ２で表されたとおり、全てのディジタル入力値について一定量Ｅ_Oのシフトアップが引き起こされる。利得誤差があると、オフセット誤差の線Ｌ２が線Ｌ３で表されたとおり量Ｅ_Gだけ回転させられるように応答曲線の勾配が変えられる。最後に、源不整合から生じる確率的誤差などの誤差が残留すると、実際のアナログ出力信号は、２進入力信号の変化につれて変動する残留（確率的）誤差の量Ｅ_Rだけ線Ｌ３だけ逸脱させられる。線Ｌ１、Ｌ２およびＬ３は、無論、上記関係を説明する目的で人為的に描いたものであり、線Ｌ３は、ディジタル入力信号領域の端においてアナログ出力信号の実際値（図５（ａ）中のＡおよびＤ）を通るように引かれている。

添付図面の図５（ｂ）は、図５（ａ）に対応するプロットであるが、図５（ａ）中の線Ｓと線Ｌ３の間の出力信号値の差がディジタル入力信号の変化につれてどのように推移するかを示す。すなわち、図５（ｂ）は、図５（ａ）の実際の出力信号が直線性からどの程度離脱するかを図形で表す。図５（ｂ）は、上に挙げたオフセット誤差Ｅ_Oおよび利得誤差Ｅ_Gを計算に入れていない。よって、図５（ｂ）のプロットが示すのは、点ＡおよびＤにおいて線Ｓと一致するように引かれた線Ｌ３で表された人為的直線性からの離脱であり、線Ｌ１で表された理想的直線性からの離脱ではない。図５（ｂ）のグラフはまた、線Ｓが線Ｌ３と交わる点ＢおよびＣにおいてゼロに戻る。

図５（ｂ）のような特定ＤＡＣデバイスに関するプロット表現をここでは“伝達関数”と呼ぶ。水平軸は、不連続の段階を刻みながら増大するディジタル入力信号を表すので、伝達関数は実際には段階的に変化する。

伝達関数（非直線性誤差）Ｅを定義する方程式は、図１のＤＡＣをより詳細に考慮することにより導出することができる。ｎ個の電流源２₁〜２_nは同一の電流Ｉを発生させるのが理想的であるが、実際には、電流源は、正でも負でもゼロでもあり得るそれぞれ異なる電流誤差ｅ₁〜ｅ_nを有することになる。図１のＤＡＣは微分出力信号Ｉ_A〜Ｉ_Bを有し、ここで、ｘのディジタル入力信号値（Ｄ１〜Ｄ３）について言えば、

で、関連誤差Ｅ（Ｉ_A）および（Ｉ_B）はそれぞれ式

により与えられ、これで、全誤差（Ｉ）は式

により与えられる。

この誤差E（Ｉ）に関する式において、図５（ａ）に則して上に述べたオフセット誤差Ｅ_Oは無視された。図５（ａ）に則して上に述べた利得誤差Ｅ_Gも、誤差ｅ₁〜ｅ_nの平均μを考慮することにより上の誤差E（Ｉ）に関する式から無くすことができる。すなわち、

一デバイスに関する平均μの値がゼロでないと、図５（ａ）に則して上に述べた利得誤差Ｅ_Gが生じる。なぜなら、どの電流源も、これが接続された線ＡまたはＢに平均してμの誤差を与え、その結果、入出力応答の傾き（Slope）全体に変化が生じることになるからである。利得誤差Ｅ_Gは、次のとおり、電流源誤差ｅ₁の各々から平均誤差μを減算することにより誤差E（Ｉ）に関する式から無くすことができる。

線Ａに接続された電流源２₁〜２_xの誤差（平均誤差μに相対する）の総和は次のとおりである。

同様に、線Ｂに接続された電流源２_x+1〜２_nの誤差（平均誤差μに相対する）の総和は次のとおりである。

よって、伝達関数Ｅは次のとおり表すことができる。

ｘ＝０のとき、誤差ｅ₁〜ｅ_nの全てが、Ｅ_A＝０を意味する線Ｂに接続される。定義によれば、線Ｂの誤差ｅ₁〜ｅ_nの総和は単純に平均誤差μのｎ倍に等しいので、Ｅ_Bもゼロである。よって、図５（ｂ）中の点Ａで表されたとおり再びＥ＝０である。

同様に、ｘ＝ｎのとき、誤差ｅ₁〜ｅ_nの全てがＥ_B＝０を意味する線Ａに接続される。線Ａの誤差ｅ₁〜ｅ_nの総和は定義によればｎμであるので、Ｅ_Aもゼロである。よって、図５（ｂ）中の点Ｄで表されたとおり再びＥ＝０である。

ｘの他の全ての値について、誤差は相異なる組み合わせで線ＡおよびＢに接続され、その結果、伝達関数Ｅは、常にゼロで始まりゼロで終わる“乱歩（random walk）”の形となり、中間の個々の点において正にも負にもゼロにもなり得る。

入力値がｘ−１からｘに変わると、電流源２_xは、線Bに接続されていたのが線Ａに接続される形に変わり、Ｅ_Aを（ｅ_x−μ）だけ大きくし、Ｅ_Bを（ｅ_x−μ）だけ小さくする。よって、伝達関数Ｅの乱歩の刻み幅は（ｅ_x−μ）である。

従って、伝達関数Ｅは、特定ＤＡＣデバイスにとって、平均電流源誤差に相対する蓄積電流源誤差とみなすことができる。ｘ＝０およびｘ＝ｎのときにＥをゼロとすると決めることは、単純に、線Ｌ３を図５（ａ）中の点ＡおよびＤにおいて実際の出力信号値を通るように引くと決めることと等価である。

伝達関数は、その正確な形に従ってＤＡＣ出力の望ましくない歪みの程度および影響を変えさせる。例えば、上向き（または、下向きに）単一の弧を描く図６（ａ）に示す形の伝達関数であれば、出力信号に望ましくない第２調波を生じさせることになる。また、中間点またはその付近において誤差ゼロの軸を通過する図６（ｂ）に示すＳ字形の伝達関数であれば、出力信号に望ましくない第３調波を生じさせることになる。

電流源誤差ｅ₁は、ガウス分布（すなわち正規分布）に一致する。ＤＡＣデバイスが製造されるとき、製造されるデバイスの伝達関数Ｅは、電流源誤差のガウス分布に従って次に製造されるデバイスと違ってくる。

添付図面の図７（ａ）は、６例のＤＡＣの伝達関数を示す。添付図面の図７（ｂ）に示すとおり、個々のＤＡＣデバイスにおいて、電流源誤差はガウス分布に一致し、電流源誤差分布は、一デバイスと次のデバイスの間で類似するが、デバイス間で若干の偏差がある。各デバイスの中のセグメントの数が多ければ多いほど、デバイスの電流源誤差分布はデバイス間で類似するが、誤差の配列（または、選択）の順序がデバイスごとに異なるので、伝達関数はデバイスごとに異なるのがほとんど常である。

伝達関数がデバイスごとに異なるという事実の結果として、出力信号の歪みもまた、同じ入力信号条件のもとでデバイスごとに異なることになる。例えば、出力信号として１００ＭＨｚ正弦波を発生させるＤＡＣの場合、第２調波は、２００ＭＨｚにおいて、例えば、−５５ｄＢｃ（すなわち主信号に関連して５５ｄＢ）の代表的振幅を有する不連続音となろう。しかしながら、伝達関数は、上に述べたとおりデバイスごとに同じでないので、この第２調波の振幅は、代表的にはデバイスごとに最大±１０ｄＢ変化することになる。デバイスの非直線性出力応答により生じさせられる他の歪み成分も、デバイスごとに同様の振幅分変化することになる。

このデバイスごとに代表的に数ｄＢどちらかの側に性能が変化することは、デバイスにとって到達し得る製造歩留まりの点で重要な意味を有する。

デバイス製造の観点から、デバイス歩留まりと最低保証デバイス性能（例えば、関連の特定周波数帯域における最小ＳＮ比）の間のトレードオフを評価する必要がある。デバイスごとに性能が変化することは、最低性能として代表値より数ｄＢ悪い値を指定しなければならないことを意味する。その１つの含意は、生産テストと生産スクリーニングが必要とされることである。最悪のデバイスを不合格とする若干の歩留まり損を斟酌しても、指定値を下げなければならない。周知のデバイス歩留まり曲線を基礎に置いて、例えば、“平均−２σ”の数字（平均値から標準偏差σの２倍を減算することにより得られる）に基づいて最低ノイズ保証性能を見積るならば、製造されたデバイスの約９７％が保証性能を満たす、または上回る、すなわち歩留まりが９７％となることは知られている。

もし、“平均−２σ”の数字を使用する代わりに、製造者が更に緩やかな“平均−３σ”の数字に基づいて保証性能を見積るならば、歩留まりは、例えば、９９．９％に上がり、単位コストを低くするが、当然、見積られた性能も低くなり、消費者にとってデバイスの魅力は減退する。もし、製造者が更に厳しい“平均−σ”の数字に基づいて保証性能を見積るならば、歩留まりは約８４％に下がり、単位コストを高くするが、見積られた性能は高くなり、消費者にとってデバイスは更に魅力的となる。“平均−２σ”の数字は、消費者にとって魅力的な性能レベルを与える一方、単位コストが経済的となる程度に歩留まりを望ましい高さに保つ点で、多くの場合、賢明なトレードオフである。

それゆえ、製造者の観点からは、より良い最低性能を製造者が指定できるようにするため、および／または、所与の最低性能レベルに対してより高い歩留まりを確保できるようにするために、デバイスごとに伝達関数が異なることにより生じる性能変化を減じることが望ましい。

実際には、セグメント不整合により生じる歪み成分に対して上記技術を使用することの効果を評価することは困難である場合が多く、特定用途に適合するように最適のパラメータを選択するためには、或いは、所望の効果が特定の１組のパラメータにより達成されることをテストするためには、経験に基づくチェックが望まれるかもしれない。それゆえ、そのようなパラメータの経験的な選択または確認を容易にする手段を講じることが望ましい。

本発明の第１の形態によれば、一連の動作サイクルを実行するように働く混合信号回路であって、協働してアナログ出力信号を生成するｎ個の回路セグメント、前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させるように働く制御信号発生手段、および、前記ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記ｎ個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、且つ、前記セグメント制御信号の適用順序の変化により引き起こされたセグメント順序位置の変化が前記セグメントの数ｎに相対する数および／または大きさにおいて制限されるような順序であり、それにより、少なくとも１つの離散的歪み成分が、同じ周波数で狭帯域ノイズ的信号に変換され、該狭帯域ノイズ的信号は、所定の信号帯域の外側にあり、且つ、前記回路の１つから他の１つへの前記離散的歪み成分よりも小さい変動を有することを特徴とする混合信号回路が提供される。

本発明の第２の形態によれば、一連の動作サイクルを実行するように働く混合信号回路であって、協働してアナログ出力信号を生成するｎ個の回路セグメント、前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させるように働く制御信号発生手段、および、前記ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記ｎ個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記順序変化と関連するそれぞれのセグメント変化パラメータの値が各々ｎ²／４より小さいことを特徴とする混合信号回路が提供される。

本発明の第３の形態によれば、一連の動作サイクルを実行するように働く混合信号回路であって、協働してアナログ出力信号を生成するｎ個の回路セグメント、前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させるように働く制御信号発生手段、および、前記ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記ｎ個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記セグメント変化パラメータのサイクル当たり平均値がｎ²／６４より小さいことを特徴とする混合信号回路が提供される。

本発明の第４の形態によれば、一連の動作サイクルを実行するように働き、協働してアナログ出力信号を生成するｎ個の回路セグメントからなる混合信号回路において使用されるノイズ整形方法であって、前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるｎ個１組のセグメント制御信号を発生させる段階、および、ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期にｎ個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、且つ、セグメント制御信号の適用順序の変化により引き起こされるセグメント順序位置の変化が前記セグメントの数ｎに相対する数および／または大きさにおいて制限されるような順序であり、それにより、少なくとも１つの離散的歪み成分が、同じ周波数で狭帯域ノイズ的信号に変換され、該狭帯域ノイズ的信号は、所定の信号帯域の外側にあり、且つ、前記回路の１つから他の１つへの前記離散的歪み成分よりも小さい変動を有することを特徴とするノイズ整形方法が提供される。

本発明の第５の形態によれば、一連の動作サイクルを実行するように働き、協働してアナログ出力信号を生成するｎ個の回路セグメントからなる混合信号回路において使用されるノイズ整形方法であって、前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるｎ個１組のセグメント制御信号を発生させる段階、および、ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期にｎ個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記順序変化と関連するそれぞれのセグメント変化パラメータの値が各々ｎ²／４より小さいことを特徴とするノイズ整形方法が提供される。

本発明の第６の形態によれば、一連の動作サイクルを実行するように働き、協働してアナログ出力信号を生成するｎ個の回路セグメントからなる混合信号回路において使用されるノイズ整形方法であって、前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるｎ個１組のセグメント制御信号を発生させる段階、および、ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期にｎ個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記セグメント変化パラメータのサイクル当たり平均値がｎ²／６４より小さいことを特徴とするノイズ整形方法が提供される。

本発明によれば、ノイズ整形を改善したセグメント化回路を提供することができる。

以下、添付図面を参照して本発明のセグメント化回路の実施例を詳述する。

図８は、本発明を具現するＤＡＣの構成および動作に関する全般的説明に使用されるブロック図である。以下、より詳細な特殊実施例について述べる。上で論じた図１のＤＡＣの各要素と同一の、或いは、密接に対応する図８のＤＡＣの各要素を同一参照番号で表し、かかる各要素の記述を省略する。ここで、参照符号２００は、ＤＡＣ（ディジタル／アナログ変換器）を示している。

図８のＤＡＣは、ディジタル回路部分ＤＣおよびアナログ回路部分ＡＣを含む。アナログ回路部分ＡＣは、図１のＤＡＣと同様に構成されており、各々が定電流源２およびスイッチ４を有する複数のセグメント（または、セル）を含む。各セグメントにおけるスイッチ４は、ディジタル回路部分ＤＣから該スイッチに供給された個別に対応するサモメタコード化信号Ｔにより制御される。

図８のＤＡＣにおいて、ディジタル回路部分ＤＣは、伝達関数モーフィング部ブロック２２およびモーフィング制御部２４を含む。図1の２進式サモメタデコーダ６は、この実施例では必要でない。なぜなら、以下に詳細に述べるとおり、その機能が伝達関数モーフィング部２２に効果的に組み込まれているからである。

伝達関数モーフィング部２２は、２進入力ワードＤ１〜Ｄｍを受信するｍ個の入力、およびディジタル回路部分ＤＣのサモメタコード化入力信号Ｔ１〜Ｔｎのそれぞれ１つを発生させるｎ個の出力を有する。

伝達関数モーフィング部２２はまた、モーフィング制御部２４の出力からのモーフィング制御信号Ｍを受信するために該出力に接続された制御入力も有する。

次に、図８のＤＡＣの動作について述べる。ＤＡＣは、所定の動作周波数（サンプリング速度）Ｆ_DACにて一連の動作サイクル（変換サイクル）を実施する。Ｆ_DACは、例えば、１億サンプル／秒（１００Ｍサンプル／秒）である。

各サイクルにおいて、伝達関数モーフィング部２２は、当該サイクルにおいて使用すべきモーフィング制御信号Ｍを受信し、外部から加えられた入力ワードＤ１〜Ｄｍを該受信信号Ｍに従ってｎ個のサモメタコード化信号（セグメント制御信号）Ｔ１〜Ｔｎに変換する。

次に、伝達関数モーフィング部２２およびモーフィング制御部２４の動作について述べる。ここでは、説明を簡潔にするために一例としてＤＡＣがセグメントを８個しか持たない図を参照する。

図９（ａ）は、各セグメントが図８に則して上に述べたとおりに構成されている８個のセグメントＳ０〜Ｓ７のセットを示す概略図である。各セグメントＳ_Lの中の電流源２は、これと関連する確率的電流源誤差ｅ_iを有する電流Ｉを発生させ、それで、セグメントＳ_iが（Ｉ＋ｅ_i）の電流を発生させることになる。図９（ａ）の各セグメントの中に示してあるのが、セグメント番号および当該セグメントと関連する確率的電流源誤差である。

図８のＤＡＣにおいては、図１の従来型ＤＡＣにおけると同様、２進入力ワードが増大するにつれて、セグメントは、漸進的にラインＢからラインＡに順に切り換えられる、すなわち、当該セグメントの中の差動スイッチ４_iが電流（Ｉ＋ｅ_i）をラインＢからラインＡに切り換える。但し、図８のＤＡＣにおいては、セグメントの順序を所定の時間間隔で、例えば、変換サイクルごとに伝達関数モーフィング部２２によって変えることができ、それで、ある変換サイクルではセグメントが第１の所定の順序で切り替わり、別の変換サイクルではセグメントが、第１の順序と異なる第２の所定の順序で切り替わることになる。

セグメント順序は、モーフィング制御部２４により、モーフィング制御信号を伝達関数モーフィング部２２に加えることによって制御される。モーフィング制御信号Ｍは、例えば、使用すべき絶対的順序を指示するものであり得るし、或いは、順序を先行の変換サイクルに関連して如何に変えるべきかを指示するものでもあり得る。各変換サイクルにおいて、伝達関数モーフィング部２２は、受信した２進入力ワード（ディジタル入力信号）Ｄ１〜Ｄｍをデコードし、サモメタコード化出力信号Ｔ１〜Ｔｎをモーフィング制御信号Ｍに従って差動スイッチ４に加え、それで、セグメントが当該信号により指示された順序で配列されるようにする。

冒頭に述べたとおり、それぞれ対応する確率的電流源誤差ｅ₀、ｅ₁、ｅ₂、ｅ₃、ｅ₄、ｅ₅、ｅ₆およびｅ₇は、切り替わりに際してそれが配列された順序に従って伝達関数（非直線性誤差）に影響する。

最初に、図９（ａ）自体に示すとおり、セグメントは最初、Ｓ０、Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５、Ｓ６そして最後のＳ７の順にある。図９（ａ）に示す最初のセグメント順から生じる伝達関数Ｅは、図１０（ａ）に線Ｅ１で概略的に表されている。本例では、平均誤差μに相対する誤差ｅ₀〜ｅ₇を次のとおり仮定する。ｅ₀＝μ＋１、ｅ₁＝μ＋１．５、ｅ₂＝μ−１、ｅ₃＝μ−０．５、ｅ₄＝μ＋１、ｅ₅＝μ−３、ｅ₆＝μ−０．５、ｅ₇＝μ＋１．５。図１０（ａ）から分かるとおり、入力信号値が負フルスケール（ＮＦＳ）から正フルスケール（ＰＦＳ）へと増大するにつれて、セグメントは順に切り換えられ、蓄積誤差（伝達関数）は、切り換えられるセグメントと関連する確率的電流源誤差（平均誤差μに相対する）の２倍に相当する量ずつ逓増または逓減する。それで、例えば、セグメントＳ１が切り換えられると、伝達関数は２（ｅ₁−μ）だけ変化することになる（本例では３の増）。セグメントＳ５が切り換えられると、伝達関数は２（ｅ₅−μ）だけ変化することになる（本例では６の減）。

この図示された例の第１サイクルに関するセグメントの順序を、図１１の表において“第１変換サイクル”と表記された２つの列の第１列にまとめて示す。

本例では、次の変換サイクルの前に、モーフィング制御部２４が、元々の順序における順序位置と比べてセグメントＳ１とＳ５を入れ替え、それで、セグメントが図９（ｂ）に示すとおりの新たな順序（第２の順序）に切り換えられるようにすることを指示するモーフィング制御信号Ｍを送信する。これは、図１１の表において“第２変換サイクル”と表記された２つの列の第１列に示すとおり、確率的電流源誤差を選択する順序を変える効果がある。確率的電流源誤差の選択の順序が変えられると、図１０（ｂ）において線Ｅ２で表されるとおり、蓄積誤差（伝達関数Ｅ）の異なる“乱歩”が生じる結果となる。第２変換サイクルにおいて、セグメントＳ５の大きい負の電流源誤差（ｅ₅＝μ−３）は、先行サイクルにおけるよりはるかに早くに入力値の範囲内で加えられ、その結果、早くにゼロを下回り、残りの入力値範囲について負に留まる実質上異なるプロフィールとなる。この点に関して、第２サイクルにおけるＤＡＣの伝達関数Ｅ２は、図６（ａ）に則して上に述べた伝達関数の形に類似するが、第１サイクルにおけるＤＡＣの伝達関数Ｅ１は、図６（ｂ）に則して上に述べた伝達関数の形の方により類似する。

最後に、第３変換サイクルにおいて、モーフィング制御部２４は、第２の順序における順序位置と比べてセグメントＳ２とＳ４を図９（ｃ）に示すとおり入れ替えることを指示するモーフィング制御信号Ｍを送信する。これは再び、図１１の表において“第３変換サイクル”と表記された２つの列の第１列に示すとおり、確率的電流源誤差を選択する順序を変える効果があり、その結果、図１０（ｃ）において線Ｅ３で概略的に表された伝達関数が生じることになる。

図１０（ａ）〜１０（ｃ）に描かれた３つの伝達関数Ｅ１〜Ｅ３は、３つの異なるサイクルのそれぞれにおいて同じデバイスに関するものであるが、その代わりに、各々同じ確率的電流源誤差分布を有するが、異なる順序に配列された３つの異なるＤＡＣのそれぞれに関するものとみなすこともできよう。上に述べたとおりセグメント順序を入れ替えることは、単一のＤＡＣの伝達関数をある形から別の形に“モーフィング”する効果がある。

含む８つのセグメントが同じ確率的電流源誤差セットを有するが、相異なる順序でチップ上に並べられた２つの別個のＤＡＣを考えてみよう。上に述べたとおりのモーフィングが行われないと、２つのデバイスの伝達関数は異なることになる。例えば、第１デバイスが図９（ａ）に示す順序で選択された確率的電流源誤差セットを有し、第２デバイスが図９（ｂ）に示す異なる順序で選択された同じ確率的電流源誤差セットを有すると仮定しよう。第１デバイスは図１０（ａ）に示す形の伝達関数を有することになるが、第２デバイスの方は図１０（ｂ）に示す形の伝達関数を有することになる。上に述べたとおり、第１ＤＡＣの伝達関数が図６（ｂ）に則して上に述べた伝達関数の形に類似する一方、第２ＤＡＣの伝達関数が図６（ａ）に則して上に述べた伝達関数の形の方により類似することから、第２ＤＡＣの方が第１ＤＡＣより大きい第２調波歪みを見せると期待してよい。

各デバイスにおいて上述の“モーフィング”動作を、各ＤＡＣのセグメントが時間を越えて２通り以上の順序で配列されるように行うことにより、ＤＡＣの伝達関数は時間を越えて２通り以上の形を有するように変化することになる。結果として、各ＤＡＣは、２通り以上の形の平均に左右される有効伝達関数を有する。この平均化のために、２つのＤＡＣは、互いにより類似した歪み動作を持ちたがろうとする。使用される異なるセグメント順序の数が多ければ多いほど、歪み動作の収束度は大きい。

以上、伝達関数モーフィングの技術について、図９（ａ）〜９（ｃ）および図１０（ａ）〜１０（ｃ）に則して現実のＤＡＣに不可避的に存在する電流源不整合との関連において述べた。かかる電流源不整合は、各変換サイクルにおいて出力信号の振幅の誤差（従ってまた出力信号の歪み）に関与する。事実、セグメントは、電流振幅不整合に加えて、遅延不整合とも関連する。遅延不整合の誤差は、伝達関数上のポイントポイントにおける水平偏差（垂直偏差よりむしろ）に関与することにより、伝達関数の形を変えると考えることができる。モーフィング技術は、かかる遅延不整合（サンプリング周波数の増大につれてより重大になる傾向がある）による歪みを減じる点でも効果的である。

セグメントの数が８個と少ないとき、確率的電流源誤差の分布は、実際にデバイスごとにかなり変わることになる。結果として、選択された２つのデバイスにとって、同じ確率的電流源誤差セットがちょうど述べたとおりに出現することはありそうになく、従って、モーフィング動作によって有効伝達関数が全体的に同じに見えるようにはならない。

それでも、誤差はガウス分布から引き出されるので、デバイス内のセグメントの数が増すにつれて、相異なるデバイスにおける電流源誤差の分布は漸進的により類似することになる。こうなるのは、統計理論において、母集団が平均値μ、標準偏差σを有する場合、サンプル平均が、ほぼガウス分布の形の平均値μ、標準偏差σ／√ｎの母集団を構成し（大きいｎに対して）、サンプル分散が平均値｛（ｎ−１）／ｎ｝σ２の母集団を構成するからである。よって、ｎが大きいと、分布は収束する。

結果として、セグメントの数が多く（例えば、１６より多く、望ましくは１２８以上）、且つ、各デバイスにおける伝達関数が当該デバイスにおける多数の相異なる形（例えば、１６より多く、望ましくはｎ以上）を通じてモーフィングされるとき、相異なるデバイスの有効伝達関数は酷似するように見える。これは、デバイスごとの性能変化を減じる効果があり、これは、上に述べたとおり、所与の最低性能要求に対してデバイスの製造歩留まりを向上させることへの効果、或いは、所与の歩留まりに対して最低保証性能を向上させることへの効果という観点から達成することが望ましい。例えば、伝達関数が１２８通りの形にわたってモーフィングされるならば、モーフィング前にデバイスごとに±１０ｄＢの変化を見せていた特定の歪み成分が、モーフィング後にはデバイスごとにその１／√１２８倍、すなわち±１ｄＢの変化しか見せなくなることが期待できる。

この効果は回転技術や上に述べた“魔法陣”と異なることに注目されたい。セグメント選択順序をサイクルごとに回転させると、これは、出発点（セグメントの出発順序位置）を伝達関数に沿ってシフトさせる効果がある反面、誤差を同じ順序で選択し続け、従って、デバイスの伝達関数プロフィール全体を同じまま保ち続けることになる。それゆえ、各デバイスが別のデバイスと異なる伝達関数を持ち続けることになる。“魔法陣”技術では、セグメントは、チップ上に並べられる物理的順序とたとえ異なっても、常に同じ順序で選択され、従って、特定の一デバイスの伝達関数は定まっており、伝達関数はデバイスごとに変動するということになる。

モーフィングの効果は、デバイスごとに変動する（例えば、±１０ｄＢずつ）離散的歪み成分（例えば、調波歪み）を取出し、かかる成分を狭帯域ノイズ的信号に同じ周波数で、但し、デバイスごとにはるかに小さい変動幅で変えることである。残留する変動の幅は、セグメントの数およびセグメントの再順序づけの仕方によって異なるが、代表的には少なくとも１／１０以下となる。例えば、１００ＭＨｚ正弦波を発生させるＤＡＣの場合、第２調波は、例えば、代表的に−５５ｄＢｃ（すなわち主信号に関連して５５ｄＢ）、但し、全てのデバイスにわたって−４５ｄＢｃから−６５ｄＢｃまでの範囲内の振幅を有する２００ＭＨｚの離散音ということになろう。有効伝達関数が１μｓ周期の間に多くの可能な形を通じてモーフィングされる場合、第２調波は、約±｛１／（１μｓ）｝または±１ＭＨｚの周波数広がり（すなわち±３ｄＢポイント）と、代表的に−５５ｄＢｃ、全てのデバイスにわたって、例えば、−４５ｄＢｃから−６５ｄＢｃまでの範囲内のエネルギを有する約２００ＭＨｚのノイズとして現れるであろう。

伝達関数は、できれば相対的に徐々に変えられるのが望ましい。なぜなら、伝達関数はそこで変調されていき、それで歪み成分を周波数に拡散させていくからである。伝達関数の変化が速すぎると、歪み成分は所望信号帯域に早くに拡散してしまう。変化が遅すぎると、瞬時歪みが単純に時間を越えて徐々に変わっていくだけのように見える。それゆえ、変化の速度はこの２つの極端の間であるのが望ましい。伝達関数の変化の刻み幅が大きいと、出力信号の急ジャンプが生じ、今度はそこから広帯域のノイズが生じることになるので、これも望ましくない。

モーフィングの速度が遅いことは、伝達関数の変化が急であること、および／またはその刻み幅が大きいこととは異なる。仮にそれが時たまでしかなく（例えば、セグメントが図３の配列において象限ごとに組み替えられるようなセグメント組み替えを使うことにより）、それで歪みが広帯域ノイズに変えられるとしても、異なることは異なる。なぜなら、モーフィングの速度が遅いと、歪みは狭帯域にしか拡散しなくなるからである。

次に、図８に則して上に述べた伝達関数モーフィング部２２の可能な１つの構成を図１２に則して説明する。

図１２に示す伝達関数モーフィング部１２２は、８個のローカルデコーダ１２４₀〜１２４₇からなる。各ローカルデコーダ１２４は２つの入力を有し、第１が、図８に則して上に述べたモーフィング制御信号Ｍを受信するための入力、第２が、２進入力ワードＤ１〜Ｄｍを受信するための入力である。各ローカルデコーダは、図８に示すｎ個のサモメタコード化出力信号（セグメント制御信号）Ｔ１〜Ｔｎの１つを出力する。

各ローカルデコーダ１２４は、２つの入力を有する比較器１２６からなる。比較器１２６は、その２つの入力において、ローカルデコーダの第２入力に加えられた２進入力ワードＤ１〜Ｄｍと、後述のとおりモーフィング制御信号から選択された、ローカルデコーダごとに異なる一定数のビットを含むｍｏｒｐｈ−ｉｄ信号とを受信し、自身のセグメントに関するサモメタコード化信号Ｔを出力する。なお、本明細書では、図面におけるアンダーバーをハイフン（−）で記載している。

では、図１２に示すとおりの伝達関数モーフィング部１２２を有するＤＡＣの動作について述べる。本例では、簡潔を旨としてセグメントの数ｎを８とするが、適当な修正を加えれば、８個より多いセグメントを有するＤＡＣに同じ考えがたちどころに当てはまることは明らかであろう。本例では、８個のセグメントがあるので、２進入力ワードＤ１〜Ｄｍは、上に述べたｍｏｒｐｈ−ｉｄ信号と同様、３ビット幅である。

図１２の、図１との比較から分かるとおり、本例では、２進入力ワードＤ１〜Ｄｍをサモメタコード化出力信号Ｔ１〜Ｔｎにデコードする動作は“グローバル”で（図１のデコーダ６のような集中２進式サモメタデコーダにより）なされるのでなく、代わりに、下に詳述するとおり、ｎ個のセグメントの各々の内部においてローカルで行われる。

８個のセグメントの各々に、値０〜７の中から選択された１個の固有ＩＤ（ローカルＩＤ）が割り当てられ（当該セグメントに加えられたｍｏｒｐｈ−ｉｄ信号に従って）、この固有ＩＤが比較器１２６により２進入力ワードＤ１〜Ｄｍと比較され、それで、当該セグメントについて差動スイッチ４の状態が特定されることになる。本例では、２進入力ワードがＩＤより大きい場合、比較器の出力（Ｔ）はｈｉｇｈ（１）で、これにより、スイッチ４は電流源２をラインＡに接続させられる（以下、“ＯＮ”状態と呼ぶ）。

このような不等号比較器（greater-than comparator）２６４が、上述のとおりの８個のセグメントの各々において使用されるとき、セグメントの１つ（ＩＤ＝７に該当するセグメント）は、どのサイクルにおいても常にＯＦＦ状態（Ｔ＝０）にある。というのは、２進入力ワードは決して７より大きくなり得ないからである。ゼロオフセットを維持するために（スイッチング回路の差動電流切換え特性を考慮した上で）、常にＯＮ状態（Ｔ＝１）に維持される特別“ダミー”セグメントが含まれている。これは、７個だけセグメントを使用するより好都合である。代わりに、不等号／等号比較（greater-than-or-equal comparison）が比較器により実行されたとすれば、セグメントの１つ（ＩＤ＝０に該当するセグメント）が常にＯＮ状態（Ｔ＝１）にあるので、ゼロオフセットを達成するために特別“ダミー”セグメントを代わりにＯＦＦ状態（Ｔ＝０）に維持する必要がある。

上に述べたとおり、セグメントは０から７までの範囲内のＩＤを有する。従って、ＩＤが２進入力ワードより小さい各セグメントは、１に設定されたサモメタコード化信号Ｔを有することになる。他の全てのセグメントは、０に設定されたサモメタコード化信号を有することになる。従って、本例では、組をなす比較器２６４が、図１のＤＡＣの２進式サモメタデコーダ６と同じ基本機能を実行する。

かかる配置をもってすれば、各セグメントに割り当てられたＩＤを単純にｍｏｒｐｈ−ｉｄ信号を使って変えるだけで、セグメント選択の順序（セグメント順序位置）を変えることが容易に可能となる。

変更可能なローカルＩＤを使って、何時でも一度に８個のローカルデコーダ１２６の各々が、図１３の表に示すとおりの組の中から選択された固有ＩＤを自らに割り当てるのを確実にしなければならない。各ＩＤは、Ｂ０、Ｂ１、Ｂ２とラベル付けしたビット（最下位ビットから最上位ビットまで）を有する３ビット２進数である。各ローカルデコーダに相異なるＩＤが割り当てられるのを確実にする１つの方法は、単一の３ビットマスタコードを維持し、変更し、かかる３つのビットをその反転ビット共々、ローカルデコーダに向けてルーティングすることである。これら６個のビットがモーフィング制御信号Ｍを形成する。すると、各ローカルデコーダは、これら６個のビットのうちちょうど３個を拾い出し、それで、それ自体のｍｏｒｐｈ−ｉｄ信号を形成する。

図１４の表は、モーフィング制御信号Ｍの６個のビットをローカルデコーダが８個のセグメントの各々に対してどのように使用できるか、１つの道筋を示す。例えば、セグメント０に対するｍｏｒｐｈ−ｉｄは、最上位から最下位に向かう順序のビット（Ｂ２、Ｂ１、Ｂ０）からなる３ビットワードであるが、セグメント５に対するｍｏｒｐｈ−ｉｄの方は、最上位から最下位に向かう順序のビット（／Ｂ２、Ｂ１、／Ｂ０）からなる３ビットワードである。なお、本明細書では、図面におけるオーバーバーをスラッシュ（／）として記載する。マスタコードが、例えば、値０１１を有するとき、セグメント０に対するｍｏｒｐｈ−ｉｄは０１１、セグメント５に対するｍｏｒｐｈ−ｉｄの方は１１０である。このようにして、各ローカルデコーダに入力されるｍｏｒｐｈ−ｉｄがそれぞれ固有であることが確実にされる。また、セグメントのローカルＩＤの変更も、３ビットマスタコードを更新するだけで足りるので、簡単にできるようになる。

ところで、３個のビットとその反転ビット（合計６個のビット）を各ローカルデコーダ１２６に向けてルーティングすると上に述べたけれども、無論、３個のビットだけを、その反転ビットなしで分配し、適当なローカルデコーダの中に反転器を配設し、それで反転信号をローカルで発生させようにすることも可能である。但し、これは、各ローカルデコーダの回路が同じでないという望ましくない結果になろう。

セグメント選択順序は、サイクルごとに、３ビットマスタコードを如何に更新するかに応じて多様な仕方で変えることができる。マスタコードが毎サイクル単純に増分する（１１１の後に０００へと一巡する）場合、セグメントの順序は回転する。これでは、伝達関数モーフィングの効果は生まれそうにない。なぜなら、上に示したとおり、順序が回転してできるのは、伝達関数の基本形を変えることでなく、単にそれに沿って出発位置を変えるだけのことだからである。

モーフィングを達成するために、マスタコードの３個のビットＢ０、Ｂ１およびＢ２の１つのバイナリ状態を、一サイクルからその次のサイクルへと変えることができる。これは、セグメントがそれぞれ異なる位置でそのＩＤの順に配列され、セグメントの各対が特定の位置でその順に入れ替えられるものとするとき、効果がある。例えば、ビット０の状態が変えられると、次の位置にあるセグメントが入れ替えられる。

０＜＝＞１
２＜＝＞３
４＜＝＞５
６＜＝＞７

１対のセグメントの両方により移動させられる距離（位置変化）は１で、一度に４対が入れ替えられるから、合計有効移動量は８ということになる。この合計有効移動量を使って、各々の順序変化と関連するセグメント変化パラメータ（ＳＣＰ）を限定することができる。これは、ｎ個のセグメント全部にわたって、順序変化により生じさせられる順序位置の変化を総和することにより計算される。これが、順序変化により生じさせられる順序位置の全変化を測る尺度として役立つことになる。

ビットＢ１の状態が変えられると、次の位置にあるセグメントが入れ替えられる。
０＜＝＞２
１＜＝＞３
４＜＝＞６
５＜＝＞７

この場合、１対のセグメントの両方により移動させられる距離は２で、一度に４対が入れ替えられるから、合計有効移動量（ＳＣＰ）は１６である。

ビットＢ２の状態が変えられると、次の位置にあるセグメントが入れ替えられる。
０＜＝＞４
１＜＝＞５
２＜＝＞６
３＜＝＞７

この場合、１対のセグメントの両方により移動させられる距離は４で、一度に４対が入れ替えられるから、合計有効移動量（ＳＣＰ）は３２である。

これら３つの更新のうち１つをその都度無作為に選ぶと、変換サイクル当たり平均合計有効移動量（サイクル当たり平均ＳＣＰ）は、

（変化×確率）＝８×（１／３）＋１６×（１／３）＋３２×（１／３）＝５６／３＝１８．６７

となる。
合計有効移動量（セグメント変化パラメータ）は、更新のたびに伝達関数に加えられる変化全体に反映される。上に述べたとおり、伝達関数は、ある状態から別の状態へ徐々にモーフィングされ、一度にあまりに大きく変化しないのが望ましい。これは、順序変化により引き起こされるセグメント順序位置の平均的変化を、セグメントの合計数ｎに相対する数および／または大きさにおいて制限することにより達成できる。これは、ｎに関連してＳＣＰ値を制限することと等価である。また、ＳＣＰの最大値と最小値との差も、ｎに関連して制限するのが望ましい。例えば、上のケースではＳＣＰの最大値と最小値は３２と８であるから、差（２４）は３ｎである。例示的な値を以下の例において与える。

本例においてビットＢ２を変えると、全体として３２（４ｎ）の比較的大きい変化が生じさせられる事実に鑑み、Ｂ２を変える頻度はできるだけ少ないのが望ましい。

これを達成する１つの方途は、マスタコードをその都度グレイスケールコードに従って更新することである。すなわち、例えば、０００→００１→０１１→０１０→１１０→１１１→１０１→１００→１０１→１１１等々の仕方で更新するのである。この場合、Ｂ２が１６のサイクルにわたって２度変えられるのに対し、Ｂ１は４度変えられ、Ｂ０は８度変えられるので、変換サイクル当たり平均移動量が、今回は（変化×確率）＝３２×（２／１６）＋１６×（４／１６）＋８×（８／１６）＝１９２／１６＝１２となる（すなわち、この場合、平均ＳＣＰは１．５ｎに制限される）。

しかしながら、この場合は、制限された１組の伝達関数が規則的な間隔で繰り返される。そうなると、１６の変換サイクルのたびに同じ順序の伝達関数が繰り返され、（Ｆ_CLK／１６）の繰り返し数（ここで、Ｆ_CLKは変換サイクルの回数）が与えられることになり、この間隔で離散側波帯を発生させる結果となる。

ビットＢ０、Ｂ１およびＢ２の任意の１つのバイナリ状態をサイクルごとに変える上述の方法では、ビットＢ２に関わる変化が、４対のセグメントを一度にセグメント全４個分の距離だけ移動させる。合計有効移動量（ＳＣＰ）をセグメント８個分の合計に制限するためには、かかるＢ２変化を４つの別個の変化に分割し、何時でも一度に１つだけ変化がなされるようにする、すなわち、（０＜＝＞４）、（１＜＝＞５）、（２＜＝＞６）または（３＜＝＞７）の入れ替えが行われるようにすることが可能である。Ｂ０変化はすでに８個のセグメントを合計有効移動量の分だけ移動させるので、可能な選択肢は１つしかない。すなわち、（０＜＝＞１＆２＜＝＞３＆４＜＝＞５＆６＜＝＞７）だけである。

これら７つの可能な変化を便宜上、次のとおりラベル付けする。
Ｂ０：（０＜＝＞１＆２＜＝＞３＆４＜＝＞５＆６＜＝＞７）
Ｂ１ａ：（０＜＝＞２＆４＜＝＞６）
Ｂ１ｂ：（１＜＝＞３＆５＜＝＞７）
Ｂ２ａ：（０＜＝＞４）
Ｂ２ｂ：（１＜＝＞５）
Ｂ２ｃ：（２＜＝＞６）
Ｂ２ｄ：（３＜＝＞７）

これは、７ビットマスタコード（前のような３ビットマスタコードよりむしろ）を維持、更新することにより実現でき、合わせて、上記７つの可能な変化は、７個のビットのうち対応する１つのビット値を入れ替えることにより達成できる。これを達成するために、ローカルＩＤは、図1５の表に示すとおり該７ビットマスタコードに対応する。この表を図1３の表と比較すると、図1３のＢ２の列はＢ２ａ、Ｂ２ｂ、Ｂ２ｃおよびＢ２ｄの４つの列に分割されたことが分かる。これらがそれぞれ上述のＢ２ａ、Ｂ２ｂ、Ｂ２ｃおよびＢ２ｄとラベル付けされた４つの変化に対応し、各列、１対のセグメントの２つの位置における１対の正反対の２進値だけを含み、この２進値が反転したときに当該セグメントは入れ替えを要求される。同様に、Ｂ１の列はＢ１ａおよびＢ１ｂの２つの列に分割されており、これらがそれぞれ上述のＢ１ａおよびＢ１ｂとラベル付けされた２つの変化に対応し、各列、２対のセグメントの４つの位置における２対の正反対の２進値だけを含み、この２進値が反転したときに当該セグメントは入れ替えを要求される。図１５のＢ０の列は図１３のそれと同じである。

モーフィング制御信号Ｍは、今や、ローカルデコーダ１２６に分配すべきビットを合計１４個有する（７個のビットＢ０、Ｂ１ａ、Ｂ１ｂ、Ｂ２ａ、Ｂ２ｂ、Ｂ２ｃ、Ｂ２ｄとその反転ビット）。各ローカルデコーダは、３ビットｍｏｒｐｈ−ｉｄ信号を１個だけ要求するので、図１６に示す表に従ってモーフィング制御信号Ｍからビットを３個だけ拾い出す。

本例では、モーフィング制御部２４が、サイクルごとにモーフィング制御信号Ｍの７個のビットのうち１個を無作為に入れ替える役割を果たし、変換サイクル当たりの平均移動量（平均ＳＣＰ）は今や８（ｎ）と、より上位のビットＢ１およびＢ２の分割がないときの平均値１８．６７に比べられる。

７つの可能な変化のうち１つを無作為に選択するこの動作は、できれば、７つの変化のうち１つを選択する３ビット乱数を発生させることにより実現させるのが望ましい。この３ビット乱数は実際には８つの状態を有するので、できれば、そのうち２つの状態を使って、ビットＢ０の入れ替えにより表された変化を選択するのが望ましい。

上に述べたとおり、図１２に則して上に述べた伝達関数モーフィング部１２２では、２進入力ワードＤ１〜Ｄｍをサモメタコード化出力信号Ｔ１〜Ｔｎにデコードする動作は“グローバル”で（図１のデコーダ６のような集中２進式サモメタデコーダにより）なされるのでなく、代わりに、ｎ個のセグメントの各々の内部においてローカルで行われる。また、図８の伝達関数モーフィング部２２を他の異なる仕方で、例えば、先ず図１のデコーダ６のような２進式サモメタデコーダを使って１組のサモメタコード化信号を発生させ、次に該サモメタコード化信号の再順序づけを行い（例えば、バレルシフタを使って）、それでセグメント制御信号Ｔ１〜Ｔｎを生成することにより実現させることも可能であることが推察されよう。

最低のデバイス対デバイス偏差を達成するために、ＤＡＣにおけるセグメントの選択順序は、できるだけ多様な形の伝達係数が経過時間全体にわたって現れるように全ての可能な順序にまたがって徐々に変えられるのが理想である。しかしながら、実際には、上記目標を多数のセグメントについて達成するために全体として複雑な（例えば、ゲート個数の点で）回路が必要とされ、この複雑さが妨げとなり得る。そこで、一方の側の、回路の複雑さが増したことと、他方の側の、セグメント順序の合計数をカバー可能な限度内に制限すること（従って、デバイス対デバイス偏差をモーフィングにより可能な限り減じること）との間で実質的な妥協を図らなければならない。

可能な妥協策の１つは、セグメントを幾つかのグループに分割し、個々のグループの内部だけでセグメントを入れ替えることである。各グループ内部のセグメントを伝達関数全体にわたって均一に分散するように更に整列させることにより、良好なモーフィング性能を獲得すると同時に回路全体の複雑さをかなり減じることがなお可能である。図１７は、１６個のセグメントＳ０〜Ｓ１５の全体を、各々８個のセグメントからなる“グループ０”と“グループ１”の２組のグループに分割する一例を示す。ここでは、（Ｓ０、Ｓ２、Ｓ４、Ｓ６、Ｓ８、Ｓ１０、Ｓ１２、Ｓ１４）がグループ０、（Ｓ１、Ｓ３、Ｓ５、Ｓ７、Ｓ９、Ｓ１１、Ｓ１３、Ｓ１５）がグループ１に属する。図示されたこれらセグメントの位置は、伝達関数（選択順序）に関係しており、必ずしもチップ上の物理的位置に一致するとは限らない。従って、一グループ内のセグメント全部を、たとえ実際には伝達関数全体に分散させられたとしても、チップ上で互いに近接して位置するように整列させることが可能である（且つ、望ましい）。一グループ内のセグメントが別グループ内のセグメントと入れ替えられることは決してない。

グループの数を選ぶことが、もうひとつの妥協策である。グループの数が増えれば、その分、直線性（相異なるＤＡＣの間の整合性）は向上するが、グループの数が減ると、クロックサイクルごとに位置を変えるセグメントの数はその分少なくなるので、側波帯ノイズが減少することになる。

図１２〜１６に則して上に述べた例では、３ビットの２進データ入力ワードＤ１〜Ｄｍによりアドレス指定されたセグメントが８個あった。各セグメントのローカルデコーダが有する３ビットのローカルＩＤを３ビットの２進データ入力ワードＤ１〜Ｄｍと比較し、それで、サモメタコード化信号Ｔ１〜Ｔｎを導出した。加えて、各セグメントと関連したローカルＩＤを様々な仕方で入れ替え、セグメント順序が連続的に変化するようにしてみた。図１２〜１６の配列は、次に述べるとおり、１２８個のセグメントを有する、より実際的なＤＡＣの配列に容易に改変することができる。

１２８個のセグメントは、次のとおり、各々８個のセグメントの１６のグループに分割することができる。

グループ０＝セグメント（０、１６・・・９６、１１２）
グループ１＝セグメント（１、１７・・・９７、１１３）
・・・
グループ１４＝セグメント（１４、３０・・・１１０、１２６）
グループ１５＝セグメント（１５、３１・・・１１１、１２７）

この配列を使って、一グループの各要素（ｍｅｍｂｅｒ）を、該グループのその隣接の要素から、伝達関数においてセグメント１６個分の距離だけ分離させ、各グループの要素を伝達関数全体にわたって均一に分散させる。各グループは、グループごとに定まっていて、且つ、グループごとに異なる、当該グループの全ての要素に共通の４個のＩＤビット（４個の最下位ビット）と、当該グループの要素ごとに異なる３個のＩＤビット（３個の最上位ビット）を有する。

ＤＡＣの中にアドレス指定すべきセグメントが１２８個あるので、７ビットデータ入力ワードＤ１〜Ｄｍが必要となり、各セグメントのローカルデコーダは７ビットローカルＩＤを有する。特定の一グループの要素のための前記７ビットローカルＩＤの４個の最下位ビットは、該グループに固有の４ビット組み合わせＩＤにハード配線でき、該グループの各要素の方は、その要素のためのローカルＩＤの３個の最上位ビットが提供されるように、上に述べたとおり、１４ビットの変態転換信号バスから３個の異なるビットを選択することができる。ここでマスタコードを変えると、一グループ内の要素が互いに入れ替えられることになるが、それぞれ異なるグループの属する要素が入れ替えられることにはならない。

変換サイクルごとに実行される入れ替えの合計回数（または、ＳＣＰ）を減らすためには、サイクルごとに１組だけグループを入れ替えるというのも望ましい。これは、グループの中から特定の変換サイクルにおいてアクティブになる１つを選択する４ビット乱数を発生させることにより達成できる。モーフィング制御信号Ｍは、そこで当該サイクルにおいてアクティブになったグループの要素を入れ替える働きをする。

図１８は、本発明のもうひとつの優先実施例における図８の伝達関数モーフィング部２２の構成を示す。ここで、は、次のとおり、各組１６個ずつ、８組のグループに分割された合計１２８個のセグメントがある。

グループ０＝セグメント（０、８・・・１１２、１２０）
グループ１＝セグメント（１、９・・・１１３、１２１）
・・・
グループ６＝セグメント（６、１４・・・１１８、１２６）
グループ７＝セグメント（７、１５・・・１１９、１２７）

この配列を使って、一グループの各要素を、該グループのその隣接の要素から、伝達関数においてセグメント８個分の距離だけ分離させ、各グループの要素を伝達関数全体にわたって均一に分散させる。

図１８の伝達関数モーフィング部２２は、グループイネーブルデコーダ８および８つのセグメントグループ３０₀〜３０₇からなる。伝達関数モーフィング部２２は、７ビット２進入力ワードＤ１〜Ｄｍ、４ビット“ｌｏｃａｌ−ｅｎ”信号および３ビット“ｇｌｏｂａｌ−ｅｎ”信号を受信するための入力を有する。“ｌｏｃａｌ−ｅｎ”信号および３ビット“ｇｌｏｂａｌ−ｅｎ”信号は共に、図８に則して上に述べたモーフィング制御信号Ｍからなる。各セグメントグループ３００が、１２８個のサモメタコード化出力信号Ｔ１〜Ｔｎのうち１６個を出力する。グループイネーブルデコーダ８は、ｇｌｏｂａｌ−ｅｎ信号を受信するための入力、および８ビットｇｒｏｕｐ−ｅｎ信号を送信するための出力を有する。各セグメントグループ３００は、８ビットｇｒｏｕｐ−ｅｎ信号のビットのうち所定の１個を受信するための入力、および２進入力ワードＤ１〜Ｄｍを受信するための入力を有する。

ｌｏｃａｌ−ｅｎ信号およびｇｌｏｂａｌ−ｅｎ信号は、変換サイクルごとに図８に示すモーフィング制御部２４により発生させられる。ｇｌｏｂａｌ−ｅｎ信号は、８つのセグメントグループ３０₀〜３０₇のうち１つを、当該変換サイクルのために入れ替えられたセグメント番号を付けて選択する３ビット乱数である。選択されなかった全てのセグメントグループにおけるセグメントは、先行サイクルから続けてそのセグメント順のまま留まる。グループイネーブルデコーダ４００は、この３ビットｇｌｏｂａｌ−ｅｎ信号をデコードし、それで１オブＮ８ビットｇｒｏｕｐ−ｅｎ信号、すなわち、ｇｒｏｕｐ−ｅｎビットのうち異なる１個が３ビットｇｌｏｂａｌ−ｅｎ信号の異なる値の各々に対して１に設定された（残りのｇｒｏｕｐ−ｅｎビットが全て０に設定された）８ビットｇｒｏｕｐ−ｅｎ信号を生成させる。このｇｒｏｕｐ−ｅｎ信号の８個のビットは、８つのセグメントグループ３０₀〜３０₇のそれぞれ異なるグループに加えられる。

モーフィング制御部２４により発生させられたｌｏｃａｌ−ｅｎ信号は、１５通りの可能なセグメント入れ替えのうち１つを、当該変換サイクルにおいて選択されたセグメントグループ３００の中のセグメントで実行すべく選択する４ビット乱数である。ｌｏｃａｌ−ｅｎ信号は１６通りの状態を有するので、そのうち２つが、１５通りの可能なセグメント入れ替えのうち同じ１つを選択する。以下、これについて詳述する。

図１９は、セグメントグループ３０₀〜３０₇の構成をより詳細に示す。各セグメントグループ３００は、１６個のセグメントデコーダ３４₀〜３４₁₅、および該セグメントデコーダ３４₀〜３４₁₅の全部の間で共有される単一のグループデコーダ３２からなる。グループデコーダ３２は、上に述べたｌｏｃａｌ−ｅｎ信号とｇｌｏｂａｌ−ｅｎ信号を受信するための入力、および２進入力データワードＤ１〜Ｄｍの３個の最下位ビットを受信するための入力を有する。グループデコーダ３２はまた、グループ内部の１６個のセグメント全部のローカルＩＤの３個の最下位ビットを表す３ビットｇｒｏｕｐ−ｉｄ信号を受信するための入力も有する。グループデコーダ３２はまた、単一ビット“ｃｏｍｐ”出力および３０ビットｍｏｒｐｈ−ｉｄ−ｂｕｓ出力も有する。各セグメントデコーダ３４は、２進入力データワードＤ１〜Ｄｍの４個の最上位ビットを受信するための入力、更にグループデコーダ３２から出力されたｃｏｍｐ信号およびｍｏｒｐｈ−ｉｄ−ｂｕｓ信号の選択されたビットを受信するための入力、およびサモメタコード化出力信号Ｔの１つを出力する単一ビット出力を有する。

では、グループデコーダ３２およびセグメントデコーダ３４の構成および動作について図２０〜２２に則して詳細に述べる。グループデコーダ３２は、図２１（ａ）により詳細に示すＬＳＢデコーダ３２１、および図２１（ｂ）により詳細に示すモーフィング信号デコーダ３２５からなる。ＬＳＢデコーダ３２１は、比較器３２２とラッチ３２３を備え、モーフィング信号デコーダ３２５の方は、スワップセレクタ３２６と１組のＤ形フリッププロップ３２７からなる。各セグメントデコーダ３４は、比較器３４２とラッチ３４４からなる。

ＬＳＢデコーダ３２１の比較器３２２は、２進入力ワードＤ１〜Ｄｍの３個の最下位ビットを当該グループ固有の３ビットグループＩＤ“ｇｒｏｕｐ−ｉｄ”と比較する。この比較の結果がラッチ３２３によりラッチされ、“ｃｏｍｐ”信号として出力され、該セグメントデコーダ３４₀〜３４₁₅の各々の比較器３４２に通される。セグメントデコーダ３４の比較器３４２は、そこで最上位ビットについて同様の動作を実行し、最下位ビットの比較の結果“ｃｏｍｐ”を使って、２進入力ワードＤ１〜Ｄｍの４個の最上位ビットを当該グループ固有の４ビットグループＩＤ“ｍｏｒｐｈ−ｉｄ”と比較する。このセグメントデコーダ３４で実行された比較の結果が、当該セグメントのための差動スイッチ４を制御するサモメタコード化信号Ｔを表す。

図１２に則して上に述べた、セグメントがグループに分割されなかった例では、ローカルデコーダ１２４の各々の比較器１２６は、２進入力ワードＤ１〜Ｄｍのｍ個のビット全部をｍｏｒｐｈ−ｉｄ信号のｍ個のビット全部と比較した。この例では、ローカルデコーダにより実行される演算は、グループデコーダ３２のＬＳＢデコーダ３２１により実行される最下位ビットに関する演算と、セグメントデコーダ３４により実行される最上位ビットに関する演算とに分割される。ＬＳＢデコーダ３２１は、２進入力ワードＤ１〜Ｄｍの３個の最下位ビットと、セグメントＩＤの３個の最下位ビット（ｇｒｏｕｐ−ｉｄ）のみを使用する。最下位ビット加算器３２２から最上位ビット加算器３４２にキャリービット“ｃｏｍｐ”を通信することが要求される。

この２段階比較プロセスが本質的でないことは推察されよう。セグメントごとに単一の７ビット比較が実行される、すなわち、一グループ内の全てのセグメントに共通して、ｍｏｒｐｈ−ｉｄビットのうち４個の最上位ビットを比較し、ｇｒｏｕｐ−ｉｄビットのうち３個の最下位ビットを比較するという形で実行されることがあってもよかろう。しかしながら、３個の最下位ビットを比較するための回路は一グループ内の全てのセグメントの間で共有でき、セグメントデコーダの各々に配設すべき４ビット比較器を１個しか必要としないので、２段階プロセスを使用するのは望ましいことである。加えて、２段階プロセスであれば、ローカルデコーダにより実行される演算をパイプライン方式で処理できる、すなわち、ある変換サイクルからの演算がその隣接のサイクルからの演算とオーバラップする形で処理できることになる。これは、我々の同時係属中の欧州特許公開ＥＰ−Ａ−１１００２０３号（我々の同時係属中の日本国特願２０００−３４３２１６号に対応）に詳述されているとおりである。

では、各セグメントＩＤ（または、ｍｏｒｐｈ−ｉｄ）の４個の最上位ビットを発生させるプロセスについて図２１（ｂ）、２３および２４に則して詳述する。上に述べたとおり、モーフィング制御部２４から発生させられ、モーフィング信号デコーダ３２５により受信されたｌｏｃａｌ−ｅｎ信号は、１５通りの可能なセグメント入れ替えのうち１つを、当該変換サイクルにおいて無作為グループ選択信号ｇｒｏｕｐ−ｅｎにより選択されたセグメントグループ３００の中のセグメントで実行すべく選択する４ビット乱数である。図１２に則して上に述べた、一グループ内にセグメントが８個だけの例では、７通りの可能な入れ替えのうち１つが３ビット乱数により無作為に選択され、７ビットマスタコードのビットのうち１つのバイナリ状態を入れ替えることにより達成された。これと等価の機能が、本例におけるモーフィング信号デコーダ３２５により実行されるのである。

この場合は、一グループ内に４ビットｍｏｒｐｈ−ｉｄを必要とするセグメントが１６個ある。４ビットマスタコードのビットＢ３、Ｂ２、Ｂ１およびＢ０のうち１つのバイナリ状態を変えることにより入れ替え動作が行われると、次の入れ替えが生じることになろう。

Ｂ０：（０２４６８ＡＣＥ）＜＝＞（１３５７９ＢＤＦ）
Ｂ１：（０１４５８９ＣＤ）＜＝＞（２３６７ＡＢＥＦ）
Ｂ２：（０１２３８９ＡＢ）＜＝＞（４５６７ＣＤＥＦ）
Ｂ３：（０１２３４５６７）＜＝＞（８９ＡＢＣＤＥＦ）

ここで、各グループの要素は、１６進法で要素０、１、２、・・・、９、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆと表記される。例えば、グループ０では、要素０がセグメント０、要素１がセグメント８、要素Ｅがセグメント１１２、そして要素Ｆがセグメント１２０である。

上記入れ替えの都度、一グループ内の要素により移動させられる合計距離は、Ｂ０、Ｂ１、Ｂ２およびＢ３の入れ替えに対してそれぞれ１６、３２、６４および１２８である。一グループの各要素は実際には隣接要素からセグメント８個分だけ分離しているので、上記数字は、それぞれセグメント１２８（ｎ）個分、２５６（２ｎ）個分、５１２（４ｎ）個分および１０２４（８ｎ）個分の平均合計有効移動量（ＳＣＰ）を表す。伝達関数に関して生じさせられる合計変化を制限するために、上記変化は、上に述べたのと同様の仕方で下記小区分に分割される。

Ｂ０：（０２４６８ＡＣＥ）＜＝＞（１３５７９ＢＤＦ）
Ｂ１ａ：（０４８Ｃ）＜＝＞（２６ＡＥ）
Ｂ１ｂ：（１５９Ｄ）＜＝＞（３７ＢＦ）
Ｂ２ａ：（０８）＜＝＞（４Ｃ）
Ｂ２ｂ：（１９）＜＝＞（５Ｄ）
Ｂ２ｃ：（２Ａ）＜＝＞（６Ｅ）
Ｂ２ｄ：（３Ｂ）＜＝＞（７Ｆ）
Ｂ３ａ：（０）＜＝＞（８）
Ｂ３ｂ：（１）＜＝＞（９）
Ｂ３ｃ：（２）＜＝＞（Ａ）
Ｂ３ｄ：（３）＜＝＞（Ｂ）
Ｂ３ｅ：（４）＜＝＞（Ｃ）
Ｂ３ｆ：（５）＜＝＞（Ｄ）
Ｂ３ｇ：（６）＜＝＞（Ｅ）
Ｂ３ｈ：（７）＜＝＞（Ｆ）

かかる変化の各々に対する合計移動量は、１６の要素の合計である。各要素がセグメント８個分だけ分離しているので、変化ごとの合計有効移動量（ＳＣＰ）は１６×セグメント８個分、すなわちセグメント１２８個分である。よって、本例では、サイクル当たり平均ＳＣＰはｎに制限される。

変換サイクルごとに更新される上記マスタコードは、本例では、図２１（ｂ）の１組１５個のＤ形フリッププロップ３２７の１５のＱ出力により表されている。１５のＱ出力は、１５の／Ｑ出力と共に、セグメントデコーダ３４に供給される３０ビットｍｏｒｐｈ−ｉｄ−ｂｕｓ信号を形成する。各セグメントデコーダが、ｍｏｒｐｈ−ｉｄ−ｂｕｓ信号からの特異な１組４個のビットを使って、図２３の表にまとめたとおりの独自の４ビットｍｏｒｐｈ−ｉｄ信号を形成する。

４ビットｌｏｃａｌ−ｅｎ信号は、上記１５通りの入れ替えのうち１つを、特定の変換サイクルにおいて実行すべき選択する。入れ替えは、当該サイクルにおいて当該グループにとってｈｉｇｈのｇｒｏｕｐ−ｅｎ信号が存在する場合にのみ実行される。ｌｏｃａｌ−ｅｎ信号は１６通りの状態を有するので、そのうち２つが、１５通りの可能なセグメント入れ替えのうち同じ１つを選択する。モーフィング信号デコーダ３２５のスワップセレクタ３２６は、ビットの１つを入れ替えるべく選択するｈｉｇｈビットをもって、図２４の表に従って１オブＮ１５ビット中間デコード信号を発生させる。本例では、“Ｂ０”入れ替えは、ｌｏｃａｌ−ｅｎ値が００００および０００１の両方の場合に実行される。ｇｒｏｕｐ−ｅｎが０に設定されているとき、入れ替えは行われない。

１組のＤ形フリッププロップ３２７の／Ｑ出力は、それぞれＤ入力としてフリッププロップに送り返される。これにより、出力は、フリッププロップがクロックされるたびにトグル式に切り換えられる。但し、１５ビット中間デコード信号によりイネーブル状態に置かれるフリッププロップは１つだけであるから、１５ビットマスタコードのビットのうち、変換サイクルごとに切り換えられるのは１つだけである。

各々８通りの入れ替えが可能なグループを１６組（または、これと等価で、各々１６通りの入れ替えが可能なグループを８組）使用した場合、所与の同一の入れ替えを反復するためには（平均）１２８クロックサイクル分のインターバルを要する。これは、各歪み成分を約±（Ｆ_CLK／１２８）の帯域にわたるノイズ拡散に変える効果があり、従って、各ノイズ帯域は６２４Ｍｓ／ｓにおいて約１０ＭＨｚの幅（または、±５ＭＨｚ）である。Ｆ_CLKおよび平均入れ替え反復インターバルの適正値を選択することにより、各歪み成分に集中させられたノイズ帯域は、所望信号帯域にまで広がらないように幅を制限することができる。

一実施例では、ノイズ拡散は実際にはこれの半分であり、従って、各ノイズ帯域は６２４Ｍｓ／ｓにおいて約５ＭＨｚの幅（または、±２．５ＭＨｚ）である。これが達成されているのは、ＤＡＣが２つのデコーダ回路ブロック ―― 一方は奇数番目の変換サイクルにおいて入力信号をデコードするのに使用される“奇数”ブロック、他方は偶数番目の変換サイクルにおいて入力信号をデコードするのに使用される“偶数”ブロック ―― を備えているからである。これにより、“奇数”ブロックと“偶数”ブロックは各々、ＤＡＣ更新速度の半分の速度でクロックされる。これは、我々の同時係属中の日本国特開２００１−１４４６１７号公報（英国特許公開ＧＢ−Ａ−２３５６３０１号に対応）に詳述されているとおりである。

グレイコード更新方式の使用との関連において上に述べたとおり、同一セットの伝達係数が１６サイクルごとに反復されれば、これは、離散側波帯を（Ｆ_CLK／１６）の間隔で発生させる効果がある。それでもなお、伝達係数のセットが変われば、ノイズはほぼ上記帯域幅を越えて拡散する。ノイズ帯域幅の広がりが大きすぎれば、セグメントの入れ替えられる速度は低下し、モーフィングはもっとゆっくり起こるようになる。セグメント順序をサイクルごとに変える必要がなくなるから、サイクルによっては（例えば、１つおきに）セグメント順序変化のないサイクルとすることができる。

セグメント８個のグループ１６組の代わりにセグメント１６個のグループ８組の使用を選択することは、レイアウトを考慮する以上やむを得ない部分がある。各グループが１行１６要素のレイアウトで、一端にグループロジックが設けられる。ブロック全体が“奇数”ロジックと“偶数”ロジックについて二重に編成されるので、このレイアウトは、２組のグループの間の共通ロジックを入れて、総計１６×１６アレイとなる。各要素（ローカルデコーダ、約２００ゲート）がほぼ正方形（相互接続を最小限に抑える上で最良の形）であるから、トップレベルのレイアウトがほぼ正方形ということになる。

上述のモーフィング技術は、また、我々の同時係属中の欧州特許公開ＥＰ−Ａ−１１００２０３号（我々の同時係属中の日本国特願２０００−３４３２１６号に対応）に詳述されたセグメント回転技術と組み合わせて使用することもできる。その全体の内容をここで、言及することにより援用する。

図２５（ａ）〜（ｃ）に概略的に示すとおり、回転技術では、セグメントを、変換サイクルごとに一定個数分ｒ（回転量）だけ回転させる。例えば、図２５（ａ）に示す順序のセグメントは、末尾から先頭に戻って一巡する形で３個分の量ｒ回転させた。更に３個分回転させると、セグメントは、図２５（ｃ）に示すとおりの順序になる。これは、伝達関数の形を実際に変えることなく伝達関数の出発位置をシフトさせる効果がある。

セグメント回転の機能は、変換サイクルごとに回転量ｒを、セグメントと関連するｇｒｏｕｐ−ｉｄとｍｏｒｐｈ−ｉｄの組み合わせにより作り上げられたセグメントの完全なローカルＩＤに加算することにより、図１８〜２４に則して上に述べたモーフィング回路に組み入れることができる。これは、グループデコーダ３２のＬＳＢデコーダ３２５内の比較器３２２による比較動作が実行される前に回転量ｒの３個の最下位ビットをｇｒｏｕｐ−ｉｄ値に加算し、セグメントデコーダ３４の比較器３４２による比較動作の前に回転量ｒの４個の最上位ビットをもｒｐｈ−ｉｄ値に加算することにより達成できる。最下位ビット加算器からのキャリービットが、最上位ビット加算器にも通信されることになろう。

モーフィングを回転と組み合わせて適用すると、そのモーフィングにより、回転後になお存在するデバイス対デバイス偏差は除去され、回転の結果生じるスペクトル内の離散音も除去される。これは、ノイズフロアの平滑度を改善するのに依然使用できるが、以前は回転量の無作為拡散を必要とした。それが、このモーフィングを使用すれば、もはや必要でなくなるのである。

チャネルが互いに１００〜２００ｋＨｚずつ間隔をかけたＧＳＭ通信システムを例に取ると、ノイズを少なくともチャネル１つ分の幅だけ拡散させるのが望ましい。拡散はまた、回転により発生されられた歪み成分が拡散するとしてもその目標位置からさほど離れない、代表的には当該帯域から５ＭＨｚ以上離れない程度に小幅であるのが望ましい。モーフィングの結果生じる拡散の幅は代表的には±２．５ＭＨｚ程度であるから、回転成分は当該帯域の中まで拡散しない。

次に、セグメント化アーキテクチャを有する回路、特にセグメント化ディジタル／アナログ変換器（ＤＡＣ）に関する本発明の第３の形態について述べる。

上に述べたとおり、我々の同時係属中の欧州特許公開ＥＰ−Ａ−１１００２０３号（我々の同時係属中の日本国特願２０００−３４３２１６号に対応）は、デバイス非直線性により生じさせられた歪み成分を、所望信号帯域の外側に（帯域外れで）現れるように周波数に移転させて行う“ノイズ整形”技術について述べている。これは、セグメントの選択される順序を回転させ、加えて、出力の中に離散音が現れないように小幅の無作為拡散を回転量に加えることにより達成される。本発明の第３の形態は、歪みの所望の位置替えを達成するための適当なパラメータ値の選択と確認を容易にする回路に関するものであるが、より一般的には、下に述べるとおりの他の場面に適用することができる。

図２６は、本発明の第３の形態が適用できるＤＡＣの一部を示す。図２６のＤＡＣは、ディジタル回路部分およびアナログ回路部分を含む。アナログ回路部分は複数のセグメント（または、セル）を包含し、各セグメントが定電流源２およびスイッチ４を有する。各セグメントにおけるスイッチ４は、ディジタル回路部分ＤＣから該スイッチに供給された個別に対応するサモメタコード化信号ＯＴにより制御される。ここで、参照符号２００は、ＤＡＣを示している。

図２７は、図２６のセグメントの１つにおける定電流源２およびスイッチ４の構成をより詳細に示す。定電流トランジスタ１０が、電位Ｖ_pcsに維持されるゲートを有し、当該セグメントにおいて定電流Ｉを発生させる働きをする。カスケードトランジスタが、電位Ｖ_pcascに維持されるゲートを有し、回路使用中の電圧変動から定電流トランジスタ１０を遮蔽する働きをする。これら２つのトランジスタが共に図２６の個別電流源２を作り上げる。第１および第２のトランジスタ３０および４０が、図２６のセグメントの個別の差動スイッチ回路４を作り上げる。これら第１および第２のトランジスタ３０および４０を駆動するのに適した回路が、我々の同時係属中の日本国特開２００１−１４４５９４号公報（英国特許公開ＧＢ−Ａ−２３５６３０４号に対応）に記述されている。その全体の内容をここで、言及することにより援用する。トランジスタ３０および４０のそれぞれのドレインは、図２６の差動スイッチ回路の第１および第２の端子にそれぞれ対応する出力ノードＯＵＴＡおよびＯＵＴＢに接続されている。

図２６のＤＡＣにおいて、ディジタル回路部分は、２進式サモメタデコーダ６に加えて、セグメント回転部２２および回転制御部２４を含む。セグメント回転部２２は、１組のサモメタコード化入力信号Ｔ１〜Ｔｎを受信するｎ個の入力を有する。該サモメタコード化入力信号Ｔ１〜Ｔｎは、ＤＡＣに加えられた２進入力ワードＤ１〜Ｄｍをベースとして２進式サモメタデコーダ６により生成される。

セグメント回転部２２はまた、ディジタル回路ＤＣのサモメタコード化出力信号ＯＴ１〜ＯＴｎの各々１つを発生させるｎ個の出力を有する。セグメント回転部２２はまた、回転制御部２４の出力に接続された、そこから回転量ｒを受信するための制御入力を有する。回転制御部２４は、外部から加えられた制御信号ＭＥＡＮ（平均）およびＳＰＲＥＡＤ（拡散）をそれぞれ受信するための第１および第２の入力を有する。

ＤＡＣは、所定の動作周波数（サンプリング速度）Ｆ_DACにて一連の動作サイクル（変換サイクル）を実行する。Ｆ_DACは、例えば、毎秒１億サンプル（１００Ｍｓａｍｐｌｅｓ／ｓ）である。

各サイクルにおいて、２進式サモメタデコーダ６は、外部から加えられた入力ワードＤ１〜Ｄｍをｎ個のサモメタコード化信号ＩＴ１〜ＩＴｎに変換する。各サイクルにおいてまた、セグメント回転ブロック２２は、当該サイクルにおいて使用すべき回転量ｒの値を受信し、この受信したｒ値に従いサモメタコード化入力信号ＩＴ１〜ＩＴｎからｎ個のサモメタコード化出力信号ＯＴ１〜ＯＴｎを導出する。

セグメントの回転の効果は、図２８〜図３０に則して説明することができる。各プロットは、ＤＣから、ＤＡＣサンプリング速度Ｆ_DACの１／２の周波数までの周波数範囲全体にわたって、図２６のＤＡＣの出力信号（Ｖ_A−Ｖ_B）の信号／ノイズ比（ＳＮＲ）を示している。各プロットにおいて、垂直軸上に表されたＳＮＲはｄＢ単位で測定され、水平軸上に表された周波数はサンプリング速度Ｆ_DACの比として測定されている。本例では、セグメントの数ｎは６４と仮定する。

各例において、約０．３Ｆ_DAC〜０．５Ｆ_DAC（ナイキスト周波数）の広幅ノイズピークの在ることが分かるであろう。この広幅のノイズピークは、量子化誤差（quantisation error）の影響を除去するために高域フィルタ処理ディザ（high-pass-filtered dither）を入力データＤ１〜Ｄｍに加えたことの結果である。本説明のためには、この広幅ノイズピークを無視することができる。

本例では、ＤＡＣが、その出力にて４個の“トーン（tones）”Ｔ、すなわち４個の異なる周波数成分からなる出力信号を合成するのに使用されるものとする。これら４個のトーンは、０．０９Ｆ_DAC近辺の周波数を中心としている。各トーンＴは、ＤＡＣのフルスケール出力振幅ＦＳにおける−１３ｄＢのピーク振幅を有する。ところで、本例において出力信号を４個のトーンからなるものと仮定するのは、複数のトーンの方が出力スペクトル内のノイズ成分を識別し易くなるからである。

図２８は、一サイクルから次のサイクルまでセグメント回転が実行されないとき、すなわち、各サイクルにおいてｒ＝０であるときの出力信号周波数スペクトルを示す。ＤＣから０．３Ｆ_DACまでの周波数範囲における平均ノイズレベルが約−９０ｄＢであるのに、４個のトーンＴの近傍の周波数のところに多数の有意な相互変調積Ｍの存在することが分かる。これらの相互変調積Ｍは、セグメント不整合の結果である。

図２９は、各サイクルにおいて回転量ｒ＝１が使用されるときの出力信号周波数スペクトルを示す。この場合、トーンＴの近傍の相互変調積Ｍは今や存在しないことが分かる。但し、代わりに、上記出力信号周波数スペクトルは周波数間隔Δｆ＝Ｆ_DAC／ｎ（本例では＝０．０１５６Ｆ_DAC）にて１〜１９と表示された周波数成分を含む。これらの周波数成分は、一サイクルから次のサイクルへのセグメント回転の結果として上記出力信号周波数スペクトル内に存在する。以下、これを“回転成分（rotation component）”と呼ぶ。

第１回転成分（成分１）は周波数ｒΔｆを有する。第２回転成分（成分２）は周波数２ｒΔｆを有し、第３回転成分以上の高次の回転成分は、周波数が３ｒΔｆ、４ｒΔｆ等々である。

平均すると、各回転成分は次数が高くなるほど大きさが減少する。但し、例えば、図２９から分かるとおり、平均して期待される処とは逆に、成分１および２は成分３より大きくない。これは単に、図２９の特定プロットにとって統計的変動である。

図２９のプロットにおけるとおり回転量ｒ＝１であるとき、最上位側成分（most significant component）１〜１０は全て、ＤＣ〜０．１６Ｆ_DACの周波数の帯域内に包含される。これは、上記成分の全てが上記ＤＡＣの出力信号周波数の所望範囲内であることを意味する。例えば、オーバーサンプリング×４が使用されるシステムでは、出力信号周波数の所望範囲はＤＣ〜０．１２５Ｆ_DACである。

図３０は、各サイクルにおいて回転量ｒ＝２１であるときの出力信号周波数スペクトルを示す。回転成分１〜１９は、今や図２９に示したのと実に異なる位置にきている。第１回転成分（成分１）は、周波数２１Δｆの位置にある。周波数２ｒΔｆ（＝４２Δｆ）を有するはずの成分２は、周波数２２Δｆの位置にマッピングされている。このマッピングが生じるのは、４２Δｆがナイキスト周波数（ｎ／２）Δｆ（＝３２Δｆ）を＋１０Δｆだけ超えていて、それで該成分が（ｎ／２−１０）Δｆ＝２２Δｆにマッピングされるからである。同様に、成分３はΔｆにマッピングされている（これは、３ｒΔｆ（＝６３Δｆ）がナイキスト周波数を＋３１Δｆだけ超えていて、それで該成分が（ｎ／２−３１）Δｆ＝Δｆにマッピングされるからである）。成分４は２０Δｆにマッピングされる（４ｒΔｆ＝８４Δｆがナイキスト周波数を＋５２Δｆだけ超えていて、それで−２０Δｆにマッピングされ、０より小さいこちらが今度は＋２０Δｆにマッピングされるのである）。より高次の成分も同様にマッピングされる。

図３０から分かるとおり、１０個の低次成分１〜１０のうち、成分３、６および９のみが今やＤＣ〜０．１２５Ｆ_DACの所望範囲内に包含される。上記所望周波数範囲内には幾つかの高次成分（成分１２、１５および１８）が追加的に存在するが、これらの高次成分の有意性は限られている。ところで、図３０における成分１８の相対的に大きいサイズ（他の成分と比較して）もまた、統計的変動である。平均して、成分１８は、大きさが図３０に示したより小さいであろう。

回転量ｒの非整数値は、回転量に小幅の無作為拡散を施し、これを一サイクルから次のサイクルへと変えていくことにより達成することができ、これもまた、ノイズフロアを平滑化する効果がある。デバイスのノイズ整形特性は、図２６の回転制御部２４に外部から加えられた上述の制御信号ＭＥＡＮおよびＳＰＲＥＡＤを使って設定される。

回転制御パラメータＭＥＡＮおよびＳＰＲＥＡＤを適宜選択することによって回転成分を適当な“帯域外れ”位置に移動させることができるが、かかる選択動作はＤＡＣの特定用途のために実行できることが必要である。回転量ｒを系統的に選択するための若干のグラフィック技術が我々の同時係属中の欧州特許公開ＥＰ−Ａ−１１００２０３号（我々の同時係属中の日本国特願２０００−３４３２１６号に対応）に記述されているが、このような技術を使用する場合でも、このような技術により到達した回転制御パラメータ値が回転成分を予測周波数位置に移動させる点で有効であることを確認できるのが望ましい。また、モーフィングを併用することなく回転を利用すると、デバイス対デバイス偏差が生じ、これが、グラフィック技術により提案された回転制御パラメータの二者択一の選択肢の間のように、一方の選択肢が他方より良いという意味にもなり得る。また、例えば、モーフィング（本発明の第１の形態におけるとおりの）を回転と併用するときは、上記グラフィック技術を使用することなく回転制御パラメータを選択できるようにするのが望ましい。

ＤＡＣにおいて実際の測定がテスト段階で製造者により、または、販売後のＤＡＣのユーザにより実行し得ると考えていいかも知れない。つまり、適当な入力信号（すなわち所期の用途にとって代表的な）をＤＡＣに加え、出力信号スペクトル内のノイズ成分を測定するのである。回転制御パラメータＭＥＡＮおよびＳＰＲＥＡＤを変えることにより、回転成分を周波数スペクトル内の適当な帯域外れ位置に移動させることができよう。あるいは、グラフィック技術により到達した回転制御パラメータ値をチェックし、回転成分が予測された帯域外れ位置に移動したことを確認することができよう。このような測定を使って図２８〜図３０に示すのと同様のプロットを作成できれば有利であろうが、実際のところ、図２８〜図３０のような明瞭且つ容易に解釈できるプロットをこのような測定により作成することは不可能である。事実、図２８〜図３０のプロットは、測定により作成されたのでなく、ＤＡＣの一モデルをベースとするコンピュータシミュレーションにより作成されたもので、該モデルでは、相異なるセグメントにおいて図２６の電流源２（図２７のトランジスタ１０および２０）が標準偏差σ＝１．７％の不整合を有すると仮定した。この標準偏差σの数字は、出力信号スペクトル内のノイズ成分を強調してバックグラウンドノイズから区別できるようにするために人為的に大きくされたものである。

実際には、０．０６〜０．１７％の標準偏差σが以前のＤＡＣにおいて達成されていた。標準偏差σの値がこのように低いと、ノイズ成分をバックグラウンドノイズから区別することが難しく、実際のところエンドユーザによって時間の浪費であり、従って、ＤＡＣ自体で実行された実際の測定に基づいて個々に望まれるノイズプロフィールを達成する上で適当なＭＥＡＮおよびＳＰＲＥＡＤの値を選択することは難しい。

図３１に示すとおり、本発明の第３の実施形態は、各セグメントにおいて２つの別個の電流源を使用する。すなわち、チップのテストとセットアップの間に使用されるテスト電流源と、チップの実動作の間に使用すべき主電流源である。主電流源は、図２７に則して上に述べたとおりの２個のＰＭＯＳＦＥＴトランジスタ１０および２０からなる。テスト電流源も、２個のＰＭＯＳＦＥＴトランジスタ１５および２５からなるが、下に述べるとおり、サイズがそれぞれ対応する主電流源のトランジスタ１０および２０と異なる。

これら２つの電流源の一方だけが何時でも動作可の状態にあるので、例えば、主電流源が選択されると、整合度の高い動作電流Ｉが発生させられ、トランジスタ３０および４０により形成された差動スイッチに供給されることになり、テスト電流源が選択されると、整合度の低いテスト電流Ｉ_testが発生させられ、該差動スイッチに供給されることになる。相異なるセグメントに関する整合度の高い動作電流Ｉの標準偏差σ_hmは、相異なるセグメントに関する整合度の低いテスト電流Ｉ_testの標準偏差σ_pmより、例えば、１０倍良好である。例えば、σ_hmは０．１７％以下（例えば、０．０６％）であり、σ_pmは１．７％以上（例えば、２％）である。主電流源を選択するかテスト電流源を選択するかは、スイッチＳＷ３およびＳＷ４に加えられる信号ＴＥＳＴと、スイッチＳＷ１およびＳＷ２に加えられる信号／ＴＥＳＴ（ＴＥＳＴの反転信号）により制御される。ＴＥＳＴ信号は、外部からデバイスの入力端子を介してデバイスに加えられてよい。

ＴＥＳＴがｌｏｗのとき、スイッチＳＷ１はＯＮ、スイッチＳＷ２はＯＦＦで、主カスケードトランジスタ２０のゲートをＡＮＡＬＯＧＶＤＤに接続させ、それで該トランジスタをＯＦＦにする。スイッチＳＷ３はＯＦＦ、スイッチＳＷ４はＯＮで、テストカスケードバイアス電圧Ｖ_pcasctestをテストカスケードトランジスタ２５のゲートに通過させ、それで該トランジスタをＯＮにする。これで、整合度の低いテスト電流Ｉ_testが差動ＤＡＣスイッチに供給されるよう選択される。

ＴＥＳＴがｈｉｇｈのとき、スイッチＳＷ１はＯＦＦ、スイッチＳＷ２はＯＮで、主カスケードバイアス電圧Ｖ_pcascを主カスケードトランジスタ２０のゲートに通過させ、それで該トランジスタをＯＮにする。スイッチＳＷ３はＯＮ、スイッチＳＷ４はＯＦＦで、テストカスケードトランジスタ２５のゲートをＡＮＡＬＯＧＶＤＤに接続させ、それで該トランジスタをＯＦＦにする。これで、整合度の高いテスト電流Ｉが差動ＤＡＣスイッチに供給されるよう選択される。

一実施態様において、主電流源トランジスタ１０の幅は、テスト電流源トランジスタ１５の幅の約３０倍である。主電流源トランジスタ１０の長さも、テスト電流源トランジスタ１５の長さの約３０倍である。例えば、主電流源トランジスタ１０の相対寸法は、幅２４０、長さ１５であってよく、テスト電流源トランジスタ１５の相対寸法は、幅８、長さ１／２であってよい。トランジスタ１５の幅／長さ比をトランジスタ１０のそれに等しくすることにより、バイアス電位Ｖ_pcsとＶ_pcstestは同じであってよい。

この場合、ＩとＩ_testは両方とも約１６０μＡである。トランジスタ１０の幅／長さ比とトランジスタ１５のそれは同じであるが、トランジスタ１０のゲートはトランジスタ１５のそれの９００倍である。電流の不整合度は１／√（ゲート面積）に比例するので、それにより、トランジスタ１０の不整合度はトランジスタ１５のそれの１／３０で、３０ｄＢ低いということになる。

よって、テスト電流源を選択することは、バックグラウンドノイズを超えて相当のノイズ成分を強調することになり、それゆえ、製造者がデバイスのテストに使用する上で、および／または、エンドユーザがエンドユーザ自身が目論む特定用途に向けてデバイスをセットアップするのに使用する上で該ノイズ成分を実際に測定し、位置決めすることが容易となる。電流源を使ってノイズ成分を周波数スペクトル内に位置決めし終わったら、テスト動作またはセットアップ動作を完了させるために、或いは、該ノイズ成分がデバイス（主電流源を使用する）の通常動作と干渉しないことを確認するために、該ノイズ成分が再び通常動作に備えて下げられるように主電流源を元どおり切り換えることができる。テスト電流源を選択するとき、ノイズ成分の周波数位置は容易に特定できるので、主電流源を元どおり切り換え、現在よりはるかに小さいノイズ成分さえもチェックできるようにするとき、同じ周波数位置を慎重に吟味することができる。

主電流源およびテスト電流源の物理的レイアウトは、動作電流Ｉの不整合がある程度テスト電流Ｉ_testの不整合と相関するように選択するのが有利である。そうすることにより、モーフィング動作を確実に最適化することが、或いは、主電源と十分密接な相関関係を有するテスト電源においてなされた測定に基づき、特に“最良の”伝達関数を選択することさえも、可能になるかもしれない。主電源の不整合とテスト電源の不整合の間に全く、或いは、ほとんど相関関係が存在しなくても、回転成分は、その相対的大きさが主電源とテスト電源の間のように異なるかもしれないとはいえ、なお同じ周波数にマッピングされよう。

以上、本発明の第３の形態について、セグメント化混合信号回路に関連して述べたが、かかるセグメント化混合信号回路は、セグメント回転技術を実行するように働くが、本発明の第３の形態に関連して上に述べたとおりのセグメントモーフィング技術を実行するようには働かない回路である。当業者であれば、本発明の第３の形態の技術が、セグメントモーフィングのみを、或いは、セグメント回転とセグメントモーフィングとの組み合わせを実行するように働くセグメント化混合信号回路に適用できることは、容易に理解されよう。整合度の低い電流源を選択できることは、デバイスのテストまたはチューニングまたは適正な動作パラメータの選択を容易にするために歪みの影響を誇張するのが望ましいどんなセグメント化混合信号回路においても有用であり得る。

本発明の第３の形態がまた、他のタイプのセグメント化回路、例えば、セグメントの各々が上に述べたとおりの電流以外のアナログ量を限定する形のセグメント化回路にも適用できることは、理解されよう。アナログ量は、例えば、電圧、キャパシタンスまたは抵抗であってよく、各セグメントは、当該セグメントに関してアナログ量を明確な仕方で限定する第１の部分と、当該セグメントに関してアナログ量をやや不明確な仕方で限定する第２の部分を有するものであってよく、当該セグメントに関して選択された実際のアナログ量はかかる2つの部分の間で選択可能であってよかろう。本発明の第３の形態はまた、選択された混合信号回路以外のセグメント化回路、例えば、純然たるアナログ回路にも適用できる。この場合、セグメントは、ディジタル信号よりむしろアナログ信号に従って制御されることになろう。

また、本発明の全ての形態が微分出力信号を生成しない混合信号回路にも適用できることは、理解されよう。その電流をあるラインから別のラインに切り換える代わりに、各セグメントは、単にその電流を入り切りするだけ、或いは、その大きさを他の何らかに仕方でディジタル入力信号に従って変えるだけであってよい。

（付記１）一連の動作サイクルを実行するように働く混合信号回路であって、
協働してアナログ出力信号を生成するｎ個の回路セグメント、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させるように働く制御信号発生手段、および、
前記ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記ｎ個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、且つ、前記セグメント制御信号の適用順序の変化により引き起こされたセグメント順序位置の変化が前記セグメントの数ｎに相対する数および／または大きさにおいて制限されるような順序であることを特徴とする混合信号回路。

（付記２）付記１に記載の混合信号回路において、順序の変化のたびに順序位置を変えられないセグメントが少なくとも１個存在することを特徴とする混合信号回路。

（付記３）付記１に記載の混合信号回路において、順序の変化のたびに少なくともｎ／１６個のセグメントは順序位置を変えられないことを特徴とする混合信号回路。

（付記４）付記１に記載の混合信号回路において、順序の変化のたびに最も多い場合でｎ／２個のセグメントが順序位置を変えることを特徴とする混合信号回路。

（付記５）付記１に記載の混合信号回路において、順序の変化のたびに最も多い場合で１対のセグメントが順序位置を変えることを特徴とする混合信号回路。

（付記６）付記１〜５のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記順序変化と関連するそれぞれのセグメント変化パラメータの値が各々ｎ²／４より小さいことを特徴とする混合信号回路。

（付記７）付記１〜５のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記順序変化と関連するそれぞれのセグメント変化パラメータの値が各々１６ｎより小さいかまたは１６ｎに等しいことを特徴とする混合信号回路。

（付記８）付記１〜５のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記順序変化と関連するそれぞれのセグメント変化パラメータの値が各々２ｎより小さいことを特徴とする混合信号回路。

（付記９）付記１〜８のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記セグメント変化パラメータのサイクル当たり平均値がｎ²／６４より小さいことを特徴とする混合信号回路。

（付記１０）付記１〜８のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記セグメント変化パラメータのサイクル当たり平均値が１６ｎより小さいことを特徴とする混合信号回路。

（付記１１）付記１〜８のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記セグメント変化パラメータのサイクル当たり平均値が２ｎより小さいことを特徴とする混合信号回路。

（付記１２）付記１〜１１のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、セグメント変化パラメータのそれぞれの最小値と最大値との差が前記セグメントの数ｎに関連して制限されることを特徴とする混合信号回路。

（付記１３）付記１〜１２のいずれか１項に記載の混合信号回路において、前記モーフィング手段が、どの１サイクルにおいても前記セグメント制御信号を前記セグメントに適用する順序が所定の使用可能な複数の順序の中から選択されるように働くことを特徴とする混合信号回路。

（付記１４）付記１３に記載の混合信号回路において、前記所定の使用可能な順序の合計数が４より大きいことを特徴とする混合信号回路。

（付記１５）付記１３に記載の混合信号回路において、前記所定の使用可能な順序の合計数が前記セグメントの数ｎより大きいまたはｎに等しいことを特徴とする混合信号回路。

（付記１６）付記１３〜１５のいずれか１項に記載の混合信号回路において、前記所定の使用可能な順序の各々がランダムベースまたは擬似ランダムベースで選択されることを特徴とする混合信号回路。

（付記１７）付記１３〜１５のいずれか１項に記載の混合信号回路において、全体としてより制限された順序位置変化を含む順序変化の方が、全体としてより大きい順序位置変化を含む順序変化より、起こる頻度が高いことを特徴とする混合信号回路。

（付記１８）付記１３〜１６のいずれか１項に記載の混合信号回路において、前記所定の使用可能な順序は、全ての順序変化が全体としてほぼ同じ順序位置変化を含むような順序であり、全ての順序変化が平均してほぼ同じ頻度で実行されるような順序であることを特徴とする混合信号回路。

（付記１９）付記１〜１８のいずれか１項に記載の混合信号回路において、前記順序変化が、予選択された１対以上のセグメントに属するセグメントのそれぞれの順序位置を入れ替えることを含むことを特徴とする混合信号回路。

（付記２０）付記１〜１９のいずれか１項に記載の混合信号回路において、所与の順序変化が反復される平均時間間隔が少なくとも０．１μｓであることを特徴とする混合信号回路。

（付記２１）付記１〜２０のいずれか１項に記載の混合信号回路において、前記モーフィング手段が、ｎ個のセグメントをｍ組のセグメントグループに再分するように働き、ここで、ｍ≧２、且つ、同じグループに属するセグメントの順序位置を変えるように働くことを特徴とする混合信号回路。

（付記２２）付記２１に記載の混合信号回路において、順序位置変化が、前記モーフィング手段により、何時でも一度に前記ｍ組のグループのうちｍ−１組以下のグループにおいて許されることを特徴とする混合信号回路。

（付記２３）付記２１に記載の混合信号回路において、順序位置変化が、前記モーフィング手段により、何時でも一度に１組のグループにおいてしか許されないことを特徴とする混合信号回路。

（付記２４）付記２１〜２３のいずれか１項に記載の混合信号回路において、ｎ＝１２８、および、ｍ＝８または１６であることを特徴とする混合信号回路。

（付記２５）付記２１〜２４のいずれか１項に記載の混合信号回路において、同じグループに属するセグメントの順序位置が、ｎ個の可能な順序位置の範囲全体にわたって分散していることを特徴とする混合信号回路。

（付記２６）付記１〜２５のいずれか１項に記載の混合信号回路において、各セグメントに対応し、前記ディジタル入力信号およびＩＤ信号を受信できるように接続され、その対応するセグメントに加えられたセグメント制御信号の論理状態を、前記ディジタル入力信号と前記ＩＤ信号との比較の結果に応じて設定するように働くデコーダ回路、および、
相異なるセグメントのデコーダ回路により受信されたそれぞれのＩＤ信号を、前記順序変化を引き起こすべく変化させるように働く前記モーフィング手段を有することを特徴とする混合信号回路。

（付記２７）付記２１〜２５のいずれか１項に添付されたものとして読まれるときの付記２６に記載の混合信号回路において、同じセグメントグループに属するセグメントに対応するデコーダ回路の部分々々が共有されていることを特徴とする混合信号回路。

（付記２８）付記１〜２７のいずれか１項に記載の混合信号回路において、更に、前記各サイクルにおいて先行サイクルと比較してセグメントｒ個分だけ前記順序位置を回転させるように働くセグメント回転手段を備え、ここで、ｒが当該サイクルに関して設定された回転量であることを特徴とする混合信号回路。

（付記２９）一連の動作サイクルを実行するように働き、協働してアナログ出力信号を生成するｎ個の回路セグメントからなる混合信号回路において使用されるノイズ整形方法であって、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるｎ個１組のセグメント制御信号を発生させる段階、および
ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期にｎ個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、且つ、セグメント制御信号の適用順序の変化により引き起こされるセグメント順序位置の変化が前記セグメントの数ｎに相対する数および／または大きさにおいて制限されるような順序であることを特徴とするノイズ整形方法。

（付記３０）セグメント化回路であって、
各々がセグメント自体にとっての第１アナログ量を限定する第１アナログ量限定手段を有し、且つ、セグメント自体にとっての第２アナログ量を限定する第２アナログ量限定手段も有し、当該セグメントにとっての前記第２アナログ量が前記第１アナログ量より明らかに少ない複数の回路セグメント、
前記第１アナログ量または前記第２アナログ量を選択するアナログ量選択手段、および、
前記回路セグメントの複合体のそれぞれの選択されたアナログ量に基づいて複合アナログ量を生成するように働く複合手段を備えることを特徴とするセグメント化回路。

（付記３１）付記３０に記載のセグメント化回路において、各個回路セグメントにとって前記第１アナログ量が前記第２アナログ量とほぼ同じであることを特徴とするセグメント化回路。

（付記３２）付記３０または３１に記載のセグメント化回路において、前記第１アナログ量が全ての回路セグメントにとってほぼ同じであり、前記第２アナログ量が全ての回路セグメントにとってほぼ同じであることを特徴とするセグメント化回路。

（付記３３）付記３２に記載のセグメント化回路において、前記第１アナログ量の標準偏差が前記第２アナログ量の標準偏差より小さいことを特徴とするセグメント化回路。

（付記３４）付記３０〜３３のいずれか１項に記載のセグメント化回路において、前記第１アナログ量および第２アナログ量が各々電流であることを特徴とするセグメント化回路。

（付記３５）付記３４に記載のセグメント化回路において、前記第１アナログ量および第２アナログ量を限定する手段がそれぞれ前記電流をソース化またはシンク化するための定電流電界効果トランジスタを含み、前記第１アナログ量限定手段における前記定電流トランジスタが、前記第２アナログ量限定手段における前記定電流トランジスタより大きいゲート面積を有することを特徴とするセグメント化回路。

（付記３６）付記３５に記載のセグメント化回路において、前記第１アナログ量限定手段における前記定電流トランジスタが、前記第２アナログ量限定手段における前記定電流トランジスタとほぼ同等の幅／長さ比を有することを特徴とするセグメント化回路。

（付記３７）付記３０〜３６のいずれか１項に記載のセグメント化回路において、前記アナログ量選択手段が、前記第１アナログ量または前記第２アナログ量を、回路に外部から加えられた制御信号に応じて選択することを特徴とするセグメント化回路。

（付記３８）付記３０〜３７のいずれか１項に記載の、一連の動作サイクルを実行するように働くセグメント化回路において、更に、
前記各サイクルにおいて、ディジタル入力信号に応じて、前記複合アナログ量に影響すべく前記セグメントのそれぞれに適用される１組のセグメント制御信号を発生させるように働く制御信号発生手段、および、
前記セグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記セグメントに適用させ、それにより相異なるセグメントの前記第１アナログ量相互間の不整合により生じた歪みを、予選択された所望周波数のノイズ成分に変換させるノイズ整形手段を備えることを特徴とするセグメント化回路。

（付記３９）付記３８に記載のセグメント化回路において、前記ノイズ整形手段が、前記各サイクルにおいて先行サイクルと比較してセグメントｒ個分だけそれぞれの順序位置を回転させるように働くセグメント回転手段を備え、ここで、ｒが当該サイクルに関して設定された回転量であることを特徴とするセグメント化回路。

（付記４０）付記３８または３９に記載のセグメント化回路において、前記ノイズ整形手段が、前記相異なる順序を、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるように、且つ、平均してサイクルごとに、セグメント制御信号の適用順序の変化により引き起こされるセグメント順序位置の変化がセグメントの合計数に相対する数および／または大きさにおいて制限されるように設定することを特徴とするセグメント化回路。

（付記４１）付記３８〜４０のいずれか１項に記載のセグメント化回路を試験する方法であって、
前記アナログ量選択手段に前記第２アナログ量を選択させる段階、
前記相異なる順序に影響すべく前記ノイズ整形手段により使用される前記ノイズ整形手段の動作パラメータを設定する段階、および、
前記複合アナログ量から導出された信号において測定を行い、前記ノイズ成分の当該信号の周波数スペクトルにおける位置を特定する段階を備えることを特徴とするセグメント化回路試験方法。

上で論じたもので、前に考慮された電流制御式ＤＡＣの各要素を示す図である。上で論じたもので、図１のＤＡＣにおいて２進入力ワードから如何にしてサモメタコード化制御信号が導出されるかに関する説明に使用される表を示す図である。上で論じたもので、ＤＡＣにおいて使用すべく前に考慮されたセル配列回路の各要素を示す図である。上で論じたもので、図３のセル配列回路における傾斜誤差および対称的誤差の発生に関する説明に使用される概略図である。上で論じたもので、図１および図３のセル配列回路における確率的誤差の発生に関する説明に使用されるグラフ示す図である。上で論じたもので、デバイス伝達関数の２つの例を示す図である。上で論じたもので、デバイスからデバイスへの伝達関数の変化に関する説明に使用されるグラフを示す図である。本発明を具現するＤＡＣの動作に関する説明に使用されるブロック図である。本発明の一実施例におけるセグメントの入れ替えを示す概略図である。図９のセグメント配列の対応する伝達関数を示す概略図である。図８および９に則して描かれたセグメントの順序および確率的誤差の順序をまとめた表を示す図である。本発明の一実施例における伝達関数モーフィング部の一例を示すブロック図である。８個の固有のローカルセグメントＩＤと関連するビットの表を示す図である。図１３のＩＤに従ってセグメントのローカルモーフィングＩＤ入力をモーフィングＩＤ信号バスに接続するときの接続配列の表を示す図である。８個の固有のローカルセグメントＩＤを７つの可能な変化形態に再分したときの関連ビットの表を示す図である。図１５のＩＤに従ってセグメントのローカルモーフィングＩＤ入力をモーフィングＩＤ信号バスに接続するときの接続配列の表を示す図である。セグメントを別個のセグメントグループに分割する仕方を示すブロック図である。本発明の他の実施例における伝達関数モーフィング部の一例を示すブロック図である。図１８に示す一セグメントグループの構成を示すブロック図である。図１９に示したグループデコーダの構成を示すブロック図である。図１９に示すグループデコーダの構成の詳細を示すブロック図である。図１９に示すセグメントデコーダの構成を示すブロック図である。セグメントのローカルモーフィングＩＤ入力をモーフィングＩＤ信号バスに接続するときの接続配列の表を示す図である。如何にして中間デコードビットがモーフィング信号から導出されるかの表を示す図である。セグメントの回転を示す概略図である。先に考慮されたＤＡＣの各要素を示すブロック図である。図２６のＤＡＣにおけるセグメント各要素の構成をより詳細に示す図である。セグメントに回転を与えることの影響の図解に使用されるＤＡＣの出力周波数スペクトルのシミュレーションプロットを示す図である。セグメントに回転を与えることの影響の図解に使用されるＤＡＣの出力周波数スペクトルのシミュレーションプロットを示す図である。セグメントに回転を与えることの影響の図解に使用されるＤＡＣの出力周波数スペクトルのシミュレーションプロットを示す図である。本発明の第３の形態を具現するＤＡＣにおける図２６のセグメント各要素の構成をより詳細に示す図である。

符号の説明

１，２００ディジタル／アナログ変換器（ＤＡＣ）
２定電流源
２₁〜２_n 電流源（回路セグメント）
４₁〜４_n 差動スイッチ回路（回路セグメント）
６２進式サモメタデコーダ
１２ロウデコーダ
１４コラムデコーダ
１６ローカルデコーダ
２２セグメント回転部
２４回転制御部
３２グループデコーダ
３４，３４₀〜３４₁₅ セグメントデコーダ
１２２伝達関数モーフィング部
１２４₀〜１２４₇ ローカルデコーダ
３００，３０₀〜３０₇ セグメントグループ
３２１ＬＳＢデコーダ
３２５モーフィング信号デコーダ
３２２，３４２比較器３２２
３２３，３４４ラッチ
３２６スワップセレクタ
３２７Ｄ形フリッププロップ
４００グループイネーブルデコーダ

Claims

一連の動作サイクルを実行するように働く混合信号回路であって、
協働してアナログ出力信号を生成するｎ個の回路セグメント、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させるように働く制御信号発生手段、および、
前記ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記ｎ個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、且つ、前記セグメント制御信号の適用順序の変化により引き起こされたセグメント順序位置の変化が前記セグメントの数ｎに相対する数および／または大きさにおいて制限されるような順序であり、
それにより、少なくとも１つの離散的歪み成分が、同じ周波数で狭帯域ノイズ的信号に変換され、該狭帯域ノイズ的信号は、所定の信号帯域の外側にあり、且つ、前記回路の１つから他の１つへの前記離散的歪み成分よりも小さい変動を有することを特徴とする混合信号回路。
一連の動作サイクルを実行するように働く混合信号回路であって、
協働してアナログ出力信号を生成するｎ個の回路セグメント、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させるように働く制御信号発生手段、および、
前記ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記ｎ個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、
或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記順序変化と関連するそれぞれのセグメント変化パラメータの値が各々ｎ²／４より小さいことを特徴とする混合信号回路。
一連の動作サイクルを実行するように働く混合信号回路であって、
協働してアナログ出力信号を生成するｎ個の回路セグメント、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用される１組のｎ個のセグメント制御信号を発生させるように働く制御信号発生手段、および、
前記ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期に前記ｎ個のセグメントに適用できるようにするモーフィング手段を備え、前記順序が、少なくとも１つの順序が前記セグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、
或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記セグメント変化パラメータのサイクル当たり平均値がｎ²／６４より小さいことを特徴とする混合信号回路。
請求項１に記載の混合信号回路において、前記狭帯域ノイズ的信号は、約１０ＭＨｚよりも小さい帯域幅であることを特徴とする混合信号回路。
請求項１〜３のいずれか１項に記載の混合信号回路において、或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、セグメント変化パラメータのそれぞれの最小値と最大値との差が前記セグメントの数ｎに関連して制限されることを特徴とする混合信号回路。
請求項１〜３のいずれか１項に記載の混合信号回路において、前記モーフィング手段が、どの１サイクルにおいても前記セグメント制御信号を前記セグメントに適用する順序が所定の使用可能な複数の順序の中から選択されるように働くことを特徴とする混合信号回路。
一連の動作サイクルを実行するように働き、協働してアナログ出力信号を生成するｎ個の回路セグメントからなる混合信号回路において使用されるノイズ整形方法であって、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるｎ個１組のセグメント制御信号を発生させる段階、および、
ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期にｎ個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、且つ、セグメント制御信号の適用順序の変化により引き起こされるセグメント順序位置の変化が前記セグメントの数ｎに相対する数および／または大きさにおいて制限されるような順序であり、
それにより、少なくとも１つの離散的歪み成分が、同じ周波数で狭帯域ノイズ的信号に変換され、該狭帯域ノイズ的信号は、所定の信号帯域の外側にあり、且つ、前記回路の１つから他の１つへの前記離散的歪み成分よりも小さい変動を有することを特徴とするノイズ整形方法。
一連の動作サイクルを実行するように働き、協働してアナログ出力信号を生成するｎ個の回路セグメントからなる混合信号回路において使用されるノイズ整形方法であって、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるｎ個１組のセグメント制御信号を発生させる段階、および、
ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期にｎ個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、
或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記順序変化と関連するそれぞれのセグメント変化パラメータの値が各々ｎ²／４より小さいことを特徴とするノイズ整形方法。
一連の動作サイクルを実行するように働き、協働してアナログ出力信号を生成するｎ個の回路セグメントからなる混合信号回路において使用されるノイズ整形方法であって、
前記各サイクルにおいて、ディジタル入力信号に応じて、生成されたアナログ出力信号に影響すべく前記セグメントのそれぞれに適用されるｎ個１組のセグメント制御信号を発生させる段階、および、
ｎ個のセグメント制御信号を少なくとも２通りの順序でそれぞれ異なる時期にｎ個のセグメントに適用できるようにする段階を備え、前記順序が、少なくとも１つの順序がセグメントの中の起動順序位置１つ分より大きい分だけ次の順序と異なるような順序であり、
或る順序から次の順序への変化が各々、たとえ、それが関連の順序の変化により引き起こされたものであっても関連したセグメントの順序位置の変化をｎ個のセグメント全部にわたって総和することにより計算されたセグメント変化パラメータを有し、前記セグメント変化パラメータのサイクル当たり平均値がｎ²／６４より小さいことを特徴とするノイズ整形方法。