JPS60160728A - 並‐直列変換器 - Google Patents
並‐直列変換器Info
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- JPS60160728A JPS60160728A JP60001016A JP101685A JPS60160728A JP S60160728 A JPS60160728 A JP S60160728A JP 60001016 A JP60001016 A JP 60001016A JP 101685 A JP101685 A JP 101685A JP S60160728 A JPS60160728 A JP S60160728A
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- Japan
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- parallel
- transmission line
- serial converter
- circuit
- transistor
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- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/04—Shaping pulses by increasing duration; by decreasing duration
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-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Dc Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Microwave Amplifiers (AREA)
- Logic Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は複数個の並列入力端子を有し、前記並列入力端
子と同数の複数個の入力端子を有している合成回路を具
え、かつ１個の直列出力端子を有している並−直列変換
器に関するものである。
子と同数の複数個の入力端子を有している合成回路を具
え、かつ１個の直列出力端子を有している並−直列変換
器に関するものである。
ディジタル伝送システムでは、各々がｐビット・７秒か
ら成るｎ個の空間的Ｇこ離間した並列ビット流を情報の
損失なしで直列ビット流に変換する必要性を感すること
が屡々ある。この直列ビット流における個々のｎ個のビ
ット流は、この際経時的に分離される。この処置は並−
直列変換として既知であり、直列ディジタル信号の周波
数はｎｘｐピッ）７秒に等しい。
ら成るｎ個の空間的Ｇこ離間した並列ビット流を情報の
損失なしで直列ビット流に変換する必要性を感すること
が屡々ある。この直列ビット流における個々のｎ個のビ
ット流は、この際経時的に分離される。この処置は並−
直列変換として既知であり、直列ディジタル信号の周波
数はｎｘｐピッ）７秒に等しい。
斯様な並−直列変換を能動的なディジタル回路を用いる
だけで行なうことはディジタル伝送システムにとっては
慣例のことである。。上記能動的な′回路は伝送システ
ムの他の回路部分と一緒に例えば半導体本体に集積化す
る。このような集積化した能動ディジタル回路の使用は
、半導体本体における必要な総電力消費量を高める。こ
のことは半導体本体の最大許容電力消費量に関して設計
上の問題を起生ずることになる。
だけで行なうことはディジタル伝送システムにとっては
慣例のことである。。上記能動的な′回路は伝送システ
ムの他の回路部分と一緒に例えば半導体本体に集積化す
る。このような集積化した能動ディジタル回路の使用は
、半導体本体における必要な総電力消費量を高める。こ
のことは半導体本体の最大許容電力消費量に関して設計
上の問題を起生ずることになる。
本発明の目的は上述したような問題をなくすように適切
に接続配置した上述した種類の並−直列変換器を提供す
ることにある。
に接続配置した上述した種類の並−直列変換器を提供す
ることにある。
本発明は複数個の並列入力端子分有し、前記並１列入力
端子と同数の複数個の入力端子を有している合成回路を
具え、かつ１個の直列出力端子を有している並−直列変
換器において、前記並列入力端子の各々′ｆ：成端イン
ピーダンスと伝送線との直列回路を経てそれぞれ前記合
成回路の各入力端子に接続し、個々の伝送線の遅延時間
の大きさを等差数動的に相違させ、各成端インピーダン
スとそれに関連する伝送線との間の接続点を長さがλ／
２の短絡伝送線に接続し、ここにλを並−直列変換器の
所望出力周波数の波長とし、該当する短絡・伝送線の入
力端子に供給されるような元の各パル・スが短い時間周
期後に同じ入力端子に成る時間遅れて反転形態で再び現
わ爽れるようにして、元のパルスが反転パルスによって
オーバーラツプされる時間中に元のパルスご全面的、又
はほぼ全面的になくすようにした。ことを特徴とする。
端子と同数の複数個の入力端子を有している合成回路を
具え、かつ１個の直列出力端子を有している並−直列変
換器において、前記並列入力端子の各々′ｆ：成端イン
ピーダンスと伝送線との直列回路を経てそれぞれ前記合
成回路の各入力端子に接続し、個々の伝送線の遅延時間
の大きさを等差数動的に相違させ、各成端インピーダン
スとそれに関連する伝送線との間の接続点を長さがλ／
２の短絡伝送線に接続し、ここにλを並−直列変換器の
所望出力周波数の波長とし、該当する短絡・伝送線の入
力端子に供給されるような元の各パル・スが短い時間周
期後に同じ入力端子に成る時間遅れて反転形態で再び現
わ爽れるようにして、元のパルスが反転パルスによって
オーバーラツプされる時間中に元のパルスご全面的、又
はほぼ全面的になくすようにした。ことを特徴とする。
本発明による並−直列変換器では、並−直列変換をする
のに能動素子を用いるのが好適である。
のに能動素子を用いるのが好適である。
このようにすれば、並−直列変換による追加的な電力消
費量が低減し、従って半導体本体における１′□総消費
電力量が著しく低減する。
費量が低減し、従って半導体本体における１′□総消費
電力量が著しく低減する。
以下図面につき本発明を説明する。
第１図に示す本発明による並−直列変換器では、並列入
力端子を端子８１．８２及び３８で構成し、これらの入
力端子に情報源１．２及び８から情報を供給する。入力
端子８１は成端インピーダンス４と伝送線７との直列回
路を経て合成回路工の第１入力端子４１に接続する。入
力端子８２は成端インピーダンス５と伝送線８との直列
回路を経て端子８８は成端インピーダンス６と伝送線９
との直列回路を経て合成回路工の第８入力端子４８に接
続する。入力端子４１は成端インピーダンス１８に接続
すると共にトランジスタ１７のベース電極にも接続する
。入力端子４２は成端インピーダンス１４とトランジス
タ１８のベース電極に接続する。入力端子４８も成端イ
ンピーダンス１５とトランジスタ１９のベース電極に接
続する。トランジスタ１７，１８及び１９のコレクタは
電源・電圧の正極（＋）に接続すると共に抵抗２１を紅
で並−直列変換器の出力端子２８にも接続する。
力端子を端子８１．８２及び３８で構成し、これらの入
力端子に情報源１．２及び８から情報を供給する。入力
端子８１は成端インピーダンス４と伝送線７との直列回
路を経て合成回路工の第１入力端子４１に接続する。入
力端子８２は成端インピーダンス５と伝送線８との直列
回路を経て端子８８は成端インピーダンス６と伝送線９
との直列回路を経て合成回路工の第８入力端子４８に接
続する。入力端子４１は成端インピーダンス１８に接続
すると共にトランジスタ１７のベース電極にも接続する
。入力端子４２は成端インピーダンス１４とトランジス
タ１８のベース電極に接続する。入力端子４８も成端イ
ンピーダンス１５とトランジスタ１９のベース電極に接
続する。トランジスタ１７，１８及び１９のコレクタは
電源・電圧の正極（＋）に接続すると共に抵抗２１を紅
で並−直列変換器の出力端子２８にも接続する。
トランジスタ２０のコレクタも並−直列変換器の出力端
子２３に接続する。トランジスタ１７゜１８．１９及び
２０のエミッタは抵抗２２を経て定電位点２４に共通に
接続する。トランジスタ２０のベース電極は基準電圧源
１６に接続する。
子２３に接続する。トランジスタ１７゜１８．１９及び
２０のエミッタは抵抗２２を経て定電位点２４に共通に
接続する。トランジスタ２０のベース電極は基準電圧源
１６に接続する。
成端インピーダンス４と伝送線７との接続点は煙路伝送
線１０に接続する。同様に、成端インピーダンス５と伝
送線８との接続点及び成端インビー送線１１及び１２に
接続する。
線１０に接続する。同様に、成端インピーダンス５と伝
送線８との接続点及び成端インビー送線１１及び１２に
接続する。
並−直列変換器の入力端子には第２ａ図に示す形状のデ
ィジタル信号を供給する。これらの入力端子に供給する
パルスのパルス幅は、例えば米国特許第８，５１５，９
９５号に記載されているように制限する。このことは、
斯様にパルス幅を制限しないと並−直列変換器にて情報
損失が生ずることになることからして心安である。なお
、短絡伝送線の入力端子には第２ｂ図に示すように負の
反射パルスが発生する。これらの反射パルスは不所望な
ものであり、これらのパルスは合成回路Ｉにてトランジ
スタ２０と基′１？Ｓ電圧源１６とにより抑圧する。所
要の変更を加えることにより、上記負のパルスを利用し
て、正パルスをなくすこともできる。不所望な反射パル
スは、例えば短絡伝送線１０と伝送線７との間にダイオ
ードを設けることによっても抑圧することができる。こ
の際、斯かるダイオードは正パルスだけが伝送線７を通
過し得るように配置する。第２ｃ図は情報源１が発生す
るパルスの電圧変化を示したものであり、同様ｊ、に第
２ｄ及び第２ｅ図もそれぞれ情報源２及び８が発生する
パルスの電圧変化を示したものである。
ィジタル信号を供給する。これらの入力端子に供給する
パルスのパルス幅は、例えば米国特許第８，５１５，９
９５号に記載されているように制限する。このことは、
斯様にパルス幅を制限しないと並−直列変換器にて情報
損失が生ずることになることからして心安である。なお
、短絡伝送線の入力端子には第２ｂ図に示すように負の
反射パルスが発生する。これらの反射パルスは不所望な
ものであり、これらのパルスは合成回路Ｉにてトランジ
スタ２０と基′１？Ｓ電圧源１６とにより抑圧する。所
要の変更を加えることにより、上記負のパルスを利用し
て、正パルスをなくすこともできる。不所望な反射パル
スは、例えば短絡伝送線１０と伝送線７との間にダイオ
ードを設けることによっても抑圧することができる。こ
の際、斯かるダイオードは正パルスだけが伝送線７を通
過し得るように配置する。第２ｃ図は情報源１が発生す
るパルスの電圧変化を示したものであり、同様ｊ、に第
２ｄ及び第２ｅ図もそれぞれ情報源２及び８が発生する
パルスの電圧変化を示したものである。
上記情報源からのパルスに応答して入力端子８ ］、
、 ８２及び３８に８つの並列ビット流（１゜ｌｔ’１
）ｔ（ｌ、ｏ、ｉ）及び（ｏ＊１ｔｘ）がこの順で現わ
される。これらの並列ビット流からのパルスのパルス幅
は、各短絡伝送ｉ１０，１１及び１２の作用により第２
ｂ図に示すように制限される。これらの８ビツトづつか
ら成る８つの並列ビット流をその後合成回路工の入力端
子４１゜４２及び４８に供給する。トランジスタ１７゜
１８．１９及び２０によって多重ＯＲゲートを形成する
。上記８つの並列ビット流はトランジスタ１７．１８及
び１９により第２ｆ図に示すように時系列的に配列され
る。トランジスタ２０の工しツタ電圧は基準電圧源１６
を用いて、第２ｂ図に示すような上述した負の反射パル
スが阻止されて、これらの反射パルスが並−直列変換器
の出力端子２８に現われなくなるような電位に調整する
。出力端子２８に現われる直列パルスの繰返し速度ＴＩ
３、は１／８Ｔに等しくする。なお、Ｔは並−直列変換
器の入力端子８１，８２及び８８に現われるパルスの繰
返し速度である。伝送線７．８及び９の遅延時間では、
これらの伝送線を経て得られる制限幅のパルスが各入力
端子４１．４２及び４８に交互に現われるように調整す
る。これらの遅延時間は、例えば第２ｆ図に示すように
τ（７） ” Ｏｔτ（８）＝Ｔ８及びτ（９）＝２Ｔ
８となるように整定することができる。伝送線７，８及
び９は、ディジタル伝送システムを印刷導体、ケーブル
、マイクルストリップ等を用いて作動させる周波数範囲
に応じて実現することができる。
、 ８２及び３８に８つの並列ビット流（１゜ｌｔ’１
）ｔ（ｌ、ｏ、ｉ）及び（ｏ＊１ｔｘ）がこの順で現わ
される。これらの並列ビット流からのパルスのパルス幅
は、各短絡伝送ｉ１０，１１及び１２の作用により第２
ｂ図に示すように制限される。これらの８ビツトづつか
ら成る８つの並列ビット流をその後合成回路工の入力端
子４１゜４２及び４８に供給する。トランジスタ１７゜
１８．１９及び２０によって多重ＯＲゲートを形成する
。上記８つの並列ビット流はトランジスタ１７．１８及
び１９により第２ｆ図に示すように時系列的に配列され
る。トランジスタ２０の工しツタ電圧は基準電圧源１６
を用いて、第２ｂ図に示すような上述した負の反射パル
スが阻止されて、これらの反射パルスが並−直列変換器
の出力端子２８に現われなくなるような電位に調整する
。出力端子２８に現われる直列パルスの繰返し速度ＴＩ
３、は１／８Ｔに等しくする。なお、Ｔは並−直列変換
器の入力端子８１，８２及び８８に現われるパルスの繰
返し速度である。伝送線７．８及び９の遅延時間では、
これらの伝送線を経て得られる制限幅のパルスが各入力
端子４１．４２及び４８に交互に現われるように調整す
る。これらの遅延時間は、例えば第２ｆ図に示すように
τ（７） ” Ｏｔτ（８）＝Ｔ８及びτ（９）＝２Ｔ
８となるように整定することができる。伝送線７，８及
び９は、ディジタル伝送システムを印刷導体、ケーブル
、マイクルストリップ等を用いて作動させる周波数範囲
に応じて実現することができる。
第１図は本発明による並−直列変換器の一例を示す回路
図、 第２図は並−直列変換器の動作説明用の時間線図である
。 １．２．８・・・情報源 ４，５．６・・・成端インピ
ーダンス７．８．９・・・伝送線 １０，１１，１２・
・・短絡伝送線１８．１４．１５・・・成端インピーダ
ンス１６・・・基準電圧源、 １７，１８，１９．２０
・・・トランジスタ２１ 、 ２２・・・抵抗２８・・
・変換器出力端子 ２４・・・定電位点８１ 、８２
、８８・・・変換器の並列入力端子４１ 、４２ 、４
８−・・合成回路の入力端子■・・・合成回路 特許出願人 エヌ・べ−・フィリップス・フルーイラン
ベンファブリケン
図、 第２図は並−直列変換器の動作説明用の時間線図である
。 １．２．８・・・情報源 ４，５．６・・・成端インピ
ーダンス７．８．９・・・伝送線 １０，１１，１２・
・・短絡伝送線１８．１４．１５・・・成端インピーダ
ンス１６・・・基準電圧源、 １７，１８，１９．２０
・・・トランジスタ２１ 、 ２２・・・抵抗２８・・
・変換器出力端子 ２４・・・定電位点８１ 、８２
、８８・・・変換器の並列入力端子４１ 、４２ 、４
８−・・合成回路の入力端子■・・・合成回路 特許出願人 エヌ・べ−・フィリップス・フルーイラン
ベンファブリケン
Claims (1)
- 【特許請求の範囲】 Ｌ 複数個の並列入力端子を有し、前記並列入力端子と
同数の複数個の入力端子を有している合成回路を具え、
かつ１個の直列出力端子を有している並−直列変換器に
おいて、前記並列入力端子の各々を成端インピーダンス
と伝送線との直列回路を経てそれぞれ前記合成回路の各
入力端子に接続し、個々の伝・送線の遅延時間の大きキ
栄等差数列的に相違させ、各成端インピーダンスとそれ
に関連する伝送線との間の接続点を長さがλ／２の短絡
伝送線に接続し、ここにλ２並−直列変換器の所望出力
周波数の波長とし、該当する短１絡伝送線の入力ｊ？！
子に供給されるような元の各パルスが短い時間周期後に
同じ入力端子に成る時間遅れて反転形部で再び現われる
ようにして、元のパルスが反転パルスによってオーバー
；１１ノブ亡士）ス映凹山ｒ−丑のｊＸ ｎ！”７ ｚ
ムー面的、又はほぼ全面的になくすようにしたことを特
徴とする並−直列変換器。 区 合成回路の各入力端子をトランジスタのベース電極
と伝送線用の成端インピーダンスとに接続し、合成回路
におけるこれらトランジスタのコレクタを相互接続する
と共に、これらトランジスタのエミッタも相互接続し、
前記コレクタの相互接続点を給電点に接続すると共にイ
ンピーダンスを経て並−直列変換器の出力端子にも接続
し、前記エミッタの相互・接続点をインピーダンスを経
て前記給電点とは別の給電点に接続し、前記合成回路に
はトランジスタを含む手段も設け、該手段のトランジス
タのコレクタは並−直列変換器の出力端子に、エミッタ
は前述した各トランジスタのエミッタ相互接続点に、ベ
ースは基準電圧源に接続するようにして、元の入力パル
スの非制限部分が前記トランジスタの相互接続点に適宜
分離されて現われ、かつ基準電圧によって決定される限
界電圧によって前記入力パルスの前記非制限部分だけが
前記トランジス１次のコレクタ相互接続点に現われるよ
うにしたことを特徴とする特許請求の範囲第１項に記載
の並−直列変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8400090A NL8400090A (nl) | 1984-01-11 | 1984-01-11 | Parallel-serieomzetter. |
| NL8400090 | 1984-01-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60160728A true JPS60160728A (ja) | 1985-08-22 |
| JPH0455006B2 JPH0455006B2 (ja) | 1992-09-02 |
Family
ID=19843310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60001016A Granted JPS60160728A (ja) | 1984-01-11 | 1985-01-09 | 並‐直列変換器 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4639620A (ja) |
| EP (1) | EP0150076B1 (ja) |
| JP (1) | JPS60160728A (ja) |
| CA (1) | CA1241706A (ja) |
| DE (1) | DE3583869D1 (ja) |
| NL (1) | NL8400090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447811A (ja) * | 1990-06-15 | 1992-02-18 | Fujitsu Ltd | パルス集計カウンタ回路 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4973863A (en) * | 1989-12-28 | 1990-11-27 | Eastman Kodak Company | TTL-ECL interface circuit |
| US5162670A (en) * | 1990-01-26 | 1992-11-10 | Kabushiki Kaisha Toshiba | Sample-and-hold circuit device |
| US5615126A (en) * | 1994-08-24 | 1997-03-25 | Lsi Logic Corporation | High-speed internal interconnection technique for integrated circuits that reduces the number of signal lines through multiplexing |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| BE474667A (ja) * | 1944-08-07 | |||
| US3226648A (en) * | 1962-01-29 | 1965-12-28 | Burroughs Corp | Clock system for electronic computers |
| US3168656A (en) * | 1962-06-18 | 1965-02-02 | Tektronix Inc | Transmission line circuit having termination impedance which includes emitter junction of transistor |
| US3515995A (en) * | 1967-09-11 | 1970-06-02 | Sperry Rand Corp | Radiation hardened clock pulse distributor |
| EP0012306B1 (de) * | 1978-12-15 | 1985-05-22 | Siemens-Albis Aktiengesellschaft | Mehrkanalige Verstärkereinrichtung mit einem Verstärker für zeitlich verschachtelte Schwingungspakete |
-
1984
- 1984-01-11 NL NL8400090A patent/NL8400090A/nl not_active Application Discontinuation
-
1985
- 1985-01-08 CA CA000471645A patent/CA1241706A/en not_active Expired
- 1985-01-09 DE DE8585200009T patent/DE3583869D1/de not_active Expired - Lifetime
- 1985-01-09 EP EP85200009A patent/EP0150076B1/en not_active Expired
- 1985-01-09 JP JP60001016A patent/JPS60160728A/ja active Granted
- 1985-01-11 US US06/690,924 patent/US4639620A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0447811A (ja) * | 1990-06-15 | 1992-02-18 | Fujitsu Ltd | パルス集計カウンタ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| NL8400090A (nl) | 1985-08-01 |
| EP0150076A3 (en) | 1985-08-21 |
| US4639620A (en) | 1987-01-27 |
| JPH0455006B2 (ja) | 1992-09-02 |
| EP0150076A2 (en) | 1985-07-31 |
| DE3583869D1 (de) | 1991-10-02 |
| EP0150076B1 (en) | 1991-08-28 |
| CA1241706A (en) | 1988-09-06 |
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