JPH04216215A - Ｉｃ回路 - Google Patents
Ｉｃ回路Info
- Publication number
- JPH04216215A JPH04216215A JP2410972A JP41097290A JPH04216215A JP H04216215 A JPH04216215 A JP H04216215A JP 2410972 A JP2410972 A JP 2410972A JP 41097290 A JP41097290 A JP 41097290A JP H04216215 A JPH04216215 A JP H04216215A
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- JP
- Japan
- Prior art keywords
- circuit
- reference voltage
- input signal
- bias
- signal
- Prior art date
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- Granted
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- 238000010586 diagram Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 4
- 239000000470 constituent Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＩＣ回路に関し、特に
ＥＣＬインタフェースにより結合され、基準電圧発生部
から基準電圧が与えられるＩＣ回路に関するものである
。
ＥＣＬインタフェースにより結合され、基準電圧発生部
から基準電圧が与えられるＩＣ回路に関するものである
。
【０００２】通常、使用するＩＣ回路のインタフェース
には、ＴＴＬ、Ｃ−ＭＯＳ、ＥＣＬ等が有る。
には、ＴＴＬ、Ｃ−ＭＯＳ、ＥＣＬ等が有る。
【０００３】この内、ＥＣＬインタフェースによるＩＣ
回路は、ベースを入力とする複数個のゲートトランジス
タ及びベースに一定の基準電圧を与えたトランジスタの
エミッタが共通の定電流源回路に接続されており、入力
信号電圧によって前者のゲートトランジスタと後者のト
ランジスタとの間で電流の切替を行うものとして知られ
ているが、上記のように基準電圧を必要とするものであ
る。
回路は、ベースを入力とする複数個のゲートトランジス
タ及びベースに一定の基準電圧を与えたトランジスタの
エミッタが共通の定電流源回路に接続されており、入力
信号電圧によって前者のゲートトランジスタと後者のト
ランジスタとの間で電流の切替を行うものとして知られ
ているが、上記のように基準電圧を必要とするものであ
る。
【０００４】
【従来の技術】図４は、ＥＣＬインタフェースにより結
合されたＩＣ回路１１及び１を示しており、送り側の前
段ＩＣ回路１１の出力端子ｏｕｔ には終端抵抗Ｒ１を
介してＶＴＴの終端電圧が接続されており、ＩＣ回路１
１の出力クロック信号が受け側の後段ＩＣ回路１の入力
信号Ｃｉｎとして入力端子■に与えられるようになって
いる。このＩＣ回路１には基準電圧発生部２から通常−
１．３ Ｖ程度の基準電圧Ｖｒｅｆ が基準入力端子■
に与えられ、ＩＣ回路１は入力クロック信号に基づいた
動作が行われることとなる。
合されたＩＣ回路１１及び１を示しており、送り側の前
段ＩＣ回路１１の出力端子ｏｕｔ には終端抵抗Ｒ１を
介してＶＴＴの終端電圧が接続されており、ＩＣ回路１
１の出力クロック信号が受け側の後段ＩＣ回路１の入力
信号Ｃｉｎとして入力端子■に与えられるようになって
いる。このＩＣ回路１には基準電圧発生部２から通常−
１．３ Ｖ程度の基準電圧Ｖｒｅｆ が基準入力端子■
に与えられ、ＩＣ回路１は入力クロック信号に基づいた
動作が行われることとなる。
【０００５】
【発明が解決しようとする課題】図５は、図４の構成に
おいてＩＣ回路１１から出力されるクロック信号と、こ
のクロック信号がＩＣ回路１に与えられたときのＩＣ回
路１から出力されるクロック信号との動作波形が示され
ており、図５（ａ） は常温時の場合を示しており、こ
のときには、ＩＣ回路１１の出力レベルの温度・電源電
圧変動特性と、ＩＣ回路１の基準電圧発生部２の発生電
圧の温度・電源電圧変動特性が一致しているため、ＩＣ
回路１１の出力クロック信号の基準電圧とＩＣ回路１の
基準電圧Ｖｒｅｆとが等しくなり、両ＩＣ回路１１と１
の各出力クロック信号のデューティ比は等しい。
おいてＩＣ回路１１から出力されるクロック信号と、こ
のクロック信号がＩＣ回路１に与えられたときのＩＣ回
路１から出力されるクロック信号との動作波形が示され
ており、図５（ａ） は常温時の場合を示しており、こ
のときには、ＩＣ回路１１の出力レベルの温度・電源電
圧変動特性と、ＩＣ回路１の基準電圧発生部２の発生電
圧の温度・電源電圧変動特性が一致しているため、ＩＣ
回路１１の出力クロック信号の基準電圧とＩＣ回路１の
基準電圧Ｖｒｅｆとが等しくなり、両ＩＣ回路１１と１
の各出力クロック信号のデューティ比は等しい。
【０００６】一方、上記の温度・電源電圧変動特性が一
致していないときには、ＩＣ回路１１の出力クロック信
号の基準電圧とＩＣ回路１の基準電圧Ｖｒｅｆ とが異
なってしまうため、同図（ｂ） に示すように、ＩＣ回
路１１と１の各出力クロック信号のデューティ比は変動
してしまうという問題点があった。
致していないときには、ＩＣ回路１１の出力クロック信
号の基準電圧とＩＣ回路１の基準電圧Ｖｒｅｆ とが異
なってしまうため、同図（ｂ） に示すように、ＩＣ回
路１１と１の各出力クロック信号のデューティ比は変動
してしまうという問題点があった。
【０００７】従って、本発明は、ＥＣＬインタフェース
により結合され、基準電圧発生部から基準電圧が与えら
れるＩＣ回路において、該基準電圧発生部の温度・電源
電圧変動特性が前段のＩＣ回路の温度・電源電圧変動特
性と一致していないときでも、入力信号とデューティ比
が等しい出力信号を発生することを目的とする。
により結合され、基準電圧発生部から基準電圧が与えら
れるＩＣ回路において、該基準電圧発生部の温度・電源
電圧変動特性が前段のＩＣ回路の温度・電源電圧変動特
性と一致していないときでも、入力信号とデューティ比
が等しい出力信号を発生することを目的とする。
【０００８】
【課題を解決するための手段】図１は、本発明に係るＩ
Ｃ回路の構成を原理的に示したもので、本発明では、前
段の出力信号の直流成分を除去して該ＩＣ回路１の入力
信号Ｃｉｎとする手段３と、該入力信号Ｃｉｎに該基準
電圧Ｖｒｅｆ をバイアスする手段４と、該入力信号Ｃ
ｉｎの交流成分が該バイアス手段４を介して該基準電圧
Ｖｒｅｆ に重畳されないように該交流成分を除去する
手段５と、を備えている。
Ｃ回路の構成を原理的に示したもので、本発明では、前
段の出力信号の直流成分を除去して該ＩＣ回路１の入力
信号Ｃｉｎとする手段３と、該入力信号Ｃｉｎに該基準
電圧Ｖｒｅｆ をバイアスする手段４と、該入力信号Ｃ
ｉｎの交流成分が該バイアス手段４を介して該基準電圧
Ｖｒｅｆ に重畳されないように該交流成分を除去する
手段５と、を備えている。
【０００９】
【作用】図１に示した本発明に係るＩＣ回路の動作を図
２により説明すると、前段ＩＣ回路（図示せず）の出力
信号は直流成分除去手段３で直流成分が除去されて後段
のＩＣ回路１に入力信号Ｃｉｎとして与えられるが、こ
のとき、基準電圧発生部２からの基準電圧Ｖｒｅｆ が
基準電圧端子に与えられると共にバイアス手段４を介し
て入力信号Ｃｉｎに対してバイアス電圧として与えられ
ることとなる。
２により説明すると、前段ＩＣ回路（図示せず）の出力
信号は直流成分除去手段３で直流成分が除去されて後段
のＩＣ回路１に入力信号Ｃｉｎとして与えられるが、こ
のとき、基準電圧発生部２からの基準電圧Ｖｒｅｆ が
基準電圧端子に与えられると共にバイアス手段４を介し
て入力信号Ｃｉｎに対してバイアス電圧として与えられ
ることとなる。
【００１０】従って、前段のＩＣ回路の出力信号の直流
成分が除去されてしまうため、除去された後の信号に基
準電圧Ｖｒｅｆ を平均値バイアスとして与えれば、こ
のバイアス電圧は前段のＩＣ回路とは無関係になるため
、図２（ａ） 及び（ｂ） に示すように、波形の平均
値が中央に位置することになる。従って、クロック信号
の場合にはデューティ比が変動しない信号波形が得られ
る。
成分が除去されてしまうため、除去された後の信号に基
準電圧Ｖｒｅｆ を平均値バイアスとして与えれば、こ
のバイアス電圧は前段のＩＣ回路とは無関係になるため
、図２（ａ） 及び（ｂ） に示すように、波形の平均
値が中央に位置することになる。従って、クロック信号
の場合にはデューティ比が変動しない信号波形が得られ
る。
【００１１】但し、入力信号Ｃｉｎがバイアス手段４を
介して基準電圧Ｖｒｅｆ に重畳されてしまうのを避け
るため、交流成分除去手段５がバイアス手段４から出力
される入力信号Ｃｉｎを除去している。
介して基準電圧Ｖｒｅｆ に重畳されてしまうのを避け
るため、交流成分除去手段５がバイアス手段４から出力
される入力信号Ｃｉｎを除去している。
【００１２】
【実施例】図３は、本発明に係るＩＣ回路の一実施例を
示したものであり、この実施例では、図１に示した直流
成分除去手段３は結合コンデンサで構成し、バイアス手
段４は抵抗で構成し、そして、交流成分除去手段５はコ
ンデンサで構成している。尚、その他の構成部分につい
ては、図４の従来例と同一部分に同一符号が付されてい
る。
示したものであり、この実施例では、図１に示した直流
成分除去手段３は結合コンデンサで構成し、バイアス手
段４は抵抗で構成し、そして、交流成分除去手段５はコ
ンデンサで構成している。尚、その他の構成部分につい
ては、図４の従来例と同一部分に同一符号が付されてい
る。
【００１３】次にこの実施例の動作を説明すると、前段
ＩＣ回路１１の出力クロック信号（図２参照）はコンデ
ンサ３で直流成分が除去されて後段のＩＣ回路１の入力
端子■に入力信号Ｃｉｎとして与えられるが、このとき
、基準電圧発生部２からの基準電圧Ｖｒｅｆ が抵抗４
を介して入力信号Ｃｉｎに対してバイアス電圧として与
えられることとなる。
ＩＣ回路１１の出力クロック信号（図２参照）はコンデ
ンサ３で直流成分が除去されて後段のＩＣ回路１の入力
端子■に入力信号Ｃｉｎとして与えられるが、このとき
、基準電圧発生部２からの基準電圧Ｖｒｅｆ が抵抗４
を介して入力信号Ｃｉｎに対してバイアス電圧として与
えられることとなる。
【００１４】従って、ＩＣ回路１１の出力クロック信号
の直流成分が除去されてしまうため、交流成分のみが図
２に示すように現れることとなる。
の直流成分が除去されてしまうため、交流成分のみが図
２に示すように現れることとなる。
【００１５】そこで、除去された後の信号に同図（ａ）
及び（ｂ） にそれぞれ点線及び一点鎖線で示す基準
電圧Ｖｒｅｆ をバイアスとして与えれば、このバイア
ス電圧はＩＣ回路１１とは無関係なＩＣ回路１のクロッ
ク信号のための平均値電圧になるため、温度・電源変動
があっても同図（ａ）及び（ｂ） に示すように、デュ
ーティ比が変動しない信号波形が得られる。
及び（ｂ） にそれぞれ点線及び一点鎖線で示す基準
電圧Ｖｒｅｆ をバイアスとして与えれば、このバイア
ス電圧はＩＣ回路１１とは無関係なＩＣ回路１のクロッ
ク信号のための平均値電圧になるため、温度・電源変動
があっても同図（ａ）及び（ｂ） に示すように、デュ
ーティ比が変動しない信号波形が得られる。
【００１６】但し、入力信号Ｃｉｎが抵抗４を介して基
準電圧Ｖｒｅｆ に重畳されてしまうのを避けるため、
コンデンサ５が抵抗４から出力される入力信号Ｃｉｎを
バイパスして除去している。
準電圧Ｖｒｅｆ に重畳されてしまうのを避けるため、
コンデンサ５が抵抗４から出力される入力信号Ｃｉｎを
バイパスして除去している。
【００１７】
【発明の効果】以上説明した様に、本発明に係るＩＣ回
路によれば、前段の出力信号の直流成分を除去して入力
信号とし、この入力信号に基準電圧をバイアスすると共
にその入力信号の交流成分が基準電圧に重畳されないよ
うにその交流成分を除去するように構成したので、前段
のＩＣ回路の出力レベルの温度・電源変動特性と異なっ
た温度・電源変動特性を有している場合でも、入力信号
の平均値が変動せずに済むのでクロック信号の場合には
常に同じデューティ比が得られることとなる。
路によれば、前段の出力信号の直流成分を除去して入力
信号とし、この入力信号に基準電圧をバイアスすると共
にその入力信号の交流成分が基準電圧に重畳されないよ
うにその交流成分を除去するように構成したので、前段
のＩＣ回路の出力レベルの温度・電源変動特性と異なっ
た温度・電源変動特性を有している場合でも、入力信号
の平均値が変動せずに済むのでクロック信号の場合には
常に同じデューティ比が得られることとなる。
【図１】本発明に係るＩＣ回路の原理的な構成図である
。
。
【図２】本発明に係るＩＣ回路のクロック信号の動作波
形図である。
形図である。
【図３】本発明に係るＩＣ回路の実施例を示した回路図
である。
である。
【図４】従来のＩＣ回路を示した回路図である。
【図５】従来例のクロック信号の動作波形図である。
１ ＩＣ回路
２ 基準電圧発生部
３ 直流成分除去手段（結合コンデンサ）４ バイ
アス手段（抵抗）
アス手段（抵抗）
Claims (1)
- 【請求項１】 ＥＣＬインタフェースにより結合され
、基準電圧発生部（２）から基準電圧（Ｖｒｅｆ ）
が与えられるＩＣ回路（１） において、前段の出力信
号の直流成分を除去して該ＩＣ回路（１） の入力信号
（Ｃｉｎ） とする手段（３） と、該入力信号（Ｃｉ
ｎ） に該基準電圧（Ｖｒｅｆ ） をバイアスする手
段（４） と、該入力信号（Ｃｉｎ） の交流成分が該
バイアス手段（４） を介して該基準電圧（Ｖｒｅｆ）
に重畳されないように該交流成分を除去する手段（５
） と、を備えたことを特徴とするＩＣ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410972A JP2989276B2 (ja) | 1990-12-14 | 1990-12-14 | Ｉｃ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2410972A JP2989276B2 (ja) | 1990-12-14 | 1990-12-14 | Ｉｃ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04216215A true JPH04216215A (ja) | 1992-08-06 |
| JP2989276B2 JP2989276B2 (ja) | 1999-12-13 |
Family
ID=18520051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2410972A Expired - Fee Related JP2989276B2 (ja) | 1990-12-14 | 1990-12-14 | Ｉｃ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2989276B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994927A (en) * | 1997-07-29 | 1999-11-30 | Fujitsu Limited | Circuit for comparison of signal voltage with reference voltage |
-
1990
- 1990-12-14 JP JP2410972A patent/JP2989276B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994927A (en) * | 1997-07-29 | 1999-11-30 | Fujitsu Limited | Circuit for comparison of signal voltage with reference voltage |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2989276B2 (ja) | 1999-12-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990928 |
|
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