JP3391015B2 - ディジタル処理直交変調器 - Google Patents
ディジタル処理直交変調器Info
- Publication number
- JP3391015B2 JP3391015B2 JP20408395A JP20408395A JP3391015B2 JP 3391015 B2 JP3391015 B2 JP 3391015B2 JP 20408395 A JP20408395 A JP 20408395A JP 20408395 A JP20408395 A JP 20408395A JP 3391015 B2 JP3391015 B2 JP 3391015B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- digital filter
- channel
- digital
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
位相変調、振幅変調及び振幅直交変調を行なうディジタ
ル処理直交変調器に関する。
高速ディジタル伝送に対する需要が増大してきている。
この需要増大に応じて、ユーザとネットワークとを無線
回線を用いて接続する高度なアクセス無線方式の実現が
要望されている。その1つとして、トラヒック又は伝送
路の状況、及びユーザの要求に応じて、変調方式及び伝
送帯域幅を変化させることのできる適応変調方式が検討
されている。この適応変調方式は、周波数の利用効率を
向上させると共に、トラヒック変動の吸収に有効であ
る。
式が可変であり伝送帯域幅が可変である変調器を備える
必要がある。しかしながら、従来のアナログ式の変調器
ではこのような機能を実現することが難しい。また、デ
ィジタル処理を行う直交変調器においても、変調方式が
可変であり伝送帯域幅が可変であるものは、全く存在し
ていない。
交変調器について説明する。
調器の一般的な構成例を示すブロック図である。この変
調器は、基本的にはアナログ回路により構成される直交
変調器の各構成要素をディジタル信号処理デバイスに置
き換えて実現したものである。
号入力端子、1701はQチャネルの信号入力端子、1
702はIチャネル用ディジタルフィルタ、1703は
Qチャネル用ディジタルフィルタ、1704及び170
5は乗算器、1706は加算器、1707はクロック入
力端子、1708はカウンタ、1709はキャリア信号
発生用波形ROM、1710はディジタル−アナログ
(D/A)変換器、1711はバンドパスフィルタ(B
PF)、1712はミキサ、1713はBPF、171
4は変調信号出力端子、1715はローカル発振器をそ
れぞれ示している。
は、カウンタ1708及びROM1709によって発生
される。デジタルフィルタ1702及び1703は、I
チャネル及びQチャネルの各n系列(nは1以上の整
数)のディジタル信号を入力し、波形整形及び帯域制限
処理を行う。このディジタルフィルタ出力と直交キャリ
ア信号とが乗算器1704及び1705においてそれぞ
れ乗算され、その結果が加算器1706において加算さ
れた後、D/A変換器1710でアナログ信号に変換さ
れることによって直交変調出力が得られる。図20は、
従来構成の直交変調器におけるこれら信号のタイミング
チャートを示している。
信号処理の演算量を減少させたものが、Henry S
amueli and Bennet C.Wong
“AVLSI Architecture for a
High−SpeedAll−Digital Qu
adrature Modulator andDem
odulator for Digital Radi
o Applications”、IEEE J−SA
C vol.8、 No.8、 Oct.1990、
pp1512〜1519に報告されており、その構成が
図18のブロック図に示されている。
号入力端子、1801はQチャネルの信号入力端子、1
802及び1803は各チャネルの入力信号サンプリン
グ用のフリップフロップ、1805はディジタルフィル
タをそれぞれ示している。ディジタルフィルタ1805
は、0位相用ディジタルフィルタ部18050 、π/2
位相用ディジタルフィルタ部18051 、π位相用ディ
ジタルフィルタ部18052 、3π/2位相用ディジタ
ルフィルタ部18053 からなっている。
マルチプレクサ(4−1セレクタ)、1807はクロッ
ク入力端子、1808は1/4分周回路、1809はデ
ィジタル−アナログ(D/A)変換器、1810はバン
ドパスフィルタ(BPF)、1811はミキサ、181
2はBPF、1813は変調信号出力端子、1814は
ローカル発振器をそれぞれ示している。
相、π/2位相、π位相、3π/2位相をサンプリング
した振幅値が Ich(COS):1 0 −1 0 Qch(SIN):0 1 0 −1 であることを利用し、各位相に分割したディジタルフィ
ルタ部18050 〜18053 を用いて演算を行ない、
マルチプレクサ1806を用いて時分割で合成すること
により直交変調を実現している。
9に示すごとき直交変調器が記載されている。
号入力端子、1901はQチャネルの信号入力端子、1
902及び1903は各チャネルの入力信号サンプリン
グ用のフリップフロップ、1904はIチャネル用ディ
ジタルフィルタ、1905はQチャネル用ディジタルフ
ィルタ、1906は直交変調演算回路をそれぞれ示して
いる。直交変調演算回路1906は、2入力マルチプレ
クサ(2−1セレクタ)1906a、ビット反転器19
06b及び2入力マルチプレクサ(2−1セレクタ)1
906cからなっている。
ック入力端子、1908は1/4分周器、1909はデ
ィジタル−アナログ(D/A)変換器、1910はバン
ドパスフィルタ(BPF)、1911はミキサ、191
2はBPF、1913は変調信号出力端子、1914は
ローカル発振器をそれぞれ示している。
/2位相、π位相、3π/2位相のサンプリングした振
幅値が上述のように1、0、−1、0及び0、1、0、
−1となることを利用している。そして、各チャネルに
配置したディジタルフィルタの出力を2入力マルチプレ
クサ1906aで合成した後、ビット反転器1906b
及び2入力マルチプレクサ1906cによって、非反転
と反転のパスを切り替えることによって直交変調してい
る。
処理を用いた直交変調器では、無線周波数における変調
波を直接発生させることが不可能であるため、D/A変
換後に変調波を所要の周波数に変換することが行われ
る。この際、ディジタル信号処理で発生する折り返し雑
音及び周波数変換により発生する高調波を除去するため
に、アナログのバンドパスフィルタ(BPF)が設置さ
れる。
器は、アナログ信号処理回路の設計は考慮されていない
ので、ディジタル信号処理によって変調精度は向上する
が、折り返し雑音、及び高調波等スプリアス成分を除去
するためのアナログ回路(バンドパスフィルタ)の設計
が非常に難しいという問題を有している。
おけるD/A変換器の出力の周波数配置を示している。
同図に示すように、ディジタル処理の折り返し雑音(D
SP雑音)、及びキャリアリークやイメージ等の周波数
変換によるスプリアス成分が変調波の近傍に現われてい
る。このため、アナログフィルタは、これらの不要成分
のみを除去しかつ伝送特性に影響を与えないように設計
しなければならず、これは非常に難しい。
た問題を解消するディジタル処理直交変調器を提供する
ことにある。即ち、アナログ信号処理回路の設計が容易
なディジタル処理直交変調器を提供することにある。
りかつ変調帯域幅が可変のディジタル処理直交変調器を
提供することにある。
(nは1以上の整数)のIチャネルディジタル信号及び
n系列のQチャネルディジタル信号を入力し、該入力信
号に対してディジタル信号処理により直交変調を行なう
ディジタル処理直交変調器は、Iチャネル及びQチャネ
ルの入力信号間に、外部より印加される伝送速度制御信
号に応じてそのサンプリング数M S (M S は自然数)を
変化させるように構成されており、ディジタル処理を用
いた直交変調演算において発生する両チャネル間のタイ
ミング位相差を補償する所定の位相差を与えるディジタ
ルフィルタと、ディジタルフィルタの出力信号を補数演
算する補数回路と、ディジタルフィルタの出力信号及び
前記補数回路の出力信号を合成して直交変調波を生成す
る信号合成回路とを備えている。
ル間の位相差(PI −PQ )をディジタル処理を用いた
直交変調演算において発生する両チャネル間のタイミン
グ位相差Pdif に相当する量だけずらして設計している
ため、チャネル間のタイミング差による劣化を招くこと
なく、ディジタルフィルタの出力当り数波長のキャリア
信号を重畳できる。このため、ディジタルフィルタの動
作条件に従うことなく、任意のキャリア周波数を選択で
きる。また、直交変調演算回路が、補数回路と信号合成
回路(セレクタ)という高速動作が可能な回路で構成さ
れているため、キャリア周波数を容易に高くすることが
できる。
ジタル処理の折り返し雑音(DSP雑音)、及びキャリ
アリークやイメージ等の周波数変換によるスプリアス成
分が変調波とは周波数上で離れた位置で発生することと
なり、その結果、これらDSP雑音及びスプリアス成分
は、変調波に影響を与えない比較的広い帯域特性のバン
ドパスフィルタで充分にを除去することができ、従っ
て、アナログ信号処理回路部分の設計が非常に容易とな
る。
フィルタが、n系列の入力信号を多重化してアドレス信
号を発生する手段と、両チャネル間のタイミング位相差
を補償する所定の位相差だけ位相シフトさせた波形情報
を記憶しており、アドレス信号をアドレスとして各位相
の波形情報を出力する波形メモリと、波形メモリからの
波形情報の重み付けを行う複数の重み付け累算器と、重
み付け累算器の出力を加算する加算器とを含んでいる。
ルタのIチャネル及びQチャネル出力信号をそれぞれ補
数演算して第1及び第2の補数出力信号を出力する第1
及び第2の補数回路から構成されており、信号合成回路
が、ディジタルフィルタのIチャネル出力信号、ディジ
タルフィルタのQチャネル出力信号、第1の補数出力信
号及び第2の補数出力信号をこのの順序で合成するセレ
クタから構成されている。
複数のROMからなる波形メモリを含んでおり、サンプ
リング数MSに応じた数だけ該ROMの動作を許可する
ように構成されていることが本発明の1つの実施態様で
ある。
の波形情報の重み付けをそれぞれ行う複数の重み付け累
算器と、伝送速度制御信号に応じた数だけ重み付け累算
器の出力を選択してシフト加算する加算器とを含んでい
るかもしれない。
の可変制御を行う場合に、ディジタルフィルタの動作条
件を変化させることなく選択機能のみで実現している。
その結果、最も速い伝送速度モードに対してアナログバ
ンドパスフィルタを設計しておけば、後は無調整で全て
の伝送速度モードをカバーすることができる。即ち、従
来技術においては、伝送速度を可変制御するためにサン
プリング数を変えることは全く考慮されておらず、モー
ドを切り替える場合には、その切り替え信号と同時に新
しいモードで信号処理が開始される。このため、モード
切り替え時点で位相の不連続が生じ、これに起因して不
要な雑音が出力されるので、フィルタを一度リセットす
る必要がある。これに対して、本発明では、ROMのイ
ネーブルの制御やカウンタのリセット値の制御のみで切
り替えを行っているため、位相の連続性が保たれる。従
って、モード切り替え時点で不要な雑音が出力されず、
フィルタのリセットも不要となる。しかも、モード切り
替えを瞬時に行うことができる。
る伝送方式制御信号に応じてROMの出力値を選択的に
クリアする回路を含んでいることが好ましい。
に、波形メモリ出力のクリア制御のみで実現できるの
で、ディジタルフィルタの動作条件を変化させることが
ない。従って、モードの切り替えを高速で行うことがで
きかつアナログ処理部の構成を変更することなく高機能
化を極めて容易に行うことができる。
処理型直交変調器の一実施形態の構成を概略的に示すブ
ロック図である。
入力端子、101はQチャネルの信号入力端子、102
は信号入力端子100に接続された入力信号サンプリン
グ用のフリップフロップ、103は信号入力端子101
に接続された入力信号サンプリング用のフリップフロッ
プ、104はディジタルフィルタをそれぞれ示してい
る。
では、Iチャネル用のディジタルフィルタ部104a
と、Qチャネル用のディジタルフィルタ部104bと、
Iチャネル用ディジタルフィルタ部104aにPI だけ
位相シフトされたインパルス応答r(t+PI )を与え
るための回路104cと、Qチャネル用ディジタルフィ
ルタ部104aにPQ だけ位相シフトされたインパルス
応答r(t+PQ )を与えるための回路104dとから
なっている。ここで、r(t)はディジタルフィルタ部
の単一インパルス応答である。
ディジタルフィルタ部104aの出力端子には、直交変
調演算回路105内の4入力マルチプレクサ(4−1セ
レクタ)105cの第1の入力端子が直接的に接続され
ており、さらに第1の補数回路105aを介してマルチ
プレクサ105cの第3の入力端子が接続されている。
ディジタルフィルタ104のQチャネル用ディジタルフ
ィルタ部104bの出力端子には、マルチプレクサ10
5cの第2の入力端子が直接的に接続されており、さら
に第2の補数回路105bを介してマルチプレクサ10
5cの第4の入力端子が接続されている。
クロック分周回路107及びマルチプレクサ105cの
クロック入力端子に接続されている。このクロック分周
回路107の出力端子は、Iチャネル用ディジタルフィ
ルタ部104a及びQチャネル用ディジタルフィルタ部
104bのクロック入力端子に接続されており、さらに
1/4分周用のクロック分周回路108を介してフリッ
プフロップ102及び103の制御端子に接続されてい
る。
ィジタル−アナログ(D/A)変換器109、バンドパ
スフィルタ(BPF)110、ミキサ111及びBPF
112を介して変調信号出力端子113に結合されてい
る。ミキサ111には、さらに、ローカル発振器114
の出力端子が接続されている。
ルの入力信号は、システムクロックの1/16に分周さ
れたクロックでサンプリングされてIチャネル用ディジ
タルフィルタ部104a及びQチャネル用ディジタルフ
ィルタ部104bに入力される。次いで各入力信号は、
各ディジタルフィルタ部において波形整形処理及び帯域
制限処理された後、各チャネル毎に出力される。
フィルタの出力信号の1タイムスロット毎に補数回路1
05a及び105b並びにマルチプレクサ105cを用
いて以下に示す所定の順序、(即ち、Iチャネル用ディ
ジタルフィルタ部104aの出力、Qチャネル用ディジ
タルフィルタ104bの出力Q、補数回路105aの出
力、補数回路105bの出力という順序)で合成するこ
とにより、図2に示すような変調出力を得る。
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数(変調波の中心周波
数)を容易に高くすることができる。変調周波数を高く
すると、図3に示すように、ディジタル処理の折り返し
雑音(DSP雑音)、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らDSP雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
一のタップ係数を有するディジタルフィルタでI及びQ
の両チャネルの入力信号の波形整形を行うと、図4に示
すように、直交変調演算回路105の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
Iチャネル及びQチャネル間でディジタルフィルタ10
4の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をr(t)とすると、回路104cに
よってIチャネル用ディジタルフィルタ部104aにP
I だけ位相シフトされたインパルス応答r(t+PI )
を与え、回路104dによってQチャネル用ディジタル
フィルタ部104bにPQ だけ位相シフトされたインパ
ルス応答r(t+PQ )を与えて両チャネル間にPI −
PQ の位相差を与えるように、異なるタップ係数を有す
るディジタルフィルタ104を用いている。
及びQチャネル間に生じるタイミング位相差Pdif は、 Pdif =T/(MS ×2MC ) で示される。ここで、Tは信号周期、MS はディジタル
フィルタのサンプリング数(一般には自然数)であり、
MC /2はフィルタ出力データ当たりのキャリア周期で
ある。図1に示した実施形態では、MS =4、MC =2
であるため、Iチャネル及びQチャネル間に生じる位相
差は、Pdif =T/16となる。この位相差Pdif を補
償するための、ディジタルフィルタ104の位相シフト
量PI −PQ は、(1)PI =T/16及びPQ =0、
(2)PI =T/32及びPQ =−T/32、又は
(3)PI =0及びPQ =−T/16のいずれであって
もよい。
れるため、Qチャネル信号はIチャネル信号より位相が
遅れる。そのため、インパルス応答を、 (1) Iチャネル: r(kT/4+T/16+t
0 ) Qチャネル: r(kT/4+t0 ) (ただし、k=0、1、2、…、t0 はサンプリング初
期位相)のようにIチャネル信号の単一パルス応答の位
相を遅らせるように各チャネルのタップ係数を決定して
もよい。また、位相差の補償を以下のように、両チャネ
ルに均等に配分した単一パルス応答、 (2) Iチャネル: r(kT/4+T/32+t
0 ) Qチャネル: r(kT/4−T/32+t0 ) としてもよいし、さらにQチャネルの位相を進ませた単
一パルス応答、 (3) Iチャネル: r(kT/4+t0 ) Qチャネル: r(kT/4−T/16+t0 ) としてもよい。
104a及び104bの具体的な構成例を示す。
010 〜601(K-1) はこの信号入力端子600に直列
に接続された信号周期Tの遅延回路をそれぞれ示してい
る。遅延回路6011 〜601(K-1) の出力端子は波形
メモリ602の入力端子に接続されている。
OM6020 〜6023 から構成されており、遅延回路
からの出力をアドレスとして各位相(Phase−0〜
Phase−3)についての振幅情報があらかじめ格納
されている。ここで、ROM6020 〜6023 に記憶
されている位相情報は、Iチャネルにおいてはインパル
ス応答r(t+PI )が与えられるようにPI だけ位相
シフトされており、Qチャネルにおいてはインパルス応
答r(t+PQ )が与えられるようにPQ だけ位相シフ
トされている。これによって、両チャネル間にPI −P
Q の位相差を与えることができる。
直接に、1つのT/4遅延回路6031 を介して、2つ
のT/4遅延回路6032 及び6033 を介して、3つ
のT/4遅延回路6034 〜6036 を介して、それぞ
れ全加算器604に接続されており、全加算器604の
出力端子605は図1の直交変調演算回路105の一方
のチャネルの入力端子に接続されている。
02に記憶されていいる位相情報をあらかじめ位相シフ
トしておくことにより、両チャネル間にPI −PQ の位
相差を与えている。
交変調器の他の実施形態の構成を概略的に示すブロック
図である。この実施形態は、図1の実施形態の入力系列
数を4とし、さらに伝送速度の可変機能及び変調方式の
可変機能を付加したものである。
の入力信号(D1、D2、D3、D4)の入力端子、7
01はQチャネルの4つの入力信号(D1、D2、D
3、D4)の入力端子、702は信号入力端子700に
接続された入力信号サンプリング用のフリップフロップ
(複数)、703は信号入力端子701に接続された入
力信号サンプリング用のフリップフロップ(複数)、7
04はディジタルフィルタをそれぞれ示している。
では、Iチャネル用のディジタルフィルタ部704a
と、Qチャネル用のディジタルフィルタ部704bと、
Iチャネル用ディジタルフィルタ部704aにPI だけ
位相シフトされたインパルス応答r(t+PI )を与え
るための回路704cと、Qチャネル用ディジタルフィ
ルタ部704aにPQ だけ位相シフトされたインパルス
応答r(t+PQ )を与えるための回路704dとから
なっている。ここで、r(t)はディジタルフィルタ部
の単一インパルス応答である。
ディジタルフィルタ部704aの出力端子には、直交変
調演算回路705内の4入力マルチプレクサ(4−1セ
レクタ)705cの第1の入力端子が直接的に接続され
ており、さらに第1の補数回路705aを介してマルチ
プレクサ705cの第3の入力端子が接続されている。
ディジタルフィルタ704のQチャネル用ディジタルフ
ィルタ部704bの出力端子には、マルチプレクサ70
5cの第2の入力端子が直接的に接続されており、さら
に第2の補数回路705bを介してマルチプレクサ70
5cの第4の入力端子が接続されている。
クロック分周回路707及びマルチプレクサ705cの
クロック入力端子に接続されている。このクロック分周
回路707の出力端子は、Iチャネル用ディジタルフィ
ルタ部704a及びQチャネル用ディジタルフィルタ部
704bのクロック入力端子に接続されており、さらに
1/MS 分周用のクロック分周回路708を介してフリ
ップフロップ702及び703の制御端子に接続されて
いる。
ィジタル−アナログ(D/A)変換器709、バンドパ
スフィルタ(BPF)710、ミキサ711及びBPF
712を介して変調信号出力端子713に結合されてい
る。ミキサ711には、さらに、ローカル発振器714
の出力端子が接続されている。
15は、1/MS 分周用のクロック分周回路708及び
ディジタルフィルタ704に接続されている。変調方式
制御信号の印加される入力端子716は、ディジタルフ
ィルタ704に接続されている。
ルの入力信号は、システムクロックの1/(4MS )に
分周されたクロックでサンプリングされてIチャネル用
ディジタルフィルタ部704a及びQチャネル用ディジ
タルフィルタ部704bに入力される。次いで各入力信
号は、各ディジタルフィルタ部において波形整形処理及
び帯域制限処理された後、各チャネル毎に出力される。
フィルタの出力信号の1タイムスロット毎に補数回路7
05a及び705b並びにマルチプレクサ705cを用
いて、以下に示す所定の順序(即ち、Iチャネル用ディ
ジタルフィルタ部704aの出力、Qチャネル用ディジ
タルフィルタ704bの出力、補数回路705aの出
力、補数回路705bの出力という順序)で合成するこ
とにより変調出力を得る。
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数(変調波の中心周波
数)を容易に高くすることができる。変調周波数を高く
すると、図3に示すように、ディジタル処理の折り返し
雑音(DSP雑音)、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らDSP雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
一のタップ係数を有するディジタルフィルタでI及びQ
の両チャネルの入力信号の波形整形を行うと、図4に示
すように、直交変調演算回路705の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
Iチャネル及びQチャネル間でディジタルフィルタ70
4の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をr(t)とすると、回路704cに
よってIチャネル用ディジタルフィルタ部704aにP
I だけ位相シフトされたインパルス応答r(t+PI )
を与え、回路704dによってQチャネル用ディジタル
フィルタ部704bにPQ だけ位相シフトされたインパ
ルス応答r(t+PQ )を与えて両チャネル間にPI −
PQ の位相差を与えるように、異なるタップ係数を有す
るディジタルフィルタ704を用いている。
及びQチャネル間に生じるタイミング位相差Pdif は、
図1の実施形態の場合と同様に、 Pdif =T/(MS ×2MC ) で示される。ここで、Tは信号周期、MS はディジタル
フィルタのサンプリング数、MC /2はフィルタ出力デ
ータ当たりのキャリア周期である。図7に示した実施形
態では、MS は伝送速度制御のために可変、MC =2で
あるため、Iチャネル及びQチャネル間に生じる位相差
は、Pdif =T/(4MS )なる。この位相差Pdif を
補償するための、ディジタルフィルタ704の位相シフ
ト量PI −PQ は、(1)PI =T/(4MS )及びP
Q =0、(2)PI =T/(8MS)及びPQ =−T/
(8MS )、又は(3)PI =0及びPQ =−T/(4
MS)のいずれであってもよい。
てディジタルフィルタのサンプリング数MS を変化さ
せ、かつディジタルフィルタ704内の波形メモリの選
択及び累算器出力の位相選択を行うことによって伝送速
度を、例えばフルレート(MS=4の場合)、ハーフレ
ート(MS =8の場合)の2種類に切り替え可能として
いる。ただし、ディジタルフィルタ704及び直交変調
演算回路705内の動作速度は一定である(クロック周
期はT/4)。さらに、変調方式をQPSK〜256Q
AMの多値変調方式に切り替え可能としている。
速度可変制御動作及び変調方式可変制御動作、並びに本
実施形態の作用効果については、図8の実施形態におい
て詳細に説明する。
交変調器のさらに他の実施形態の構成を概略的に示すブ
ロック図である。この実施形態は、図1の実施形態の入
力系列数を4とし、さらに伝送速度の可変機能及び変調
方式の可変機能を付加したものである。
系列の入力信号(D1、D2、D3、D4)の入力端子
801はQチャネルの4つ系列の入力信号(D1、D
2、D3、D4)の入力端子、802は信号入力端子8
00に接続された入力信号サンプリング用のフリップフ
ロップ(複数)、804はディジタルフィルタをそれぞ
れ示している。
では、Iチャネル及びQチャネル共用のディジタルフィ
ルタ部804aと、ディジタルフィルタ部804aにP
dif/2だけ位相シフトされたインパルス応答を与える
ための回路804bとからなっている。
の出力端子には、直交変調演算回路805内の4入力信
号合成回路(4入力マルチプレクサ)805cの第1の
入力端子が直接的に接続されており、さらに第1の補数
回路805aを介してマルチプレクサ805cの第3の
入力端子が接続されている。ディジタルフィルタ804
のQチャネル側の出力端子には、マルチプレクサ805
cの第2の入力端子が直接的に接続されており、さらに
第2の補数回路805bを介してマルチプレクサ805
cの第4の入力端子が接続されている。
クロック分周回路807及びマルチプレクサ805cの
クロック入力端子に接続されている。このクロック分周
回路807の出力端子は、Iチャネル用ディジタルフィ
ルタ部804a及びQチャネル用ディジタルフィルタ部
804bのクロック入力端子に接続されており、さらに
1/MS 分周用のクロック分周回路808を介してフリ
ップフロップ802及び803の制御端子に接続されて
いる。
ィジタル−アナログ(D/A)変換器809、バンドパ
スフィルタ(BPF)810、ミキサ811及びBPF
812を介して変調信号出力端子813に結合されてい
る。ミキサ811には、さらに、ローカル発振器814
の出力端子が接続されている。
MS 分周用のクロック分周回路808及びディジタルフ
ィルタ804に接続されている。変調方式制御信号の印
加される入力端子816は、ディジタルフィルタ804
に接続されている。
ルの入力信号は、システムクロックの1/(4MS )に
分周されたクロックでサンプリングされてディジタルフ
ィルタ部804aに入力される。次いで各入力信号は、
ディジタルフィルタ部において波形整形処理及び帯域制
限処理された後、各チャネル毎に出力される。
フィルタの出力信号の1タイムスロット毎に補数回路8
05a及び805b並びにマルチプレクサ805cを用
いて、以下に示す所定の順序(即ち、Iチャネル側の出
力、Qチャネル側の出力、補数回路805aの出力、補
数回路805bの出力という順序)で合成することによ
り変調出力を得る。
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数(変調波の中心周波
数)を容易に高くすることができる。変調周波数を高く
すると、図3に示すように、ディジタル処理の折り返し
雑音(DSP雑音)、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らDSP雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
一のタップ係数を有するディジタルフィルタでI及びQ
の両チャネルの入力信号の波形整形を行うと、図4に示
すように、直交変調演算回路805の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
Iチャネル及びQチャネル間でディジタルフィルタ80
4の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をr(t)とすると、回路804bに
よってIチャネル側にPI だけ位相シフトされたインパ
ルス応答r(t+PI )を与え、Qチャネル用側にPQ
=−PI だけ位相シフトされたインパルス応答r(t+
PQ )を与えて両チャネル間にPI −PQ =2PI (又
は2PQ )の位相差を与えるように、異なるタップ係数
を有するディジタルフィルタ804を用いている。
及びQチャネル間に生じるタイミング位相差Pdif は、
図1の実施形態の場合と同様に、Pdif =T/(MS ×
2MC )で示される。ここで、Tは信号周期、MS はデ
ィジタルフィルタのサンプリング数、MC /2はフィル
タ出力データ当たりのキャリア周期である。
度制御のために可変、MC =2であるため、Iチャネル
及びQチャネル間に生じる位相差は、Pdif =T/(4
MS)なる。この位相差Pdif を補償するための、ディ
ジタルフィルタ804の位相シフト量PI −PQ を、本
実施形態では、PI =T/(8MS )及びPQ =−T/
(8MS )としている。
てディジタルフィルタのサンプリング数MS を変化さ
せ、かつディジタルフィルタ804内の波形メモリの選
択及び累算器出力の位相選択を行うことによって伝送速
度を、例えばフルレート(MS=4の場合)、ハーフレ
ート(MS =8の場合)の2種類に切り替え可能として
いる。ただし、ディジタルフィルタ804及び直交変調
演算回路805内の動作速度は一定である(クロック周
期はT/4)。さらに変調方式をQPSK〜256QA
Mの多値変調方式に切り替え可能としている。
フィルタ804の一方のチャネル部分又は図7の実施形
態におけるIチャネル用のディジタルフィルタ部704
a又はQチャネル用のディジタルフィルタ部704bの
具体的な構成例を示す。
00からの入力信号(D1、D2、D3、D4)を合成
するアドレス生成回路であり、このアドレス生成回路9
01は、各入力信号を遅延するための4つのシフトレジ
スタ901a1 〜901a4とこれらシフトレジスタの
出力を合成する4入力マルチプレクサ901bとから構
成されている。
形メモリ902のアドレス入力端子に接続されている。
波形メモリ902には、入力端子815(図8)を介し
て伝送速度制御信号が印加される。この波形メモリ90
2の出力端子は、レジスタ及びタイミング制御回路90
3の入力端子に接続されている。レジスタ及びタイミン
グ制御回路903には、入力端子816(図8)を介し
て変調方式制御信号が印加される。
出力端子は、各位相(Phase−0〜Phase−
7)の重み付け累算器9040 〜9047 の入力端子に
接続されており、これら重み付け累算器9040 〜90
47 の出力端子は、シフト加算器905の入力端子に接
続されている。シフト加算器905の出力端子906
は、図7又は図8の直交変調演算回路705又は805
に接続されている。
の構成例を示している。同図に示すように、波形メモリ
1002は、タップ数の最大値に等しい数の、この例で
は8つのROM10010 〜10017 から構成されて
いる。これらROM10010 〜10017 には、各位
相(Phase−0〜Phase−7)についての振幅
情報があらかじめ格納されており、アドレス生成回路9
01(図9)から入力端子1000を介して印加される
信号をアドレスとしてその振幅情報が読出され、出力端
子10020 〜10027 を介してそれぞれ出力され
る。
は異なるタップ係数が設定されている。即ち、ROM1
0010 〜10017 に記憶されている位相情報は、I
チャネルにおいてはインパルス応答r(t+PI )が与
えられるようにPI だけ位相シフトされており、Qチャ
ネルにおいてはインパルス応答r(t+PQ )が与えら
れるようにPQ だけ位相シフトされている。これによっ
て、両チャネル間にPI −PQ の位相差を与えることが
できる。
10017 のイネーブル端子に入力されるように構成さ
れており、この伝送速度制御信号によって指定されるサ
ンプリング数に応じたROMが動作するように構成され
ている。即ち、サンプリング数MS がMS =4の場合に
はROM10010 〜10013 のみが動作するように
構成されており、MS =8の場合にはROM10010
〜10017 が全て動作するように構成されている。
ング制御回路903の構成例を示している。同図に示す
ように、この回路は、レジスタ部1100とタイミング
制御回路1101とから構成されている。レジスタ部1
100は各位相のフリップフロップ11000 〜110
07 から構成されており、これらフリップフロップ11
000 〜11007 のD入力には図10のROM100
10 〜10017 の出力がそれぞれ印加されるように構
成されている。フリップフロップ11000 〜1100
7 のQ出力は図9に示した重み付け累算器9040 〜9
047 にそれぞれ送られるように構成されている。
の動作周波数fROMCK と同じ周波数を有するクロックを
1/8分周する分周器1101aと、分周されたクロッ
クをτ=1/fROMCK ずつ遅延する遅延回路1101b
1 〜1101b4 と、遅延回路1101b1 〜1101
b4 の出力が印加される4−1セレクタ1101cと、
4−1セレクタ1101cの出力及び分周器1101a
の出力のエクスクルーシブオア演算を行うエクスクルー
シブオアゲート1101dとを備えている。4−1セレ
クタ1101cには変調方式制御信号が印加される。
ングチャートが図12に示されている。同図から明らか
のように、波形ROMの動作周波数fROMCK のクロック
は分周器1101aによって1/8に分周された後、元
のクロック周期ずつ遅延されて4−1セレクタ1101
cに入力される。4−1セレクタ1101cが4入力の
うちどれを選択するかという動作は、変調方式制御信号
によって制御されており、例えば1入力が選択された場
合には、これと分周器1101aの出力とのエクスクル
ーシブオアによって、タイミング制御回路出力が図示の
1入力となる。このタイミング制御回路出力がLレベル
のときに、レジスタ部1100のフリップフロップ11
000 〜11007 の内容がクリアされる。
−0〜Phase−7)の重み付け累算器9040 〜9
047 各々の構成例を示している。同図に示すように、
各重み付け累算器は、加算器1300と、入力を2倍し
てこの加算器1300に出力する乗算器1301と、加
算器1300の出力を乗算器1301に出力するフィー
ドバック用レジスタ1302と、加算器1300の出力
を受け取る出力用レジスタ1303とから構成されてい
る。フィードバック用レジスタ1302は、入力信号系
列数nに等しい回数の累算演算でその内容がクリアされ
るように設定されている。従って、各位相の重み付け累
算器からは、D1+D2/2+D3/4+…+Dn/2
n の出力が得られることとなる。本実施形態ではn=4
であるため、D1+D2/2+D3/4+D4/8が出
力される。
の構成例を示している。同図に示すように、このシフト
加算器は、重み付け累算器9040 〜9047 の出力を
受け取り順次選択して出力する8−1セレクタ1400
と、この8−1セレクタ1400の直列出力を受け取り
サンプリング時間ずつ遅延させる4段のシフトレジスタ
1401及び1402と、これらシフトレジスタ140
1及び1402の並列出力を受け取る8入力加算器14
03と、8−1セレクタ1400のリセット値を可変と
するカウンタ1404とから構成されている。
4に入力されて、このカウンタの最大カウント数(リセ
ット値)を切り替えるように構成されている。例えば、
サンプリング数MS がMS =4の場合は8−1セレクタ
1400がPhase−0〜Phase−3の累算器出
力を順次選択し、MS =8の場合は8−1セレクタ14
00がPhase−0〜Phase−7の累算器出力を
順次選択するようにカウンタ1404の切り替えが行わ
れる。伝送速度制御信号は、さらに、シフトレジスタ1
402にも印加され、MS =4の場合にこのシフトレジ
スタ1402をクリアする。これによって、加算器14
03の入力数をサンプリング数に応じた値に制御するこ
とができる。
用いて本実施形態の動作を説明する。ディジタルフィル
タの動作クロックのMS 倍の周期でサンプリングされた
入力信号D1、D2、D3、D4は、シフトレジスタ9
01a1 〜901a4 によってそれぞれ遅延された後、
4入力マルチプレクサ901bによって合成されて図1
5に示すROMアドレスとなる。
02内の8つのROM10010 〜10017 に記憶さ
れている波形応答が読出される。前述しように、ROM
10010 〜10017 に記憶されている位相情報は、
IチャネルにおいてはPI だけ位相シフトされており、
QチャネルにおいてはPQ だけ位相シフトされている。
従って、両チャネル間にPI −PQ の位相差が与えられ
る。また、前述したように、伝送速度制御信号によって
指定されるサンプリング数に応じた数のROMが動作す
る。即ち、サンプリング数MS がMS =4の場合にはR
OM10010〜10013 のみが動作し、MS =8の
場合にはROM10010 〜10017が全て動作す
る。
スタ及びタイミング制御回路903に印加され、前述し
たように、変調方式制御信号に応じてその出力が0に固
定される。例えば変調方式制御信号によって、1入力が
選択された場合にはD2、D3及びD4のデータが0に
クリアされ、2入力が選択された場合にはD3及びD4
のデータが0にクリアされ、3入力が選択された場合に
はD4のデータのみが0にクリアされ、4入力が選択さ
れた場合にはいずれのデータもクリアされない。
各位相の出力が、重み付け累算器9040 〜9047 に
入力され、D1+D2/2+D3/4+D4/8の重み
付け演算がなされることによって、QPSK〜256Q
AMの変調方式に応じた振幅情報を得ることができる。
によって指定されるサンプリング数に応じた数に従って
カウンタ1404(図14)のリセット値を切り替え、
重み付け累算器9040 〜9047 の位相選択を行って
いる。
に示すものであって限定的に示すものではなく、本発明
は他の種々の変形態様及び変更態様で実施することがで
きる。従って本発明の範囲は特許請求の範囲及びその均
等範囲によってのみ規定されるものである。
ば、ディジタルフィルタのチャネル間の位相差をPdif
に相当する量だけずらして設計しているため、チャネル
間のタイミング差による劣化を招くことなく、ディジタ
ルフィルタの出力当り数波長のキャリア信号を重畳でき
る。このため、ディジタルフィルタの動作条件に従うこ
となく、任意のキャリア周波数(変調波の中心周波数)
を選択できる。また、直交変調演算回路が、補数回路と
セレクタという高速動作が可能な回路で構成されている
ため、キャリア周波数を容易に高くすることができる。
変調周波数をこのように高くすると、ディジタル処理の
折り返し雑音(DSP雑音)、及びキャリアリークやイ
メージ等の周波数変換によるスプリアス成分が変調波と
は周波数上で離れた位置で発生することとなり、その結
果、これらDSP雑音及びスプリアス成分は、変調波に
影響を与えない比較的広い帯域特性のバンドパスフィル
タで充分にを除去することができ、従って、アナログ信
号処理回路部分の設計が非常に容易となる。
制御についても、ディジタルフィルタの動作条件を変化
させることなく選択機能のみで実現している。その結
果、最も速い伝送速度モードに対してアナログバンドパ
スフィルタを設計しておけば、後は無調整で全ての伝送
速度モードをカバーすることができる。即ち、従来技術
においては、伝送速度を可変制御するためにサンプリン
グ数を変えることは全く考慮されておらず、モードを切
り替える場合には、その切り替え信号と同時に新しいモ
ードで信号処理が開始される。このため、図16に示す
ように、モード切り替え時点で位相の不連続が生じ、こ
れに起因して不要な雑音が出力されるので、フィルタを
一度リセットする必要がある。これに対して、本実施形
態では、ROMのイネーブルの制御やカウンタのリセッ
ト値の制御のみで切り替えを行っているため、位相の連
続性が保たれる。従って、モード切り替え時点で不要な
雑音が出力されず、フィルタのリセットも不要となる。
しかも、モード切り替えを瞬時に行うことができる。な
お、図16において、数値0、1、2、3、4、5は出
力される位相の番号を示す。
形メモリ出力のクリア制御のみで実現できるので、ディ
ジタルフィルタの動作条件を変化させることがない。従
って、モードの切り替えを高速で行うことができかつア
ナログ処理部の構成を変更することなく高機能化を極め
て容易に行うことができる。
施形態の全体の構成を概略的に示すブロック図である。
チャートである。
波数配置を示す図である。
で波形成形した場合のタイミングチャートである。
ルフィルタに与える単一パルス応答を示す図である。
一構成例を示すブロック図である。
実施形態の全体の構成を概略的に示すブロック図であ
る。
に他の実施形態の全体の構成を概略的に示すブロック図
である。
ィルタの一構成例を示すブロック図である。
リの構成例を示すブロック図である。
及びタイミング制御回路の構成例を示すブロック図であ
る。
おける信号処理のタイミングチャートである。
累算器の構成例を示すブロック図である。
算器の構成例を示すブロック図である。
のタイミングチャートである。
え時の位相の不連続及び連続を示す図である。
を示すブロック図である。
成例を示すブロック図である。
の一構成例を示すブロック図である。
る信号処理のタイミングチャートである。
るA/D変換器出力の周波数配置を示す図である。
ロップ 104 ディジタルフィルタ 104a Iチャネル用ディジタルフィルタ部 104b Qチャネル用ディジタルフィルタ部 104c、104d インパルス応答を与えるための回
路 105 直交変調演算回路 105a、105b 補数回路 105c 4入力マルチプレクサ(4−1セレクタ) 106 クロック入力端子 107、108 クロック分周回路 109 ディジタル−アナログ(D/A)変換器 110、112 バンドパスフィルタ(BPF) 111 ミキサ 113 変調信号出力端子 114 ローカル発振器
Claims (6)
- 【請求項1】 n系列(nは1以上の整数)のIチャネ
ルディジタル信号及びn系列のQチャネルディジタル信
号を入力し、該入力信号に対してディジタル信号処理に
より直交変調を行なうディジタル処理直交変調器であっ
て、 前記Iチャネル及びQチャネルの入力信号間に、外部よ
り印加される伝送速度制御信号に応じてそのサンプリン
グ数M S (M S は自然数)を変化させるように構成され
ており、ディジタル処理を用いた直交変調演算において
発生する両チャネル間のタイミング位相差を補償する所
定の位相差を与えるディジタルフィルタと、 前記ディジタルフィルタの出力信号を補数演算する補数
回路と、 前記ディジタルフィルタの出力信号及び前記補数回路の
出力信号を合成して直交変調波を生成する信号合成回路
と、 を備えたことを特徴とするディジタル処理直交変調器。 - 【請求項2】 前記ディジタルフィルタが、複数の位相
に対応した波形情報を記憶する複数のROMからなる波
形メモリを含んでおり、前記サンプリング数MSに応じ
た数だけ該ROMの動作を許可するように構成されてい
ることを特徴とする請求項1に記載の直交変調器。 - 【請求項3】 前記ディジタルフィルタが、前記ROM
からの波形情報の重み付けをそれぞれ行う複数の重み付
け累算器と、前記伝送速度制御信号に応じた数だけ前記
重み付け累算器の出力を選択してシフト加算する加算器
とを含んでいることを特徴とする請求項2に記載の直交
変調器。 - 【請求項4】 前記ディジタルフィルタが、外部より印
加される伝送方式制御信号に応じて該ROMの出力値を
選択的にクリアする回路を含んでいることを特徴とする
請求項2に記載の直交変調器。 - 【請求項5】 前記補数回路が、前記ディジタルフィル
タのIチャネル及びQチャネル出力信号をそれぞれ補数
演算して第1及び第2の補数出力信号を出力する第1及
び第2の補数回路から構成されており、前記信号合成回
路が、前記ディジタルフィルタのIチャネル出力信号、
前記ディジタルフィルタのQチャネル出力信号、前記第
1の補数出力信号及び前記第2の補数出力信号をこの順
序で合成するセレクタから構成されている請求項1から
4のいずれか1項に記載の直交変調器。 - 【請求項6】 前記ディジタルフィルタが、n系列の前
記入力信号を多重化してアドレス信号を発生する手段
と、両チャネル間のタイミング位相差を補償する所定の
位相差だけ位相シフトさせた波形情報を記憶しており、
前記アドレス信号をアドレスとして各位相の波形情報を
出力する波形メモリと、該波形メモリからの波形情報の
重み付けを行う複数の重み付け累算器と、該重み付け累
算器の出力を加算する加算器とを含んでいることを特徴
とする請求項1から5のいずれか1項に記載の直交変調
器。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20408395A JP3391015B2 (ja) | 1994-07-20 | 1995-07-19 | ディジタル処理直交変調器 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16828094 | 1994-07-20 | ||
JP6-203032 | 1994-08-05 | ||
JP20303294 | 1994-08-05 | ||
JP6-168280 | 1994-08-05 | ||
JP20408395A JP3391015B2 (ja) | 1994-07-20 | 1995-07-19 | ディジタル処理直交変調器 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH08102766A JPH08102766A (ja) | 1996-04-16 |
JP3391015B2 true JP3391015B2 (ja) | 2003-03-31 |
Family
ID=27322977
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20408395A Expired - Fee Related JP3391015B2 (ja) | 1994-07-20 | 1995-07-19 | ディジタル処理直交変調器 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3391015B2 (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1999039485A1 (fr) * | 1998-01-29 | 1999-08-05 | Kabushiki Kaisha Kenwood | Recepteur |
KR100333704B1 (ko) * | 1999-06-21 | 2002-04-24 | 박종섭 | 위상잡음에 따른 위상회전오류 극복을 위한 결정영역 수정회로 |
US6763072B1 (en) | 1999-08-25 | 2004-07-13 | Victor Company Of Japan, Ltd. | Method and apparatus for modulation and demodulation related to orthogonal frequency division multiplexing |
JP4359864B2 (ja) | 2000-04-03 | 2009-11-11 | 日本ビクター株式会社 | 直交周波数分割多重装置および直交周波数分割多重方法 |
JP3569512B2 (ja) | 2002-02-20 | 2004-09-22 | 三菱電機株式会社 | Dsrc車載器 |
JP2009135998A (ja) * | 2009-03-18 | 2009-06-18 | Victor Co Of Japan Ltd | シングルキャリア信号生成装置およびシングルキャリア信号生成方法 |
JP2012060364A (ja) * | 2010-09-08 | 2012-03-22 | Panasonic Corp | マルチモード送信装置 |
-
1995
- 1995-07-19 JP JP20408395A patent/JP3391015B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH08102766A (ja) | 1996-04-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP0693844B1 (en) | Digital quadrature modulator | |
JP2738385B2 (ja) | 可変帯域幅周波数分割多重通信方式 | |
EP0540195B1 (en) | Digital quadrature radio receiver with two-step processing | |
US4131766A (en) | Digital filter bank | |
US5596609A (en) | Parallel cascaded integrator-comb filter | |
EP1729420A1 (en) | Analog-to-digital converter device of improved time interleaving type, and high-speed signal processing system using the device | |
EP0940955B1 (en) | Filtering for transmission using quadrature modulation | |
US5831879A (en) | Digital transmit filter | |
JP2000244368A (ja) | 広帯域ディジタル・チューナ及び該チューナを用いた受信機 | |
JP3391015B2 (ja) | ディジタル処理直交変調器 | |
US5528631A (en) | π/4 shifted DQPSK modulator | |
JPH0311814A (ja) | Ssb変調装置及びssb復調装置 | |
US4617537A (en) | Method for digital quadrature amplitude modulation | |
US6593805B2 (en) | Demodulation apparatus | |
US5848108A (en) | Selective filtering for co-channel interference reduction | |
US4686490A (en) | Digital data modulator and digital-to-analog converter | |
GB2391731A (en) | Conversion circuit, tuner and demodulator | |
JP3575992B2 (ja) | ディジタル変調装置 | |
JP3816684B2 (ja) | スペクトル拡散受信装置 | |
KR100959229B1 (ko) | 데이터 수신 장치 | |
US6184756B1 (en) | Modulator | |
JP3191895B2 (ja) | Ssb変調器 | |
Harris et al. | Multi-resolution PR NMDFBs for programmable variable bandwidth filter in wideband digital transceivers | |
KR100497351B1 (ko) | 시분할 다중화에 따른 위상 불일치 보상 장치 및 방법 | |
JPH06291790A (ja) | π/4シフトQPSK変調器 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021217 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100124 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120124 Year of fee payment: 9 |
|
LAPS | Cancellation because of no payment of annual fees |