JPH08102766A - ディジタル処理直交変調器 - Google Patents
ディジタル処理直交変調器Info
- Publication number
- JPH08102766A JPH08102766A JP7204083A JP20408395A JPH08102766A JP H08102766 A JPH08102766 A JP H08102766A JP 7204083 A JP7204083 A JP 7204083A JP 20408395 A JP20408395 A JP 20408395A JP H08102766 A JPH08102766 A JP H08102766A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- digital filter
- signal
- digital
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 アナログ信号処理回路の設計が容易なディジ
タル処理直交変調器を提供する。 【解決手段】 ｎ系列（ｎは１以上の整数）のＩチャネ
ルディジタル信号及びｎ系列のＱチャネルディジタル信
号を入力し、該入力信号に対してディジタル信号処理に
より直交変調を行なうディジタル処理直交変調器であ
る。この変調器は、Ｉチャネル及びＱチャネルの入力信
号間に、ディジタル処理を用いた直交変調演算において
発生する両チャネル間のタイミング位相差を補償する所
定の位相差を与えるディジタルフィルタと、ディジタル
フィルタの出力信号を補数演算する補数回路と、ディジ
タルフィルタの出力信号及び補数回路の出力信号を合成
して直交変調波を生成する信号合成回路とを備えてい
る。
タル処理直交変調器を提供する。 【解決手段】 ｎ系列（ｎは１以上の整数）のＩチャネ
ルディジタル信号及びｎ系列のＱチャネルディジタル信
号を入力し、該入力信号に対してディジタル信号処理に
より直交変調を行なうディジタル処理直交変調器であ
る。この変調器は、Ｉチャネル及びＱチャネルの入力信
号間に、ディジタル処理を用いた直交変調演算において
発生する両チャネル間のタイミング位相差を補償する所
定の位相差を与えるディジタルフィルタと、ディジタル
フィルタの出力信号を補数演算する補数回路と、ディジ
タルフィルタの出力信号及び補数回路の出力信号を合成
して直交変調波を生成する信号合成回路とを備えてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル信号の
位相変調、振幅変調及び振幅直交変調を行なうディジタ
ル処理直交変調器に関する。
位相変調、振幅変調及び振幅直交変調を行なうディジタ
ル処理直交変調器に関する。
【０００２】
【従来の技術】近年、画像通信や、高速データ伝送等の
高速ディジタル伝送に対する需要が増大してきている。
この需要増大に応じて、ユーザとネットワークとを無線
回線を用いて接続する高度なアクセス無線方式の実現が
要望されている。その１つとして、トラヒック又は伝送
路の状況、及びユーザの要求に応じて、変調方式及び伝
送帯域幅を変化させることのできる適応変調方式が検討
されている。この適応変調方式は、周波数の利用効率を
向上させると共に、トラヒック変動の吸収に有効であ
る。
高速ディジタル伝送に対する需要が増大してきている。
この需要増大に応じて、ユーザとネットワークとを無線
回線を用いて接続する高度なアクセス無線方式の実現が
要望されている。その１つとして、トラヒック又は伝送
路の状況、及びユーザの要求に応じて、変調方式及び伝
送帯域幅を変化させることのできる適応変調方式が検討
されている。この適応変調方式は、周波数の利用効率を
向上させると共に、トラヒック変動の吸収に有効であ
る。
【０００３】適応変調方式を実現するためには、変調方
式が可変であり伝送帯域幅が可変である変調器を備える
必要がある。しかしながら、従来のアナログ式の変調器
ではこのような機能を実現することが難しい。また、デ
ィジタル処理を行う直交変調器においても、変調方式が
可変であり伝送帯域幅が可変であるものは、全く存在し
ていない。
式が可変であり伝送帯域幅が可変である変調器を備える
必要がある。しかしながら、従来のアナログ式の変調器
ではこのような機能を実現することが難しい。また、デ
ィジタル処理を行う直交変調器においても、変調方式が
可変であり伝送帯域幅が可変であるものは、全く存在し
ていない。
【０００４】以下、従来より存在するディジタル処理直
交変調器について説明する。
交変調器について説明する。
【０００５】図１７は、従来のディジタル処理型直交変
調器の一般的な構成例を示すブロック図である。この変
調器は、基本的にはアナログ回路により構成される直交
変調器の各構成要素をディジタル信号処理デバイスに置
き換えて実現したものである。
調器の一般的な構成例を示すブロック図である。この変
調器は、基本的にはアナログ回路により構成される直交
変調器の各構成要素をディジタル信号処理デバイスに置
き換えて実現したものである。
【０００６】同図において、１７００はＩチャネルの信
号入力端子、１７０１はＱチャネルの信号入力端子、１
７０２はＩチャネル用ディジタルフィルタ、１７０３は
Ｑチャネル用ディジタルフィルタ、１７０４及び１７０
５は乗算器、１７０６は加算器、１７０７はクロック入
力端子、１７０８はカウンタ、１７０９はキャリア信号
発生用波形ＲＯＭ、１７１０はディジタル−アナログ
（Ｄ／Ａ）変換器、１７１１はバンドパスフィルタ（Ｂ
ＰＦ）、１７１２はミキサ、１７１３はＢＰＦ、１７１
４は変調信号出力端子、１７１５はローカル発振器をそ
れぞれ示している。
号入力端子、１７０１はＱチャネルの信号入力端子、１
７０２はＩチャネル用ディジタルフィルタ、１７０３は
Ｑチャネル用ディジタルフィルタ、１７０４及び１７０
５は乗算器、１７０６は加算器、１７０７はクロック入
力端子、１７０８はカウンタ、１７０９はキャリア信号
発生用波形ＲＯＭ、１７１０はディジタル−アナログ
（Ｄ／Ａ）変換器、１７１１はバンドパスフィルタ（Ｂ
ＰＦ）、１７１２はミキサ、１７１３はＢＰＦ、１７１
４は変調信号出力端子、１７１５はローカル発振器をそ
れぞれ示している。
【０００７】この従来構成において、直交キャリア信号
は、カウンタ１７０８及びＲＯＭ１７０９によって発生
される。デジタルフィルタ１７０２及び１７０３は、Ｉ
チャネル及びＱチャネルの各ｎ系列（ｎは１以上の整
数）のディジタル信号を入力し、波形整形及び帯域制限
処理を行う。このディジタルフィルタ出力と直交キャリ
ア信号とが乗算器１７０４及び１７０５においてそれぞ
れ乗算され、その結果が加算器１７０６において加算さ
れた後、Ｄ／Ａ変換器１７１０でアナログ信号に変換さ
れることによって直交変調出力が得られる。図２０は、
従来構成の直交変調器におけるこれら信号のタイミング
チャートを示している。
は、カウンタ１７０８及びＲＯＭ１７０９によって発生
される。デジタルフィルタ１７０２及び１７０３は、Ｉ
チャネル及びＱチャネルの各ｎ系列（ｎは１以上の整
数）のディジタル信号を入力し、波形整形及び帯域制限
処理を行う。このディジタルフィルタ出力と直交キャリ
ア信号とが乗算器１７０４及び１７０５においてそれぞ
れ乗算され、その結果が加算器１７０６において加算さ
れた後、Ｄ／Ａ変換器１７１０でアナログ信号に変換さ
れることによって直交変調出力が得られる。図２０は、
従来構成の直交変調器におけるこれら信号のタイミング
チャートを示している。
【０００８】また、上記の方法を簡略化してディジタル
信号処理の演算量を減少させたものが、Ｈｅｎｒｙ Ｓ
ａｍｕｅｌｉ ａｎｄ Ｂｅｎｎｅｔ Ｃ．Ｗｏｎｇ
“ＡＶＬＳＩ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ａ
Ｈｉｇｈ−ＳｐｅｅｄＡｌｌ−Ｄｉｇｉｔａｌ Ｑｕ
ａｄｒａｔｕｒｅ Ｍｏｄｕｌａｔｏｒ ａｎｄＤｅｍ
ｏｄｕｌａｔｏｒ ｆｏｒ Ｄｉｇｉｔａｌ Ｒａｄｉ
ｏ Ａｐｐｌｉｃａｔｉｏｎｓ”、ＩＥＥＥ Ｊ−ＳＡ
Ｃ ｖｏｌ．８、 Ｎｏ．８、 Ｏｃｔ．１９９０、
ｐｐ１５１２〜１５１９に報告されており、その構成が
図１８のブロック図に示されている。
信号処理の演算量を減少させたものが、Ｈｅｎｒｙ Ｓ
ａｍｕｅｌｉ ａｎｄ Ｂｅｎｎｅｔ Ｃ．Ｗｏｎｇ
“ＡＶＬＳＩ Ａｒｃｈｉｔｅｃｔｕｒｅ ｆｏｒ ａ
Ｈｉｇｈ−ＳｐｅｅｄＡｌｌ−Ｄｉｇｉｔａｌ Ｑｕ
ａｄｒａｔｕｒｅ Ｍｏｄｕｌａｔｏｒ ａｎｄＤｅｍ
ｏｄｕｌａｔｏｒ ｆｏｒ Ｄｉｇｉｔａｌ Ｒａｄｉ
ｏ Ａｐｐｌｉｃａｔｉｏｎｓ”、ＩＥＥＥ Ｊ−ＳＡ
Ｃ ｖｏｌ．８、 Ｎｏ．８、 Ｏｃｔ．１９９０、
ｐｐ１５１２〜１５１９に報告されており、その構成が
図１８のブロック図に示されている。
【０００９】同図において、１８００はＩチャネルの信
号入力端子、１８０１はＱチャネルの信号入力端子、１
８０２及び１８０３は各チャネルの入力信号サンプリン
グ用のフリップフロップ、１８０５はディジタルフィル
タをそれぞれ示している。ディジタルフィルタ１８０５
は、０位相用ディジタルフィルタ部１８０５0 、π／２
位相用ディジタルフィルタ部１８０５1 、π位相用ディ
ジタルフィルタ部１８０５2 、３π／２位相用ディジタ
ルフィルタ部１８０５3 からなっている。
号入力端子、１８０１はＱチャネルの信号入力端子、１
８０２及び１８０３は各チャネルの入力信号サンプリン
グ用のフリップフロップ、１８０５はディジタルフィル
タをそれぞれ示している。ディジタルフィルタ１８０５
は、０位相用ディジタルフィルタ部１８０５0 、π／２
位相用ディジタルフィルタ部１８０５1 、π位相用ディ
ジタルフィルタ部１８０５2 、３π／２位相用ディジタ
ルフィルタ部１８０５3 からなっている。
【００１０】図１８においてさらに、１８０６は４入力
マルチプレクサ（４−１セレクタ）、１８０７はクロッ
ク入力端子、１８０８は１／４分周回路、１８０９はデ
ィジタル−アナログ（Ｄ／Ａ）変換器、１８１０はバン
ドパスフィルタ（ＢＰＦ）、１８１１はミキサ、１８１
２はＢＰＦ、１８１３は変調信号出力端子、１８１４は
ローカル発振器をそれぞれ示している。
マルチプレクサ（４−１セレクタ）、１８０７はクロッ
ク入力端子、１８０８は１／４分周回路、１８０９はデ
ィジタル−アナログ（Ｄ／Ａ）変換器、１８１０はバン
ドパスフィルタ（ＢＰＦ）、１８１１はミキサ、１８１
２はＢＰＦ、１８１３は変調信号出力端子、１８１４は
ローカル発振器をそれぞれ示している。
【００１１】この従来構成では、各キャリア信号の０位
相、π／２位相、π位相、３π／２位相をサンプリング
した振幅値が Ｉch（ＣＯＳ）：１ ０ −１ ０ Ｑch（ＳＩＮ）：０ １ ０ −１ であることを利用し、各位相に分割したディジタルフィ
ルタ部１８０５0 〜１８０５3 を用いて演算を行ない、
マルチプレクサ１８０６を用いて時分割で合成すること
により直交変調を実現している。
相、π／２位相、π位相、３π／２位相をサンプリング
した振幅値が Ｉch（ＣＯＳ）：１ ０ −１ ０ Ｑch（ＳＩＮ）：０ １ ０ −１ であることを利用し、各位相に分割したディジタルフィ
ルタ部１８０５0 〜１８０５3 を用いて演算を行ない、
マルチプレクサ１８０６を用いて時分割で合成すること
により直交変調を実現している。
【００１２】また、特開平６−６９９６９号には、図１
９に示すごとき直交変調器が記載されている。
９に示すごとき直交変調器が記載されている。
【００１３】同図において、１９００はＩチャネルの信
号入力端子、１９０１はＱチャネルの信号入力端子、１
９０２及び１９０３は各チャネルの入力信号サンプリン
グ用のフリップフロップ、１９０４はＩチャネル用ディ
ジタルフィルタ、１９０５はＱチャネル用ディジタルフ
ィルタ、１９０６は直交変調演算回路をそれぞれ示して
いる。直交変調演算回路１９０６は、２入力マルチプレ
クサ（２−１セレクタ）１９０６ａ、ビット反転器１９
０６ｂ及び２入力マルチプレクサ（２−１セレクタ）１
９０６ｃからなっている。
号入力端子、１９０１はＱチャネルの信号入力端子、１
９０２及び１９０３は各チャネルの入力信号サンプリン
グ用のフリップフロップ、１９０４はＩチャネル用ディ
ジタルフィルタ、１９０５はＱチャネル用ディジタルフ
ィルタ、１９０６は直交変調演算回路をそれぞれ示して
いる。直交変調演算回路１９０６は、２入力マルチプレ
クサ（２−１セレクタ）１９０６ａ、ビット反転器１９
０６ｂ及び２入力マルチプレクサ（２−１セレクタ）１
９０６ｃからなっている。
【００１４】図１９において、さらに、１９０７はクロ
ック入力端子、１９０８は１／４分周器、１９０９はデ
ィジタル−アナログ（Ｄ／Ａ）変換器、１９１０はバン
ドパスフィルタ（ＢＰＦ）、１９１１はミキサ、１９１
２はＢＰＦ、１９１３は変調信号出力端子、１９１４は
ローカル発振器をそれぞれ示している。
ック入力端子、１９０８は１／４分周器、１９０９はデ
ィジタル−アナログ（Ｄ／Ａ）変換器、１９１０はバン
ドパスフィルタ（ＢＰＦ）、１９１１はミキサ、１９１
２はＢＰＦ、１９１３は変調信号出力端子、１９１４は
ローカル発振器をそれぞれ示している。
【００１５】この変調器も、キャリア信号の０位相、π
／２位相、π位相、３π／２位相のサンプリングした振
幅値が上述のように１、０、−１、０及び０、１、０、
−１となることを利用している。そして、各チャネルに
配置したディジタルフィルタの出力を２入力マルチプレ
クサ１９０６ａで合成した後、ビット反転器１９０６ｂ
及び２入力マルチプレクサ１９０６ｃによって、非反転
と反転のパスを切り替えることによって直交変調してい
る。
／２位相、π位相、３π／２位相のサンプリングした振
幅値が上述のように１、０、−１、０及び０、１、０、
−１となることを利用している。そして、各チャネルに
配置したディジタルフィルタの出力を２入力マルチプレ
クサ１９０６ａで合成した後、ビット反転器１９０６ｂ
及び２入力マルチプレクサ１９０６ｃによって、非反転
と反転のパスを切り替えることによって直交変調してい
る。
【００１６】
【発明が解決しようとする課題】一般にディジタル信号
処理を用いた直交変調器では、無線周波数における変調
波を直接発生させることが不可能であるため、Ｄ／Ａ変
換後に変調波を所要の周波数に変換することが行われ
る。この際、ディジタル信号処理で発生する折り返し雑
音及び周波数変換により発生する高調波を除去するため
に、アナログのバンドパスフィルタ（ＢＰＦ）が設置さ
れる。
処理を用いた直交変調器では、無線周波数における変調
波を直接発生させることが不可能であるため、Ｄ／Ａ変
換後に変調波を所要の周波数に変換することが行われ
る。この際、ディジタル信号処理で発生する折り返し雑
音及び周波数変換により発生する高調波を除去するため
に、アナログのバンドパスフィルタ（ＢＰＦ）が設置さ
れる。
【００１７】しかしながら、従来のディジタル直交変調
器は、アナログ信号処理回路の設計は考慮されていない
ので、ディジタル信号処理によって変調精度は向上する
が、折り返し雑音、及び高調波等スプリアス成分を除去
するためのアナログ回路（バンドパスフィルタ）の設計
が非常に難しいという問題を有している。
器は、アナログ信号処理回路の設計は考慮されていない
ので、ディジタル信号処理によって変調精度は向上する
が、折り返し雑音、及び高調波等スプリアス成分を除去
するためのアナログ回路（バンドパスフィルタ）の設計
が非常に難しいという問題を有している。
【００１８】図２１は、従来のディジタル直交変調器に
おけるＤ／Ａ変換器の出力の周波数配置を示している。
同図に示すように、ディジタル処理の折り返し雑音（Ｄ
ＳＰ雑音）、及びキャリアリークやイメージ等の周波数
変換によるスプリアス成分が変調波の近傍に現われてい
る。このため、アナログフィルタは、これらの不要成分
のみを除去しかつ伝送特性に影響を与えないように設計
しなければならず、これは非常に難しい。
おけるＤ／Ａ変換器の出力の周波数配置を示している。
同図に示すように、ディジタル処理の折り返し雑音（Ｄ
ＳＰ雑音）、及びキャリアリークやイメージ等の周波数
変換によるスプリアス成分が変調波の近傍に現われてい
る。このため、アナログフィルタは、これらの不要成分
のみを除去しかつ伝送特性に影響を与えないように設計
しなければならず、これは非常に難しい。
【００１９】従って本発明の目的は、従来技術の上述し
た問題を解消するディジタル処理直交変調器を提供する
ことにある。即ち、アナログ信号処理回路の設計が容易
なディジタル処理直交変調器を提供することにある。
た問題を解消するディジタル処理直交変調器を提供する
ことにある。即ち、アナログ信号処理回路の設計が容易
なディジタル処理直交変調器を提供することにある。
【００２０】本発明の他の目的は、変調方式が可変であ
りかつ変調帯域幅が可変のディジタル処理直交変調器を
提供することにある。
りかつ変調帯域幅が可変のディジタル処理直交変調器を
提供することにある。
【００２１】
【課題を解決するための手段】本発明によれば、ｎ系列
（ｎは１以上の整数）のＩチャネルディジタル信号及び
ｎ系列のＱチャネルディジタル信号を入力し、該入力信
号に対してディジタル信号処理により直交変調を行なう
ディジタル処理直交変調器は、Ｉチャネル及びＱチャネ
ルの入力信号間に、ディジタル処理を用いた直交変調演
算において発生する両チャネル間のタイミング位相差を
補償する所定の位相差を与えるディジタルフィルタと、
ディジタルフィルタの出力信号を補数演算する補数回路
と、ディジタルフィルタの出力信号及び前記補数回路の
出力信号を合成して直交変調波を生成する信号合成回路
とを備えている。
（ｎは１以上の整数）のＩチャネルディジタル信号及び
ｎ系列のＱチャネルディジタル信号を入力し、該入力信
号に対してディジタル信号処理により直交変調を行なう
ディジタル処理直交変調器は、Ｉチャネル及びＱチャネ
ルの入力信号間に、ディジタル処理を用いた直交変調演
算において発生する両チャネル間のタイミング位相差を
補償する所定の位相差を与えるディジタルフィルタと、
ディジタルフィルタの出力信号を補数演算する補数回路
と、ディジタルフィルタの出力信号及び前記補数回路の
出力信号を合成して直交変調波を生成する信号合成回路
とを備えている。
【００２２】このように、ディジタルフィルタのチャネ
ル間の位相差（ＰI −ＰQ ）をディジタル処理を用いた
直交変調演算において発生する両チャネル間のタイミン
グ位相差Ｐdif に相当する量だけずらして設計している
ため、チャネル間のタイミング差による劣化を招くこと
なく、ディジタルフィルタの出力当り数波長のキャリア
信号を重畳できる。このため、ディジタルフィルタの動
作条件に従うことなく、任意のキャリア周波数を選択で
きる。また、直交変調演算回路が、補数回路と信号合成
回路（セレクタ）という高速動作が可能な回路で構成さ
れているため、キャリア周波数を容易に高くすることが
できる。
ル間の位相差（ＰI −ＰQ ）をディジタル処理を用いた
直交変調演算において発生する両チャネル間のタイミン
グ位相差Ｐdif に相当する量だけずらして設計している
ため、チャネル間のタイミング差による劣化を招くこと
なく、ディジタルフィルタの出力当り数波長のキャリア
信号を重畳できる。このため、ディジタルフィルタの動
作条件に従うことなく、任意のキャリア周波数を選択で
きる。また、直交変調演算回路が、補数回路と信号合成
回路（セレクタ）という高速動作が可能な回路で構成さ
れているため、キャリア周波数を容易に高くすることが
できる。
【００２３】変調周波数をこのように高くすると、ディ
ジタル処理の折り返し雑音（ＤＳＰ雑音）、及びキャリ
アリークやイメージ等の周波数変換によるスプリアス成
分が変調波とは周波数上で離れた位置で発生することと
なり、その結果、これらＤＳＰ雑音及びスプリアス成分
は、変調波に影響を与えない比較的広い帯域特性のバン
ドパスフィルタで充分にを除去することができ、従っ
て、アナログ信号処理回路部分の設計が非常に容易とな
る。
ジタル処理の折り返し雑音（ＤＳＰ雑音）、及びキャリ
アリークやイメージ等の周波数変換によるスプリアス成
分が変調波とは周波数上で離れた位置で発生することと
なり、その結果、これらＤＳＰ雑音及びスプリアス成分
は、変調波に影響を与えない比較的広い帯域特性のバン
ドパスフィルタで充分にを除去することができ、従っ
て、アナログ信号処理回路部分の設計が非常に容易とな
る。
【００２４】本発明の１つの実施態様では、ディジタル
フィルタが、ｎ系列の入力信号を多重化してアドレス信
号を発生する手段と、両チャネル間のタイミング位相差
を補償する所定の位相差だけ位相シフトさせた波形情報
を記憶しており、アドレス信号をアドレスとして各位相
の波形情報を出力する波形メモリと、波形メモリからの
波形情報の重み付けを行う複数の重み付け累算器と、重
み付け累算器の出力を加算する加算器とを含んでいる。
フィルタが、ｎ系列の入力信号を多重化してアドレス信
号を発生する手段と、両チャネル間のタイミング位相差
を補償する所定の位相差だけ位相シフトさせた波形情報
を記憶しており、アドレス信号をアドレスとして各位相
の波形情報を出力する波形メモリと、波形メモリからの
波形情報の重み付けを行う複数の重み付け累算器と、重
み付け累算器の出力を加算する加算器とを含んでいる。
【００２５】好ましくは、補数回路が、ディジタルフィ
ルタのＩチャネル及びＱチャネル出力信号をそれぞれ補
数演算して第１及び第２の補数出力信号を出力する第１
及び第２の補数回路から構成されており、信号合成回路
が、ディジタルフィルタのＩチャネル出力信号、ディジ
タルフィルタのＱチャネル出力信号、第１の補数出力信
号及び第２の補数出力信号をこのの順序で合成するセレ
クタから構成されている。
ルタのＩチャネル及びＱチャネル出力信号をそれぞれ補
数演算して第１及び第２の補数出力信号を出力する第１
及び第２の補数回路から構成されており、信号合成回路
が、ディジタルフィルタのＩチャネル出力信号、ディジ
タルフィルタのＱチャネル出力信号、第１の補数出力信
号及び第２の補数出力信号をこのの順序で合成するセレ
クタから構成されている。
【００２６】ディジタルフィルタが、Ｉチャネル若しく
はＱチャネルの位相特性のみをタイミング位相差分だけ
ずらすように構成されているか、又はＩチャネル及びＱ
チャネルの位相特性をタイミング位相差の半分だけ両方
向に均等にずらすように構成されているかもしれない。
はＱチャネルの位相特性のみをタイミング位相差分だけ
ずらすように構成されているか、又はＩチャネル及びＱ
チャネルの位相特性をタイミング位相差の半分だけ両方
向に均等にずらすように構成されているかもしれない。
【００２７】ディジタルフィルタが、入力信号をアドレ
スとして、両チャネル間のタイミング位相差を補償する
所定の位相差だけ位相シフトさせた波形情報を記憶して
いる波形メモリを含んでいることも本発明の１つの実施
態様である。
スとして、両チャネル間のタイミング位相差を補償する
所定の位相差だけ位相シフトさせた波形情報を記憶して
いる波形メモリを含んでいることも本発明の１つの実施
態様である。
【００２８】ディジタルフィルタが、外部より印加され
る伝送速度制御信号に応じてそのサンプリング数ＭS
（ＭS は自然数）を変化させるように構成されているこ
とも好ましい。この場合、複数の位相に対応した波形情
報を記憶する複数のＲＯＭからなる波形メモリを含んで
おり、前記サンプリング数ＭS に応じた数だけ該ＲＯＭ
の動作を許可するように構成されていることが本発明の
１つの実施態様である。
る伝送速度制御信号に応じてそのサンプリング数ＭS
（ＭS は自然数）を変化させるように構成されているこ
とも好ましい。この場合、複数の位相に対応した波形情
報を記憶する複数のＲＯＭからなる波形メモリを含んで
おり、前記サンプリング数ＭS に応じた数だけ該ＲＯＭ
の動作を許可するように構成されていることが本発明の
１つの実施態様である。
【００２９】また、ディジタルフィルタが、ＲＯＭから
の波形情報の重み付けをそれぞれ行う複数の重み付け累
算器と、伝送速度制御信号に応じた数だけ重み付け累算
器の出力を選択してシフト加算する加算器とを含んでい
るかもしれない。
の波形情報の重み付けをそれぞれ行う複数の重み付け累
算器と、伝送速度制御信号に応じた数だけ重み付け累算
器の出力を選択してシフト加算する加算器とを含んでい
るかもしれない。
【００３０】このように、伝送速度、従って伝送帯域幅
の可変制御を行う場合に、ディジタルフィルタの動作条
件を変化させることなく選択機能のみで実現している。
その結果、最も速い伝送速度モードに対してアナログバ
ンドパスフィルタを設計しておけば、後は無調整で全て
の伝送速度モードをカバーすることができる。即ち、従
来技術においては、伝送速度を可変制御するためにサン
プリング数を変えることは全く考慮されておらず、モー
ドを切り替える場合には、その切り替え信号と同時に新
しいモードで信号処理が開始される。このため、モード
切り替え時点で位相の不連続が生じ、これに起因して不
要な雑音が出力されるので、フィルタを一度リセットす
る必要がある。これに対して、本発明では、ＲＯＭのイ
ネーブルの制御やカウンタのリセット値の制御のみで切
り替えを行っているため、位相の連続性が保たれる。従
って、モード切り替え時点で不要な雑音が出力されず、
フィルタのリセットも不要となる。しかも、モード切り
替えを瞬時に行うことができる。
の可変制御を行う場合に、ディジタルフィルタの動作条
件を変化させることなく選択機能のみで実現している。
その結果、最も速い伝送速度モードに対してアナログバ
ンドパスフィルタを設計しておけば、後は無調整で全て
の伝送速度モードをカバーすることができる。即ち、従
来技術においては、伝送速度を可変制御するためにサン
プリング数を変えることは全く考慮されておらず、モー
ドを切り替える場合には、その切り替え信号と同時に新
しいモードで信号処理が開始される。このため、モード
切り替え時点で位相の不連続が生じ、これに起因して不
要な雑音が出力されるので、フィルタを一度リセットす
る必要がある。これに対して、本発明では、ＲＯＭのイ
ネーブルの制御やカウンタのリセット値の制御のみで切
り替えを行っているため、位相の連続性が保たれる。従
って、モード切り替え時点で不要な雑音が出力されず、
フィルタのリセットも不要となる。しかも、モード切り
替えを瞬時に行うことができる。
【００３１】ディジタルフィルタが、外部より印加され
る伝送方式制御信号に応じてＲＯＭの出力値を選択的に
クリアする回路を含んでいることが好ましい。
る伝送方式制御信号に応じてＲＯＭの出力値を選択的に
クリアする回路を含んでいることが好ましい。
【００３２】このように変調方式の可変制御を行う場合
に、波形メモリ出力のクリア制御のみで実現できるの
で、ディジタルフィルタの動作条件を変化させることが
ない。従って、モードの切り替えを高速で行うことがで
きかつアナログ処理部の構成を変更することなく高機能
化を極めて容易に行うことができる。
に、波形メモリ出力のクリア制御のみで実現できるの
で、ディジタルフィルタの動作条件を変化させることが
ない。従って、モードの切り替えを高速で行うことがで
きかつアナログ処理部の構成を変更することなく高機能
化を極めて容易に行うことができる。
【００３３】
【発明の実施の形態】図１は、本発明によるディジタル
処理型直交変調器の一実施形態の構成を概略的に示すブ
ロック図である。
処理型直交変調器の一実施形態の構成を概略的に示すブ
ロック図である。
【００３４】同図において、１００はＩチャネルの信号
入力端子、１０１はＱチャネルの信号入力端子、１０２
は信号入力端子１００に接続された入力信号サンプリン
グ用のフリップフロップ、１０３は信号入力端子１０１
に接続された入力信号サンプリング用のフリップフロッ
プ、１０４はディジタルフィルタをそれぞれ示してい
る。
入力端子、１０１はＱチャネルの信号入力端子、１０２
は信号入力端子１００に接続された入力信号サンプリン
グ用のフリップフロップ、１０３は信号入力端子１０１
に接続された入力信号サンプリング用のフリップフロッ
プ、１０４はディジタルフィルタをそれぞれ示してい
る。
【００３５】ディジタルフィルタ１０４は、本実施形態
では、Ｉチャネル用のディジタルフィルタ部１０４ａ
と、Ｑチャネル用のディジタルフィルタ部１０４ｂと、
Ｉチャネル用ディジタルフィルタ部１０４ａにＰI だけ
位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）を与え
るための回路１０４ｃと、Ｑチャネル用ディジタルフィ
ルタ部１０４ａにＰQ だけ位相シフトされたインパルス
応答ｒ（ｔ＋ＰQ ）を与えるための回路１０４ｄとから
なっている。ここで、ｒ（ｔ）はディジタルフィルタ部
の単一インパルス応答である。
では、Ｉチャネル用のディジタルフィルタ部１０４ａ
と、Ｑチャネル用のディジタルフィルタ部１０４ｂと、
Ｉチャネル用ディジタルフィルタ部１０４ａにＰI だけ
位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）を与え
るための回路１０４ｃと、Ｑチャネル用ディジタルフィ
ルタ部１０４ａにＰQ だけ位相シフトされたインパルス
応答ｒ（ｔ＋ＰQ ）を与えるための回路１０４ｄとから
なっている。ここで、ｒ（ｔ）はディジタルフィルタ部
の単一インパルス応答である。
【００３６】ディジタルフィルタ１０４のＩチャネル用
ディジタルフィルタ部１０４ａの出力端子には、直交変
調演算回路１０５内の４入力マルチプレクサ（４−１セ
レクタ）１０５ｃの第１の入力端子が直接的に接続され
ており、さらに第１の補数回路１０５ａを介してマルチ
プレクサ１０５ｃの第３の入力端子が接続されている。
ディジタルフィルタ１０４のＱチャネル用ディジタルフ
ィルタ部１０４ｂの出力端子には、マルチプレクサ１０
５ｃの第２の入力端子が直接的に接続されており、さら
に第２の補数回路１０５ｂを介してマルチプレクサ１０
５ｃの第４の入力端子が接続されている。
ディジタルフィルタ部１０４ａの出力端子には、直交変
調演算回路１０５内の４入力マルチプレクサ（４−１セ
レクタ）１０５ｃの第１の入力端子が直接的に接続され
ており、さらに第１の補数回路１０５ａを介してマルチ
プレクサ１０５ｃの第３の入力端子が接続されている。
ディジタルフィルタ１０４のＱチャネル用ディジタルフ
ィルタ部１０４ｂの出力端子には、マルチプレクサ１０
５ｃの第２の入力端子が直接的に接続されており、さら
に第２の補数回路１０５ｂを介してマルチプレクサ１０
５ｃの第４の入力端子が接続されている。
【００３７】クロック入力端子１０６は１／４分周用の
クロック分周回路１０７及びマルチプレクサ１０５ｃの
クロック入力端子に接続されている。このクロック分周
回路１０７の出力端子は、Ｉチャネル用ディジタルフィ
ルタ部１０４ａ及びＱチャネル用ディジタルフィルタ部
１０４ｂのクロック入力端子に接続されており、さらに
１／４分周用のクロック分周回路１０８を介してフリッ
プフロップ１０２及び１０３の制御端子に接続されてい
る。
クロック分周回路１０７及びマルチプレクサ１０５ｃの
クロック入力端子に接続されている。このクロック分周
回路１０７の出力端子は、Ｉチャネル用ディジタルフィ
ルタ部１０４ａ及びＱチャネル用ディジタルフィルタ部
１０４ｂのクロック入力端子に接続されており、さらに
１／４分周用のクロック分周回路１０８を介してフリッ
プフロップ１０２及び１０３の制御端子に接続されてい
る。
【００３８】マルチプレクサ１０５ｃの出力端子は、デ
ィジタル−アナログ（Ｄ／Ａ）変換器１０９、バンドパ
スフィルタ（ＢＰＦ）１１０、ミキサ１１１及びＢＰＦ
１１２を介して変調信号出力端子１１３に結合されてい
る。ミキサ１１１には、さらに、ローカル発振器１１４
の出力端子が接続されている。
ィジタル−アナログ（Ｄ／Ａ）変換器１０９、バンドパ
スフィルタ（ＢＰＦ）１１０、ミキサ１１１及びＢＰＦ
１１２を介して変調信号出力端子１１３に結合されてい
る。ミキサ１１１には、さらに、ローカル発振器１１４
の出力端子が接続されている。
【００３９】この構成においてＩチャネル及びＱチャネ
ルの入力信号は、システムクロックの１／１６に分周さ
れたクロックでサンプリングされてＩチャネル用ディジ
タルフィルタ部１０４ａ及びＱチャネル用ディジタルフ
ィルタ部１０４ｂに入力される。次いで各入力信号は、
各ディジタルフィルタ部において波形整形処理及び帯域
制限処理された後、各チャネル毎に出力される。
ルの入力信号は、システムクロックの１／１６に分周さ
れたクロックでサンプリングされてＩチャネル用ディジ
タルフィルタ部１０４ａ及びＱチャネル用ディジタルフ
ィルタ部１０４ｂに入力される。次いで各入力信号は、
各ディジタルフィルタ部において波形整形処理及び帯域
制限処理された後、各チャネル毎に出力される。
【００４０】直交変調演算回路１０５では、ディジタル
フィルタの出力信号の１タイムスロット毎に補数回路１
０５ａ及び１０５ｂ並びにマルチプレクサ１０５ｃを用
いて以下に示す所定の順序、（即ち、Ｉチャネル用ディ
ジタルフィルタ部１０４ａの出力、Ｑチャネル用ディジ
タルフィルタ１０４ｂの出力Ｑ、補数回路１０５ａの出
力、補数回路１０５ｂの出力という順序）で合成するこ
とにより、図２に示すような変調出力を得る。
フィルタの出力信号の１タイムスロット毎に補数回路１
０５ａ及び１０５ｂ並びにマルチプレクサ１０５ｃを用
いて以下に示す所定の順序、（即ち、Ｉチャネル用ディ
ジタルフィルタ部１０４ａの出力、Ｑチャネル用ディジ
タルフィルタ１０４ｂの出力Ｑ、補数回路１０５ａの出
力、補数回路１０５ｂの出力という順序）で合成するこ
とにより、図２に示すような変調出力を得る。
【数１】
【００４１】このように、直交変調演算回路１０５が、
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数（変調波の中心周波
数）を容易に高くすることができる。変調周波数を高く
すると、図３に示すように、ディジタル処理の折り返し
雑音（ＤＳＰ雑音）、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らＤＳＰ雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数（変調波の中心周波
数）を容易に高くすることができる。変調周波数を高く
すると、図３に示すように、ディジタル処理の折り返し
雑音（ＤＳＰ雑音）、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らＤＳＰ雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
【００４２】この場合、図１９の従来技術のように、同
一のタップ係数を有するディジタルフィルタでＩ及びＱ
の両チャネルの入力信号の波形整形を行うと、図４に示
すように、直交変調演算回路１０５の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
一のタップ係数を有するディジタルフィルタでＩ及びＱ
の両チャネルの入力信号の波形整形を行うと、図４に示
すように、直交変調演算回路１０５の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
【００４３】このため本発明では、図５に示すように、
Ｉチャネル及びＱチャネル間でディジタルフィルタ１０
４の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をｒ（ｔ）とすると、回路１０４ｃに
よってＩチャネル用ディジタルフィルタ部１０４ａにＰ
I だけ位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）
を与え、回路１０４ｄによってＱチャネル用ディジタル
フィルタ部１０４ｂにＰQ だけ位相シフトされたインパ
ルス応答ｒ（ｔ＋ＰQ ）を与えて両チャネル間にＰI −
ＰQ の位相差を与えるように、異なるタップ係数を有す
るディジタルフィルタ１０４を用いている。
Ｉチャネル及びＱチャネル間でディジタルフィルタ１０
４の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をｒ（ｔ）とすると、回路１０４ｃに
よってＩチャネル用ディジタルフィルタ部１０４ａにＰ
I だけ位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）
を与え、回路１０４ｄによってＱチャネル用ディジタル
フィルタ部１０４ｂにＰQ だけ位相シフトされたインパ
ルス応答ｒ（ｔ＋ＰQ ）を与えて両チャネル間にＰI −
ＰQ の位相差を与えるように、異なるタップ係数を有す
るディジタルフィルタ１０４を用いている。
【００４４】片チャネルのデータ欠落によりＩチャネル
及びＱチャネル間に生じるタイミング位相差Ｐdif は、 Ｐdif ＝Ｔ／（ＭS ×２ＭC ） で示される。ここで、Ｔは信号周期、ＭS はディジタル
フィルタのサンプリング数（一般には自然数）であり、
ＭC ／２はフィルタ出力データ当たりのキャリア周期で
ある。図１に示した実施形態では、ＭS ＝４、ＭC ＝２
であるため、Ｉチャネル及びＱチャネル間に生じる位相
差は、Ｐdif ＝Ｔ／１６となる。この位相差Ｐdif を補
償するための、ディジタルフィルタ１０４の位相シフト
量ＰI −ＰQ は、（１）ＰI ＝Ｔ／１６及びＰQ ＝０、
（２）ＰI ＝Ｔ／３２及びＰQ ＝−Ｔ／３２、又は
（３）ＰI ＝０及びＰQ ＝−Ｔ／１６のいずれであって
もよい。
及びＱチャネル間に生じるタイミング位相差Ｐdif は、 Ｐdif ＝Ｔ／（ＭS ×２ＭC ） で示される。ここで、Ｔは信号周期、ＭS はディジタル
フィルタのサンプリング数（一般には自然数）であり、
ＭC ／２はフィルタ出力データ当たりのキャリア周期で
ある。図１に示した実施形態では、ＭS ＝４、ＭC ＝２
であるため、Ｉチャネル及びＱチャネル間に生じる位相
差は、Ｐdif ＝Ｔ／１６となる。この位相差Ｐdif を補
償するための、ディジタルフィルタ１０４の位相シフト
量ＰI −ＰQ は、（１）ＰI ＝Ｔ／１６及びＰQ ＝０、
（２）ＰI ＝Ｔ／３２及びＰQ ＝−Ｔ／３２、又は
（３）ＰI ＝０及びＰQ ＝−Ｔ／１６のいずれであって
もよい。
【００４５】即ち、各チャネルがＩ、Ｑの順序で合成さ
れるため、Ｑチャネル信号はＩチャネル信号より位相が
遅れる。そのため、インパルス応答を、 （１） Ｉチャネル： ｒ（ｋＴ／４＋Ｔ／１６＋ｔ
0 ） Ｑチャネル： ｒ（ｋＴ／４＋ｔ0 ） （ただし、ｋ＝０、１、２、…、ｔ0 はサンプリング初
期位相）のようにＩチャネル信号の単一パルス応答の位
相を遅らせるように各チャネルのタップ係数を決定して
もよい。また、位相差の補償を以下のように、両チャネ
ルに均等に配分した単一パルス応答、 （２） Ｉチャネル： ｒ（ｋＴ／４＋Ｔ／３２＋ｔ
0 ） Ｑチャネル： ｒ（ｋＴ／４−Ｔ／３２＋ｔ0 ） としてもよいし、さらにＱチャネルの位相を進ませた単
一パルス応答、 （３） Ｉチャネル： ｒ（ｋＴ／４＋ｔ0 ） Ｑチャネル： ｒ（ｋＴ／４−Ｔ／１６＋ｔ0 ） としてもよい。
れるため、Ｑチャネル信号はＩチャネル信号より位相が
遅れる。そのため、インパルス応答を、 （１） Ｉチャネル： ｒ（ｋＴ／４＋Ｔ／１６＋ｔ
0 ） Ｑチャネル： ｒ（ｋＴ／４＋ｔ0 ） （ただし、ｋ＝０、１、２、…、ｔ0 はサンプリング初
期位相）のようにＩチャネル信号の単一パルス応答の位
相を遅らせるように各チャネルのタップ係数を決定して
もよい。また、位相差の補償を以下のように、両チャネ
ルに均等に配分した単一パルス応答、 （２） Ｉチャネル： ｒ（ｋＴ／４＋Ｔ／３２＋ｔ
0 ） Ｑチャネル： ｒ（ｋＴ／４−Ｔ／３２＋ｔ0 ） としてもよいし、さらにＱチャネルの位相を進ませた単
一パルス応答、 （３） Ｉチャネル： ｒ（ｋＴ／４＋ｔ0 ） Ｑチャネル： ｒ（ｋＴ／４−Ｔ／１６＋ｔ0 ） としてもよい。
【００４６】図６に各チャネルのディジタルフィルタ部
１０４ａ及び１０４ｂの具体的な構成例を示す。
１０４ａ及び１０４ｂの具体的な構成例を示す。
【００４７】同図において、６００は信号入力端子、６
０１0 〜６０１(K-1) はこの信号入力端子６００に直列
に接続された信号周期Ｔの遅延回路をそれぞれ示してい
る。遅延回路６０１1 〜６０１(K-1) の出力端子は波形
メモリ６０２の入力端子に接続されている。
０１0 〜６０１(K-1) はこの信号入力端子６００に直列
に接続された信号周期Ｔの遅延回路をそれぞれ示してい
る。遅延回路６０１1 〜６０１(K-1) の出力端子は波形
メモリ６０２の入力端子に接続されている。
【００４８】波形メモリ６０２は、この例では４つのＲ
ＯＭ６０２0 〜６０２3 から構成されており、遅延回路
からの出力をアドレスとして各位相（Ｐｈａｓｅ−０〜
Ｐｈａｓｅ−３）についての振幅情報があらかじめ格納
されている。ここで、ＲＯＭ６０２0 〜６０２3 に記憶
されている位相情報は、Ｉチャネルにおいてはインパル
ス応答ｒ（ｔ＋ＰI ）が与えられるようにＰI だけ位相
シフトされており、Ｑチャネルにおいてはインパルス応
答ｒ（ｔ＋ＰQ ）が与えられるようにＰQ だけ位相シフ
トされている。これによって、両チャネル間にＰI −Ｐ
Q の位相差を与えることができる。
ＯＭ６０２0 〜６０２3 から構成されており、遅延回路
からの出力をアドレスとして各位相（Ｐｈａｓｅ−０〜
Ｐｈａｓｅ−３）についての振幅情報があらかじめ格納
されている。ここで、ＲＯＭ６０２0 〜６０２3 に記憶
されている位相情報は、Ｉチャネルにおいてはインパル
ス応答ｒ（ｔ＋ＰI ）が与えられるようにＰI だけ位相
シフトされており、Ｑチャネルにおいてはインパルス応
答ｒ（ｔ＋ＰQ ）が与えられるようにＰQ だけ位相シフ
トされている。これによって、両チャネル間にＰI −Ｐ
Q の位相差を与えることができる。
【００４９】ＲＯＭ６０２0 〜６０２3 の出力端子は、
直接に、１つのＴ／４遅延回路６０３1 を介して、２つ
のＴ／４遅延回路６０３2 及び６０３3 を介して、３つ
のＴ／４遅延回路６０３4 〜６０３6 を介して、それぞ
れ全加算器６０４に接続されており、全加算器６０４の
出力端子６０５は図１の直交変調演算回路１０５の一方
のチャネルの入力端子に接続されている。
直接に、１つのＴ／４遅延回路６０３1 を介して、２つ
のＴ／４遅延回路６０３2 及び６０３3 を介して、３つ
のＴ／４遅延回路６０３4 〜６０３6 を介して、それぞ
れ全加算器６０４に接続されており、全加算器６０４の
出力端子６０５は図１の直交変調演算回路１０５の一方
のチャネルの入力端子に接続されている。
【００５０】このように本実施形態では、波形メモリ６
０２に記憶されていいる位相情報をあらかじめ位相シフ
トしておくことにより、両チャネル間にＰI −ＰQ の位
相差を与えている。
０２に記憶されていいる位相情報をあらかじめ位相シフ
トしておくことにより、両チャネル間にＰI −ＰQ の位
相差を与えている。
【００５１】図７は、本発明によるディジタル処理型直
交変調器の他の実施形態の構成を概略的に示すブロック
図である。この実施形態は、図１の実施形態の入力系列
数を４とし、さらに伝送速度の可変機能及び変調方式の
可変機能を付加したものである。
交変調器の他の実施形態の構成を概略的に示すブロック
図である。この実施形態は、図１の実施形態の入力系列
数を４とし、さらに伝送速度の可変機能及び変調方式の
可変機能を付加したものである。
【００５２】同図において、７００はＩチャネルの４つ
の入力信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）の入力端子、７
０１はＱチャネルの４つの入力信号（Ｄ１、Ｄ２、Ｄ
３、Ｄ４）の入力端子、７０２は信号入力端子７００に
接続された入力信号サンプリング用のフリップフロップ
（複数）、７０３は信号入力端子７０１に接続された入
力信号サンプリング用のフリップフロップ（複数）、７
０４はディジタルフィルタをそれぞれ示している。
の入力信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）の入力端子、７
０１はＱチャネルの４つの入力信号（Ｄ１、Ｄ２、Ｄ
３、Ｄ４）の入力端子、７０２は信号入力端子７００に
接続された入力信号サンプリング用のフリップフロップ
（複数）、７０３は信号入力端子７０１に接続された入
力信号サンプリング用のフリップフロップ（複数）、７
０４はディジタルフィルタをそれぞれ示している。
【００５３】ディジタルフィルタ７０４は、本実施形態
では、Ｉチャネル用のディジタルフィルタ部７０４ａ
と、Ｑチャネル用のディジタルフィルタ部７０４ｂと、
Ｉチャネル用ディジタルフィルタ部７０４ａにＰI だけ
位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）を与え
るための回路７０４ｃと、Ｑチャネル用ディジタルフィ
ルタ部７０４ａにＰQ だけ位相シフトされたインパルス
応答ｒ（ｔ＋ＰQ ）を与えるための回路７０４ｄとから
なっている。ここで、ｒ（ｔ）はディジタルフィルタ部
の単一インパルス応答である。
では、Ｉチャネル用のディジタルフィルタ部７０４ａ
と、Ｑチャネル用のディジタルフィルタ部７０４ｂと、
Ｉチャネル用ディジタルフィルタ部７０４ａにＰI だけ
位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）を与え
るための回路７０４ｃと、Ｑチャネル用ディジタルフィ
ルタ部７０４ａにＰQ だけ位相シフトされたインパルス
応答ｒ（ｔ＋ＰQ ）を与えるための回路７０４ｄとから
なっている。ここで、ｒ（ｔ）はディジタルフィルタ部
の単一インパルス応答である。
【００５４】ディジタルフィルタ７０４のＩチャネル用
ディジタルフィルタ部７０４ａの出力端子には、直交変
調演算回路７０５内の４入力マルチプレクサ（４−１セ
レクタ）７０５ｃの第１の入力端子が直接的に接続され
ており、さらに第１の補数回路７０５ａを介してマルチ
プレクサ７０５ｃの第３の入力端子が接続されている。
ディジタルフィルタ７０４のＱチャネル用ディジタルフ
ィルタ部７０４ｂの出力端子には、マルチプレクサ７０
５ｃの第２の入力端子が直接的に接続されており、さら
に第２の補数回路７０５ｂを介してマルチプレクサ７０
５ｃの第４の入力端子が接続されている。
ディジタルフィルタ部７０４ａの出力端子には、直交変
調演算回路７０５内の４入力マルチプレクサ（４−１セ
レクタ）７０５ｃの第１の入力端子が直接的に接続され
ており、さらに第１の補数回路７０５ａを介してマルチ
プレクサ７０５ｃの第３の入力端子が接続されている。
ディジタルフィルタ７０４のＱチャネル用ディジタルフ
ィルタ部７０４ｂの出力端子には、マルチプレクサ７０
５ｃの第２の入力端子が直接的に接続されており、さら
に第２の補数回路７０５ｂを介してマルチプレクサ７０
５ｃの第４の入力端子が接続されている。
【００５５】クロック入力端子７０６は１／４分周用の
クロック分周回路７０７及びマルチプレクサ７０５ｃの
クロック入力端子に接続されている。このクロック分周
回路７０７の出力端子は、Ｉチャネル用ディジタルフィ
ルタ部７０４ａ及びＱチャネル用ディジタルフィルタ部
７０４ｂのクロック入力端子に接続されており、さらに
１／ＭS 分周用のクロック分周回路７０８を介してフリ
ップフロップ７０２及び７０３の制御端子に接続されて
いる。
クロック分周回路７０７及びマルチプレクサ７０５ｃの
クロック入力端子に接続されている。このクロック分周
回路７０７の出力端子は、Ｉチャネル用ディジタルフィ
ルタ部７０４ａ及びＱチャネル用ディジタルフィルタ部
７０４ｂのクロック入力端子に接続されており、さらに
１／ＭS 分周用のクロック分周回路７０８を介してフリ
ップフロップ７０２及び７０３の制御端子に接続されて
いる。
【００５６】マルチプレクサ７０５ｃの出力端子は、デ
ィジタル−アナログ（Ｄ／Ａ）変換器７０９、バンドパ
スフィルタ（ＢＰＦ）７１０、ミキサ７１１及びＢＰＦ
７１２を介して変調信号出力端子７１３に結合されてい
る。ミキサ７１１には、さらに、ローカル発振器７１４
の出力端子が接続されている。
ィジタル−アナログ（Ｄ／Ａ）変換器７０９、バンドパ
スフィルタ（ＢＰＦ）７１０、ミキサ７１１及びＢＰＦ
７１２を介して変調信号出力端子７１３に結合されてい
る。ミキサ７１１には、さらに、ローカル発振器７１４
の出力端子が接続されている。
【００５７】伝送速度制御信号の印加される入力端子７
１５は、１／ＭS 分周用のクロック分周回路７０８及び
ディジタルフィルタ７０４に接続されている。変調方式
制御信号の印加される入力端子７１６は、ディジタルフ
ィルタ７０４に接続されている。
１５は、１／ＭS 分周用のクロック分周回路７０８及び
ディジタルフィルタ７０４に接続されている。変調方式
制御信号の印加される入力端子７１６は、ディジタルフ
ィルタ７０４に接続されている。
【００５８】この構成においてＩチャネル及びＱチャネ
ルの入力信号は、システムクロックの１／（４ＭS ）に
分周されたクロックでサンプリングされてＩチャネル用
ディジタルフィルタ部７０４ａ及びＱチャネル用ディジ
タルフィルタ部７０４ｂに入力される。次いで各入力信
号は、各ディジタルフィルタ部において波形整形処理及
び帯域制限処理された後、各チャネル毎に出力される。
ルの入力信号は、システムクロックの１／（４ＭS ）に
分周されたクロックでサンプリングされてＩチャネル用
ディジタルフィルタ部７０４ａ及びＱチャネル用ディジ
タルフィルタ部７０４ｂに入力される。次いで各入力信
号は、各ディジタルフィルタ部において波形整形処理及
び帯域制限処理された後、各チャネル毎に出力される。
【００５９】直交変調演算回路７０５では、ディジタル
フィルタの出力信号の１タイムスロット毎に補数回路７
０５ａ及び７０５ｂ並びにマルチプレクサ７０５ｃを用
いて、以下に示す所定の順序（即ち、Ｉチャネル用ディ
ジタルフィルタ部７０４ａの出力、Ｑチャネル用ディジ
タルフィルタ７０４ｂの出力、補数回路７０５ａの出
力、補数回路７０５ｂの出力という順序）で合成するこ
とにより変調出力を得る。
フィルタの出力信号の１タイムスロット毎に補数回路７
０５ａ及び７０５ｂ並びにマルチプレクサ７０５ｃを用
いて、以下に示す所定の順序（即ち、Ｉチャネル用ディ
ジタルフィルタ部７０４ａの出力、Ｑチャネル用ディジ
タルフィルタ７０４ｂの出力、補数回路７０５ａの出
力、補数回路７０５ｂの出力という順序）で合成するこ
とにより変調出力を得る。
【数２】
【００６０】このように、直交変調演算回路７０５が、
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数（変調波の中心周波
数）を容易に高くすることができる。変調周波数を高く
すると、図３に示すように、ディジタル処理の折り返し
雑音（ＤＳＰ雑音）、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らＤＳＰ雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数（変調波の中心周波
数）を容易に高くすることができる。変調周波数を高く
すると、図３に示すように、ディジタル処理の折り返し
雑音（ＤＳＰ雑音）、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らＤＳＰ雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
【００６１】この場合、図１９の従来技術のように、同
一のタップ係数を有するディジタルフィルタでＩ及びＱ
の両チャネルの入力信号の波形整形を行うと、図４に示
すように、直交変調演算回路７０５の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
一のタップ係数を有するディジタルフィルタでＩ及びＱ
の両チャネルの入力信号の波形整形を行うと、図４に示
すように、直交変調演算回路７０５の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
【００６２】このため本発明では、図５に示すように、
Ｉチャネル及びＱチャネル間でディジタルフィルタ７０
４の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をｒ（ｔ）とすると、回路７０４ｃに
よってＩチャネル用ディジタルフィルタ部７０４ａにＰ
I だけ位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）
を与え、回路７０４ｄによってＱチャネル用ディジタル
フィルタ部７０４ｂにＰQ だけ位相シフトされたインパ
ルス応答ｒ（ｔ＋ＰQ ）を与えて両チャネル間にＰI −
ＰQ の位相差を与えるように、異なるタップ係数を有す
るディジタルフィルタ７０４を用いている。
Ｉチャネル及びＱチャネル間でディジタルフィルタ７０
４の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をｒ（ｔ）とすると、回路７０４ｃに
よってＩチャネル用ディジタルフィルタ部７０４ａにＰ
I だけ位相シフトされたインパルス応答ｒ（ｔ＋ＰI ）
を与え、回路７０４ｄによってＱチャネル用ディジタル
フィルタ部７０４ｂにＰQ だけ位相シフトされたインパ
ルス応答ｒ（ｔ＋ＰQ ）を与えて両チャネル間にＰI −
ＰQ の位相差を与えるように、異なるタップ係数を有す
るディジタルフィルタ７０４を用いている。
【００６３】片チャネルのデータ欠落によりＩチャネル
及びＱチャネル間に生じるタイミング位相差Ｐdif は、
図１の実施形態の場合と同様に、 Ｐdif ＝Ｔ／（ＭS ×２ＭC ） で示される。ここで、Ｔは信号周期、ＭS はディジタル
フィルタのサンプリング数、ＭC ／２はフィルタ出力デ
ータ当たりのキャリア周期である。図７に示した実施形
態では、ＭS は伝送速度制御のために可変、ＭC ＝２で
あるため、Ｉチャネル及びＱチャネル間に生じる位相差
は、Ｐdif ＝Ｔ／（４ＭS ）なる。この位相差Ｐdif を
補償するための、ディジタルフィルタ７０４の位相シフ
ト量ＰI −ＰQ は、（１）ＰI ＝Ｔ／（４ＭS ）及びＰ
Q ＝０、（２）ＰI ＝Ｔ／（８ＭS）及びＰQ ＝−Ｔ／
（８ＭS ）、又は（３）ＰI ＝０及びＰQ ＝−Ｔ／（４
ＭS）のいずれであってもよい。
及びＱチャネル間に生じるタイミング位相差Ｐdif は、
図１の実施形態の場合と同様に、 Ｐdif ＝Ｔ／（ＭS ×２ＭC ） で示される。ここで、Ｔは信号周期、ＭS はディジタル
フィルタのサンプリング数、ＭC ／２はフィルタ出力デ
ータ当たりのキャリア周期である。図７に示した実施形
態では、ＭS は伝送速度制御のために可変、ＭC ＝２で
あるため、Ｉチャネル及びＱチャネル間に生じる位相差
は、Ｐdif ＝Ｔ／（４ＭS ）なる。この位相差Ｐdif を
補償するための、ディジタルフィルタ７０４の位相シフ
ト量ＰI −ＰQ は、（１）ＰI ＝Ｔ／（４ＭS ）及びＰ
Q ＝０、（２）ＰI ＝Ｔ／（８ＭS）及びＰQ ＝−Ｔ／
（８ＭS ）、又は（３）ＰI ＝０及びＰQ ＝−Ｔ／（４
ＭS）のいずれであってもよい。
【００６４】本実施形態では、伝送速度制御信号に応じ
てディジタルフィルタのサンプリング数ＭS を変化さ
せ、かつディジタルフィルタ７０４内の波形メモリの選
択及び累算器出力の位相選択を行うことによって伝送速
度を、例えばフルレート（ＭS＝４の場合）、ハーフレ
ート（ＭS ＝８の場合）の２種類に切り替え可能として
いる。ただし、ディジタルフィルタ７０４及び直交変調
演算回路７０５内の動作速度は一定である（クロック周
期はＴ／４）。さらに、変調方式をＱＰＳＫ〜２５６Ｑ
ＡＭの多値変調方式に切り替え可能としている。
てディジタルフィルタのサンプリング数ＭS を変化さ
せ、かつディジタルフィルタ７０４内の波形メモリの選
択及び累算器出力の位相選択を行うことによって伝送速
度を、例えばフルレート（ＭS＝４の場合）、ハーフレ
ート（ＭS ＝８の場合）の２種類に切り替え可能として
いる。ただし、ディジタルフィルタ７０４及び直交変調
演算回路７０５内の動作速度は一定である（クロック周
期はＴ／４）。さらに、変調方式をＱＰＳＫ〜２５６Ｑ
ＡＭの多値変調方式に切り替え可能としている。
【００６５】なお、ディジタルフィルタ７０４内の伝送
速度可変制御動作及び変調方式可変制御動作、並びに本
実施形態の作用効果については、図８の実施形態におい
て詳細に説明する。
速度可変制御動作及び変調方式可変制御動作、並びに本
実施形態の作用効果については、図８の実施形態におい
て詳細に説明する。
【００６６】図８は、本発明によるディジタル処理型直
交変調器のさらに他の実施形態の構成を概略的に示すブ
ロック図である。この実施形態は、図１の実施形態の入
力系列数を４とし、さらに伝送速度の可変機能及び変調
方式の可変機能を付加したものである。
交変調器のさらに他の実施形態の構成を概略的に示すブ
ロック図である。この実施形態は、図１の実施形態の入
力系列数を４とし、さらに伝送速度の可変機能及び変調
方式の可変機能を付加したものである。
【００６７】同図において、８００はＩチャネルの４つ
系列の入力信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）の入力端子
８０１はＱチャネルの４つ系列の入力信号（Ｄ１、Ｄ
２、Ｄ３、Ｄ４）の入力端子、８０２は信号入力端子８
００に接続された入力信号サンプリング用のフリップフ
ロップ（複数）、８０４はディジタルフィルタをそれぞ
れ示している。
系列の入力信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）の入力端子
８０１はＱチャネルの４つ系列の入力信号（Ｄ１、Ｄ
２、Ｄ３、Ｄ４）の入力端子、８０２は信号入力端子８
００に接続された入力信号サンプリング用のフリップフ
ロップ（複数）、８０４はディジタルフィルタをそれぞ
れ示している。
【００６８】ディジタルフィルタ８０４は、本実施形態
では、Ｉチャネル及びＱチャネル共用のディジタルフィ
ルタ部８０４ａと、ディジタルフィルタ部８０４ａにＰ
dif／２だけ位相シフトされたインパルス応答を与える
ための回路８０４ｂとからなっている。
では、Ｉチャネル及びＱチャネル共用のディジタルフィ
ルタ部８０４ａと、ディジタルフィルタ部８０４ａにＰ
dif／２だけ位相シフトされたインパルス応答を与える
ための回路８０４ｂとからなっている。
【００６９】ディジタルフィルタ８０４のＩチャネル側
の出力端子には、直交変調演算回路８０５内の４入力信
号合成回路（４入力マルチプレクサ）８０５ｃの第１の
入力端子が直接的に接続されており、さらに第１の補数
回路８０５ａを介してマルチプレクサ８０５ｃの第３の
入力端子が接続されている。ディジタルフィルタ８０４
のＱチャネル側の出力端子には、マルチプレクサ８０５
ｃの第２の入力端子が直接的に接続されており、さらに
第２の補数回路８０５ｂを介してマルチプレクサ８０５
ｃの第４の入力端子が接続されている。
の出力端子には、直交変調演算回路８０５内の４入力信
号合成回路（４入力マルチプレクサ）８０５ｃの第１の
入力端子が直接的に接続されており、さらに第１の補数
回路８０５ａを介してマルチプレクサ８０５ｃの第３の
入力端子が接続されている。ディジタルフィルタ８０４
のＱチャネル側の出力端子には、マルチプレクサ８０５
ｃの第２の入力端子が直接的に接続されており、さらに
第２の補数回路８０５ｂを介してマルチプレクサ８０５
ｃの第４の入力端子が接続されている。
【００７０】クロック入力端子８０６は１／４分周用の
クロック分周回路８０７及びマルチプレクサ８０５ｃの
クロック入力端子に接続されている。このクロック分周
回路８０７の出力端子は、Ｉチャネル用ディジタルフィ
ルタ部８０４ａ及びＱチャネル用ディジタルフィルタ部
８０４ｂのクロック入力端子に接続されており、さらに
１／ＭS 分周用のクロック分周回路８０８を介してフリ
ップフロップ８０２及び８０３の制御端子に接続されて
いる。
クロック分周回路８０７及びマルチプレクサ８０５ｃの
クロック入力端子に接続されている。このクロック分周
回路８０７の出力端子は、Ｉチャネル用ディジタルフィ
ルタ部８０４ａ及びＱチャネル用ディジタルフィルタ部
８０４ｂのクロック入力端子に接続されており、さらに
１／ＭS 分周用のクロック分周回路８０８を介してフリ
ップフロップ８０２及び８０３の制御端子に接続されて
いる。
【００７１】マルチプレクサ８０５ｃの出力端子は、デ
ィジタル−アナログ（Ｄ／Ａ）変換器８０９、バンドパ
スフィルタ（ＢＰＦ）８１０、ミキサ８１１及びＢＰＦ
８１２を介して変調信号出力端子８１３に結合されてい
る。ミキサ８１１には、さらに、ローカル発振器８１４
の出力端子が接続されている。
ィジタル−アナログ（Ｄ／Ａ）変換器８０９、バンドパ
スフィルタ（ＢＰＦ）８１０、ミキサ８１１及びＢＰＦ
８１２を介して変調信号出力端子８１３に結合されてい
る。ミキサ８１１には、さらに、ローカル発振器８１４
の出力端子が接続されている。
【００７２】信号の印加される入力端子８１５は、１／
ＭS 分周用のクロック分周回路８０８及びディジタルフ
ィルタ８０４に接続されている。変調方式制御信号の印
加される入力端子８１６は、ディジタルフィルタ８０４
に接続されている。
ＭS 分周用のクロック分周回路８０８及びディジタルフ
ィルタ８０４に接続されている。変調方式制御信号の印
加される入力端子８１６は、ディジタルフィルタ８０４
に接続されている。
【００７３】この構成においてＩチャネル及びＱチャネ
ルの入力信号は、システムクロックの１／（４ＭS ）に
分周されたクロックでサンプリングされてディジタルフ
ィルタ部８０４ａに入力される。次いで各入力信号は、
ディジタルフィルタ部において波形整形処理及び帯域制
限処理された後、各チャネル毎に出力される。
ルの入力信号は、システムクロックの１／（４ＭS ）に
分周されたクロックでサンプリングされてディジタルフ
ィルタ部８０４ａに入力される。次いで各入力信号は、
ディジタルフィルタ部において波形整形処理及び帯域制
限処理された後、各チャネル毎に出力される。
【００７４】直交変調演算回路８０５では、ディジタル
フィルタの出力信号の１タイムスロット毎に補数回路８
０５ａ及び８０５ｂ並びにマルチプレクサ８０５ｃを用
いて、以下に示す所定の順序（即ち、Ｉチャネル側の出
力、Ｑチャネル側の出力、補数回路８０５ａの出力、補
数回路８０５ｂの出力という順序）で合成することによ
り変調出力を得る。
フィルタの出力信号の１タイムスロット毎に補数回路８
０５ａ及び８０５ｂ並びにマルチプレクサ８０５ｃを用
いて、以下に示す所定の順序（即ち、Ｉチャネル側の出
力、Ｑチャネル側の出力、補数回路８０５ａの出力、補
数回路８０５ｂの出力という順序）で合成することによ
り変調出力を得る。
【数３】
【００７５】このように、直交変調演算回路８０５が、
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数（変調波の中心周波
数）を容易に高くすることができる。変調周波数を高く
すると、図３に示すように、ディジタル処理の折り返し
雑音（ＤＳＰ雑音）、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らＤＳＰ雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
補数回路とセレクタという高速動作が可能な回路で構成
されているため、キャリア周波数（変調波の中心周波
数）を容易に高くすることができる。変調周波数を高く
すると、図３に示すように、ディジタル処理の折り返し
雑音（ＤＳＰ雑音）、及びキャリアリークやイメージ等
の周波数変換によるスプリアス成分が変調波とは周波数
上で離れた位置で発生することとなる。その結果、これ
らＤＳＰ雑音及びスプリアス成分は、変調波に影響を与
えない比較的広い帯域特性のバンドパスフィルタで充分
にを除去することができ、従って、アナログ信号処理回
路部分の設計が非常に容易となる。
【００７６】この場合、図１９の従来技術のように、同
一のタップ係数を有するディジタルフィルタでＩ及びＱ
の両チャネルの入力信号の波形整形を行うと、図４に示
すように、直交変調演算回路８０５の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
一のタップ係数を有するディジタルフィルタでＩ及びＱ
の両チャネルの入力信号の波形整形を行うと、図４に示
すように、直交変調演算回路８０５の演算過程で片方の
チャネルのデータが欠落し、チャネル間にタイミング位
相差が発生して伝送特性が劣化する。
【００７７】このため本発明では、図５に示すように、
Ｉチャネル及びＱチャネル間でディジタルフィルタ８０
４の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をｒ（ｔ）とすると、回路８０４ｂに
よってＩチャネル側にＰI だけ位相シフトされたインパ
ルス応答ｒ（ｔ＋ＰI ）を与え、Ｑチャネル用側にＰQ
＝−ＰI だけ位相シフトされたインパルス応答ｒ（ｔ＋
ＰQ ）を与えて両チャネル間にＰI −ＰQ ＝２ＰI （又
は２ＰQ ）の位相差を与えるように、異なるタップ係数
を有するディジタルフィルタ８０４を用いている。
Ｉチャネル及びＱチャネル間でディジタルフィルタ８０
４の位相特性をあらかじめずらしておき、信号合成によ
る位相差を補償している。即ち、ディジタルフィルタ部
の単一パルス応答をｒ（ｔ）とすると、回路８０４ｂに
よってＩチャネル側にＰI だけ位相シフトされたインパ
ルス応答ｒ（ｔ＋ＰI ）を与え、Ｑチャネル用側にＰQ
＝−ＰI だけ位相シフトされたインパルス応答ｒ（ｔ＋
ＰQ ）を与えて両チャネル間にＰI −ＰQ ＝２ＰI （又
は２ＰQ ）の位相差を与えるように、異なるタップ係数
を有するディジタルフィルタ８０４を用いている。
【００７８】片チャネルのデータ欠落によりＩチャネル
及びＱチャネル間に生じるタイミング位相差Ｐdif は、
図１の実施形態の場合と同様に、Ｐdif ＝Ｔ／（ＭS ×
２ＭC ）で示される。ここで、Ｔは信号周期、ＭS はデ
ィジタルフィルタのサンプリング数、ＭC ／２はフィル
タ出力データ当たりのキャリア周期である。
及びＱチャネル間に生じるタイミング位相差Ｐdif は、
図１の実施形態の場合と同様に、Ｐdif ＝Ｔ／（ＭS ×
２ＭC ）で示される。ここで、Ｔは信号周期、ＭS はデ
ィジタルフィルタのサンプリング数、ＭC ／２はフィル
タ出力データ当たりのキャリア周期である。
【００７９】図８に示した実施形態では、ＭS は伝送速
度制御のために可変、ＭC ＝２であるため、Ｉチャネル
及びＱチャネル間に生じる位相差は、Ｐdif ＝Ｔ／（４
ＭS）なる。この位相差Ｐdif を補償するための、ディ
ジタルフィルタ８０４の位相シフト量ＰI −ＰQ を、本
実施形態では、ＰI ＝Ｔ／（８ＭS ）及びＰQ ＝−Ｔ／
（８ＭS ）としている。
度制御のために可変、ＭC ＝２であるため、Ｉチャネル
及びＱチャネル間に生じる位相差は、Ｐdif ＝Ｔ／（４
ＭS）なる。この位相差Ｐdif を補償するための、ディ
ジタルフィルタ８０４の位相シフト量ＰI −ＰQ を、本
実施形態では、ＰI ＝Ｔ／（８ＭS ）及びＰQ ＝−Ｔ／
（８ＭS ）としている。
【００８０】本実施形態では、伝送速度制御信号に応じ
てディジタルフィルタのサンプリング数ＭS を変化さ
せ、かつディジタルフィルタ８０４内の波形メモリの選
択及び累算器出力の位相選択を行うことによって伝送速
度を、例えばフルレート（ＭS＝４の場合）、ハーフレ
ート（ＭS ＝８の場合）の２種類に切り替え可能として
いる。ただし、ディジタルフィルタ８０４及び直交変調
演算回路８０５内の動作速度は一定である（クロック周
期はＴ／４）。さらに変調方式をＱＰＳＫ〜２５６ＱＡ
Ｍの多値変調方式に切り替え可能としている。
てディジタルフィルタのサンプリング数ＭS を変化さ
せ、かつディジタルフィルタ８０４内の波形メモリの選
択及び累算器出力の位相選択を行うことによって伝送速
度を、例えばフルレート（ＭS＝４の場合）、ハーフレ
ート（ＭS ＝８の場合）の２種類に切り替え可能として
いる。ただし、ディジタルフィルタ８０４及び直交変調
演算回路８０５内の動作速度は一定である（クロック周
期はＴ／４）。さらに変調方式をＱＰＳＫ〜２５６ＱＡ
Ｍの多値変調方式に切り替え可能としている。
【００８１】図９は図８の実施形態におけるディジタル
フィルタ８０４の一方のチャネル部分又は図７の実施形
態におけるＩチャネル用のディジタルフィルタ部７０４
ａ又はＱチャネル用のディジタルフィルタ部７０４ｂの
具体的な構成例を示す。
フィルタ８０４の一方のチャネル部分又は図７の実施形
態におけるＩチャネル用のディジタルフィルタ部７０４
ａ又はＱチャネル用のディジタルフィルタ部７０４ｂの
具体的な構成例を示す。
【００８２】同図において、９０１は４つの入力端子９
００からの入力信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）を合成
するアドレス生成回路であり、このアドレス生成回路９
０１は、各入力信号を遅延するための４つのシフトレジ
スタ９０１ａ1 〜９０１ａ4とこれらシフトレジスタの
出力を合成する４入力マルチプレクサ９０１ｂとから構
成されている。
００からの入力信号（Ｄ１、Ｄ２、Ｄ３、Ｄ４）を合成
するアドレス生成回路であり、このアドレス生成回路９
０１は、各入力信号を遅延するための４つのシフトレジ
スタ９０１ａ1 〜９０１ａ4とこれらシフトレジスタの
出力を合成する４入力マルチプレクサ９０１ｂとから構
成されている。
【００８３】アドレス生成回路９０１の出力端子は、波
形メモリ９０２のアドレス入力端子に接続されている。
波形メモリ９０２には、入力端子８１５（図８）を介し
て伝送速度制御信号が印加される。この波形メモリ９０
２の出力端子は、レジスタ及びタイミング制御回路９０
３の入力端子に接続されている。レジスタ及びタイミン
グ制御回路９０３には、入力端子８１６（図８）を介し
て変調方式制御信号が印加される。
形メモリ９０２のアドレス入力端子に接続されている。
波形メモリ９０２には、入力端子８１５（図８）を介し
て伝送速度制御信号が印加される。この波形メモリ９０
２の出力端子は、レジスタ及びタイミング制御回路９０
３の入力端子に接続されている。レジスタ及びタイミン
グ制御回路９０３には、入力端子８１６（図８）を介し
て変調方式制御信号が印加される。
【００８４】レジスタ及びタイミング制御回路９０３の
出力端子は、各位相（Ｐｈａｓｅ−０〜Ｐｈａｓｅ−
７）の重み付け累算器９０４0 〜９０４7 の入力端子に
接続されており、これら重み付け累算器９０４0 〜９０
４7 の出力端子は、シフト加算器９０５の入力端子に接
続されている。シフト加算器９０５の出力端子９０６
は、図７又は図８の直交変調演算回路７０５又は８０５
に接続されている。
出力端子は、各位相（Ｐｈａｓｅ−０〜Ｐｈａｓｅ−
７）の重み付け累算器９０４0 〜９０４7 の入力端子に
接続されており、これら重み付け累算器９０４0 〜９０
４7 の出力端子は、シフト加算器９０５の入力端子に接
続されている。シフト加算器９０５の出力端子９０６
は、図７又は図８の直交変調演算回路７０５又は８０５
に接続されている。
【００８５】図１０は図９に示した波形メモリ１００２
の構成例を示している。同図に示すように、波形メモリ
１００２は、タップ数の最大値に等しい数の、この例で
は８つのＲＯＭ１００１0 〜１００１7 から構成されて
いる。これらＲＯＭ１００１0 〜１００１7 には、各位
相（Ｐｈａｓｅ−０〜Ｐｈａｓｅ−７）についての振幅
情報があらかじめ格納されており、アドレス生成回路９
０１（図９）から入力端子１０００を介して印加される
信号をアドレスとしてその振幅情報が読出され、出力端
子１００２0 〜１００２7 を介してそれぞれ出力され
る。
の構成例を示している。同図に示すように、波形メモリ
１００２は、タップ数の最大値に等しい数の、この例で
は８つのＲＯＭ１００１0 〜１００１7 から構成されて
いる。これらＲＯＭ１００１0 〜１００１7 には、各位
相（Ｐｈａｓｅ−０〜Ｐｈａｓｅ−７）についての振幅
情報があらかじめ格納されており、アドレス生成回路９
０１（図９）から入力端子１０００を介して印加される
信号をアドレスとしてその振幅情報が読出され、出力端
子１００２0 〜１００２7 を介してそれぞれ出力され
る。
【００８６】ここで、ＲＯＭ１００１0 〜１００１7 に
は異なるタップ係数が設定されている。即ち、ＲＯＭ１
００１0 〜１００１7 に記憶されている位相情報は、Ｉ
チャネルにおいてはインパルス応答ｒ（ｔ＋ＰI ）が与
えられるようにＰI だけ位相シフトされており、Ｑチャ
ネルにおいてはインパルス応答ｒ（ｔ＋ＰQ ）が与えら
れるようにＰQ だけ位相シフトされている。これによっ
て、両チャネル間にＰI −ＰQ の位相差を与えることが
できる。
は異なるタップ係数が設定されている。即ち、ＲＯＭ１
００１0 〜１００１7 に記憶されている位相情報は、Ｉ
チャネルにおいてはインパルス応答ｒ（ｔ＋ＰI ）が与
えられるようにＰI だけ位相シフトされており、Ｑチャ
ネルにおいてはインパルス応答ｒ（ｔ＋ＰQ ）が与えら
れるようにＰQ だけ位相シフトされている。これによっ
て、両チャネル間にＰI −ＰQ の位相差を与えることが
できる。
【００８７】伝送速度制御信号は、ＲＯＭ１００１0 〜
１００１7 のイネーブル端子に入力されるように構成さ
れており、この伝送速度制御信号によって指定されるサ
ンプリング数に応じたＲＯＭが動作するように構成され
ている。即ち、サンプリング数ＭS がＭS ＝４の場合に
はＲＯＭ１００１0 〜１００１3 のみが動作するように
構成されており、ＭS ＝８の場合にはＲＯＭ１００１0
〜１００１7 が全て動作するように構成されている。
１００１7 のイネーブル端子に入力されるように構成さ
れており、この伝送速度制御信号によって指定されるサ
ンプリング数に応じたＲＯＭが動作するように構成され
ている。即ち、サンプリング数ＭS がＭS ＝４の場合に
はＲＯＭ１００１0 〜１００１3 のみが動作するように
構成されており、ＭS ＝８の場合にはＲＯＭ１００１0
〜１００１7 が全て動作するように構成されている。
【００８８】図１１は図９に示したレジスタ及びタイミ
ング制御回路９０３の構成例を示している。同図に示す
ように、この回路は、レジスタ部１１００とタイミング
制御回路１１０１とから構成されている。レジスタ部１
１００は各位相のフリップフロップ１１００0 〜１１０
０7 から構成されており、これらフリップフロップ１１
００0 〜１１００7 のＤ入力には図１０のＲＯＭ１００
１0 〜１００１7 の出力がそれぞれ印加されるように構
成されている。フリップフロップ１１００0 〜１１００
7 のＱ出力は図９に示した重み付け累算器９０４0 〜９
０４7 にそれぞれ送られるように構成されている。
ング制御回路９０３の構成例を示している。同図に示す
ように、この回路は、レジスタ部１１００とタイミング
制御回路１１０１とから構成されている。レジスタ部１
１００は各位相のフリップフロップ１１００0 〜１１０
０7 から構成されており、これらフリップフロップ１１
００0 〜１１００7 のＤ入力には図１０のＲＯＭ１００
１0 〜１００１7 の出力がそれぞれ印加されるように構
成されている。フリップフロップ１１００0 〜１１００
7 のＱ出力は図９に示した重み付け累算器９０４0 〜９
０４7 にそれぞれ送られるように構成されている。
【００８９】タイミング制御回路１１０１は波形ＲＯＭ
の動作周波数ｆROMCK と同じ周波数を有するクロックを
１／８分周する分周器１１０１ａと、分周されたクロッ
クをτ＝１／ｆROMCK ずつ遅延する遅延回路１１０１ｂ
1 〜１１０１ｂ4 と、遅延回路１１０１ｂ1 〜１１０１
ｂ4 の出力が印加される４−１セレクタ１１０１ｃと、
４−１セレクタ１１０１ｃの出力及び分周器１１０１ａ
の出力のエクスクルーシブオア演算を行うエクスクルー
シブオアゲート１１０１ｄとを備えている。４−１セレ
クタ１１０１ｃには変調方式制御信号が印加される。
の動作周波数ｆROMCK と同じ周波数を有するクロックを
１／８分周する分周器１１０１ａと、分周されたクロッ
クをτ＝１／ｆROMCK ずつ遅延する遅延回路１１０１ｂ
1 〜１１０１ｂ4 と、遅延回路１１０１ｂ1 〜１１０１
ｂ4 の出力が印加される４−１セレクタ１１０１ｃと、
４−１セレクタ１１０１ｃの出力及び分周器１１０１ａ
の出力のエクスクルーシブオア演算を行うエクスクルー
シブオアゲート１１０１ｄとを備えている。４−１セレ
クタ１１０１ｃには変調方式制御信号が印加される。
【００９０】このタイミング制御回路１１０１のタイミ
ングチャートが図１２に示されている。同図から明らか
のように、波形ＲＯＭの動作周波数ｆROMCK のクロック
は分周器１１０１ａによって１／８に分周された後、元
のクロック周期ずつ遅延されて４−１セレクタ１１０１
ｃに入力される。４−１セレクタ１１０１ｃが４入力の
うちどれを選択するかという動作は、変調方式制御信号
によって制御されており、例えば１入力が選択された場
合には、これと分周器１１０１ａの出力とのエクスクル
ーシブオアによって、タイミング制御回路出力が図示の
１入力となる。このタイミング制御回路出力がＬレベル
のときに、レジスタ部１１００のフリップフロップ１１
００0 〜１１００7 の内容がクリアされる。
ングチャートが図１２に示されている。同図から明らか
のように、波形ＲＯＭの動作周波数ｆROMCK のクロック
は分周器１１０１ａによって１／８に分周された後、元
のクロック周期ずつ遅延されて４−１セレクタ１１０１
ｃに入力される。４−１セレクタ１１０１ｃが４入力の
うちどれを選択するかという動作は、変調方式制御信号
によって制御されており、例えば１入力が選択された場
合には、これと分周器１１０１ａの出力とのエクスクル
ーシブオアによって、タイミング制御回路出力が図示の
１入力となる。このタイミング制御回路出力がＬレベル
のときに、レジスタ部１１００のフリップフロップ１１
００0 〜１１００7 の内容がクリアされる。
【００９１】図１３は図９に示した各位相（Ｐｈａｓｅ
−０〜Ｐｈａｓｅ−７）の重み付け累算器９０４0 〜９
０４7 各々の構成例を示している。同図に示すように、
各重み付け累算器は、加算器１３００と、入力を２倍し
てこの加算器１３００に出力する乗算器１３０１と、加
算器１３００の出力を乗算器１３０１に出力するフィー
ドバック用レジスタ１３０２と、加算器１３００の出力
を受け取る出力用レジスタ１３０３とから構成されてい
る。フィードバック用レジスタ１３０２は、入力信号系
列数ｎに等しい回数の累算演算でその内容がクリアされ
るように設定されている。従って、各位相の重み付け累
算器からは、Ｄ１＋Ｄ２／２＋Ｄ３／４＋…＋Ｄｎ／２
n の出力が得られることとなる。本実施形態ではｎ＝４
であるため、Ｄ１＋Ｄ２／２＋Ｄ３／４＋Ｄ４／８が出
力される。
−０〜Ｐｈａｓｅ−７）の重み付け累算器９０４0 〜９
０４7 各々の構成例を示している。同図に示すように、
各重み付け累算器は、加算器１３００と、入力を２倍し
てこの加算器１３００に出力する乗算器１３０１と、加
算器１３００の出力を乗算器１３０１に出力するフィー
ドバック用レジスタ１３０２と、加算器１３００の出力
を受け取る出力用レジスタ１３０３とから構成されてい
る。フィードバック用レジスタ１３０２は、入力信号系
列数ｎに等しい回数の累算演算でその内容がクリアされ
るように設定されている。従って、各位相の重み付け累
算器からは、Ｄ１＋Ｄ２／２＋Ｄ３／４＋…＋Ｄｎ／２
n の出力が得られることとなる。本実施形態ではｎ＝４
であるため、Ｄ１＋Ｄ２／２＋Ｄ３／４＋Ｄ４／８が出
力される。
【００９２】図１４は図９に示したシフト加算器９０５
の構成例を示している。同図に示すように、このシフト
加算器は、重み付け累算器９０４0 〜９０４7 の出力を
受け取り順次選択して出力する８−１セレクタ１４００
と、この８−１セレクタ１４００の直列出力を受け取り
サンプリング時間ずつ遅延させる４段のシフトレジスタ
１４０１及び１４０２と、これらシフトレジスタ１４０
１及び１４０２の並列出力を受け取る８入力加算器１４
０３と、８−１セレクタ１４００のリセット値を可変と
するカウンタ１４０４とから構成されている。
の構成例を示している。同図に示すように、このシフト
加算器は、重み付け累算器９０４0 〜９０４7 の出力を
受け取り順次選択して出力する８−１セレクタ１４００
と、この８−１セレクタ１４００の直列出力を受け取り
サンプリング時間ずつ遅延させる４段のシフトレジスタ
１４０１及び１４０２と、これらシフトレジスタ１４０
１及び１４０２の並列出力を受け取る８入力加算器１４
０３と、８−１セレクタ１４００のリセット値を可変と
するカウンタ１４０４とから構成されている。
【００９３】伝送速度制御信号は、このカウンタ１４０
４に入力されて、このカウンタの最大カウント数（リセ
ット値）を切り替えるように構成されている。例えば、
サンプリング数ＭS がＭS ＝４の場合は８−１セレクタ
１４００がＰｈａｓｅ−０〜Ｐｈａｓｅ−３の累算器出
力を順次選択し、ＭS ＝８の場合は８−１セレクタ１４
００がＰｈａｓｅ−０〜Ｐｈａｓｅ−７の累算器出力を
順次選択するようにカウンタ１４０４の切り替えが行わ
れる。伝送速度制御信号は、さらに、シフトレジスタ１
４０２にも印加され、ＭS ＝４の場合にこのシフトレジ
スタ１４０２をクリアする。これによって、加算器１４
０３の入力数をサンプリング数に応じた値に制御するこ
とができる。
４に入力されて、このカウンタの最大カウント数（リセ
ット値）を切り替えるように構成されている。例えば、
サンプリング数ＭS がＭS ＝４の場合は８−１セレクタ
１４００がＰｈａｓｅ−０〜Ｐｈａｓｅ−３の累算器出
力を順次選択し、ＭS ＝８の場合は８−１セレクタ１４
００がＰｈａｓｅ−０〜Ｐｈａｓｅ−７の累算器出力を
順次選択するようにカウンタ１４０４の切り替えが行わ
れる。伝送速度制御信号は、さらに、シフトレジスタ１
４０２にも印加され、ＭS ＝４の場合にこのシフトレジ
スタ１４０２をクリアする。これによって、加算器１４
０３の入力数をサンプリング数に応じた値に制御するこ
とができる。
【００９４】次に、図１５に示すタイミングチャートを
用いて本実施形態の動作を説明する。ディジタルフィル
タの動作クロックのＭS 倍の周期でサンプリングされた
入力信号Ｄ１、Ｄ２、Ｄ３、Ｄ４は、シフトレジスタ９
０１ａ1 〜９０１ａ4 によってそれぞれ遅延された後、
４入力マルチプレクサ９０１ｂによって合成されて図１
５に示すＲＯＭアドレスとなる。
用いて本実施形態の動作を説明する。ディジタルフィル
タの動作クロックのＭS 倍の周期でサンプリングされた
入力信号Ｄ１、Ｄ２、Ｄ３、Ｄ４は、シフトレジスタ９
０１ａ1 〜９０１ａ4 によってそれぞれ遅延された後、
４入力マルチプレクサ９０１ｂによって合成されて図１
５に示すＲＯＭアドレスとなる。
【００９５】このＲＯＭアドレスに応じて波形メモリ９
０２内の８つのＲＯＭ１００１0 〜１００１7 に記憶さ
れている波形応答が読出される。前述しように、ＲＯＭ
１００１0 〜１００１7 に記憶されている位相情報は、
ＩチャネルにおいてはＰI だけ位相シフトされており、
ＱチャネルにおいてはＰQ だけ位相シフトされている。
従って、両チャネル間にＰI −ＰQ の位相差が与えられ
る。また、前述したように、伝送速度制御信号によって
指定されるサンプリング数に応じた数のＲＯＭが動作す
る。即ち、サンプリング数ＭS がＭS ＝４の場合にはＲ
ＯＭ１００１0〜１００１3 のみが動作し、ＭS ＝８の
場合にはＲＯＭ１００１0 〜１００１7が全て動作す
る。
０２内の８つのＲＯＭ１００１0 〜１００１7 に記憶さ
れている波形応答が読出される。前述しように、ＲＯＭ
１００１0 〜１００１7 に記憶されている位相情報は、
ＩチャネルにおいてはＰI だけ位相シフトされており、
ＱチャネルにおいてはＰQ だけ位相シフトされている。
従って、両チャネル間にＰI −ＰQ の位相差が与えられ
る。また、前述したように、伝送速度制御信号によって
指定されるサンプリング数に応じた数のＲＯＭが動作す
る。即ち、サンプリング数ＭS がＭS ＝４の場合にはＲ
ＯＭ１００１0〜１００１3 のみが動作し、ＭS ＝８の
場合にはＲＯＭ１００１0 〜１００１7が全て動作す
る。
【００９６】波形メモリ９０２の各位相の出力は、レジ
スタ及びタイミング制御回路９０３に印加され、前述し
たように、変調方式制御信号に応じてその出力が０に固
定される。例えば変調方式制御信号によって、１入力が
選択された場合にはＤ２、Ｄ３及びＤ４のデータが０に
クリアされ、２入力が選択された場合にはＤ３及びＤ４
のデータが０にクリアされ、３入力が選択された場合に
はＤ４のデータのみが０にクリアされ、４入力が選択さ
れた場合にはいずれのデータもクリアされない。
スタ及びタイミング制御回路９０３に印加され、前述し
たように、変調方式制御信号に応じてその出力が０に固
定される。例えば変調方式制御信号によって、１入力が
選択された場合にはＤ２、Ｄ３及びＤ４のデータが０に
クリアされ、２入力が選択された場合にはＤ３及びＤ４
のデータが０にクリアされ、３入力が選択された場合に
はＤ４のデータのみが０にクリアされ、４入力が選択さ
れた場合にはいずれのデータもクリアされない。
【００９７】レジスタ及びタイミング制御回路９０３の
各位相の出力が、重み付け累算器９０４0 〜９０４7 に
入力され、Ｄ１＋Ｄ２／２＋Ｄ３／４＋Ｄ４／８の重み
付け演算がなされることによって、ＱＰＳＫ〜２５６Ｑ
ＡＭの変調方式に応じた振幅情報を得ることができる。
各位相の出力が、重み付け累算器９０４0 〜９０４7 に
入力され、Ｄ１＋Ｄ２／２＋Ｄ３／４＋Ｄ４／８の重み
付け演算がなされることによって、ＱＰＳＫ〜２５６Ｑ
ＡＭの変調方式に応じた振幅情報を得ることができる。
【００９８】シフト加算器９０５は、伝送速度制御信号
によって指定されるサンプリング数に応じた数に従って
カウンタ１４０４（図１４）のリセット値を切り替え、
重み付け累算器９０４0 〜９０４7 の位相選択を行って
いる。
によって指定されるサンプリング数に応じた数に従って
カウンタ１４０４（図１４）のリセット値を切り替え、
重み付け累算器９０４0 〜９０４7 の位相選択を行って
いる。
【００９９】以上述べた実施形態は全て本発明を例示的
に示すものであって限定的に示すものではなく、本発明
は他の種々の変形態様及び変更態様で実施することがで
きる。従って本発明の範囲は特許請求の範囲及びその均
等範囲によってのみ規定されるものである。
に示すものであって限定的に示すものではなく、本発明
は他の種々の変形態様及び変更態様で実施することがで
きる。従って本発明の範囲は特許請求の範囲及びその均
等範囲によってのみ規定されるものである。
【０１００】
【発明の効果】以上詳細に説明したように本発明によれ
ば、ディジタルフィルタのチャネル間の位相差をＰdif
に相当する量だけずらして設計しているため、チャネル
間のタイミング差による劣化を招くことなく、ディジタ
ルフィルタの出力当り数波長のキャリア信号を重畳でき
る。このため、ディジタルフィルタの動作条件に従うこ
となく、任意のキャリア周波数（変調波の中心周波数）
を選択できる。また、直交変調演算回路が、補数回路と
セレクタという高速動作が可能な回路で構成されている
ため、キャリア周波数を容易に高くすることができる。
変調周波数をこのように高くすると、ディジタル処理の
折り返し雑音（ＤＳＰ雑音）、及びキャリアリークやイ
メージ等の周波数変換によるスプリアス成分が変調波と
は周波数上で離れた位置で発生することとなり、その結
果、これらＤＳＰ雑音及びスプリアス成分は、変調波に
影響を与えない比較的広い帯域特性のバンドパスフィル
タで充分にを除去することができ、従って、アナログ信
号処理回路部分の設計が非常に容易となる。
ば、ディジタルフィルタのチャネル間の位相差をＰdif
に相当する量だけずらして設計しているため、チャネル
間のタイミング差による劣化を招くことなく、ディジタ
ルフィルタの出力当り数波長のキャリア信号を重畳でき
る。このため、ディジタルフィルタの動作条件に従うこ
となく、任意のキャリア周波数（変調波の中心周波数）
を選択できる。また、直交変調演算回路が、補数回路と
セレクタという高速動作が可能な回路で構成されている
ため、キャリア周波数を容易に高くすることができる。
変調周波数をこのように高くすると、ディジタル処理の
折り返し雑音（ＤＳＰ雑音）、及びキャリアリークやイ
メージ等の周波数変換によるスプリアス成分が変調波と
は周波数上で離れた位置で発生することとなり、その結
果、これらＤＳＰ雑音及びスプリアス成分は、変調波に
影響を与えない比較的広い帯域特性のバンドパスフィル
タで充分にを除去することができ、従って、アナログ信
号処理回路部分の設計が非常に容易となる。
【０１０１】また、伝送速度、従って伝送帯域幅の可変
制御についても、ディジタルフィルタの動作条件を変化
させることなく選択機能のみで実現している。その結
果、最も速い伝送速度モードに対してアナログバンドパ
スフィルタを設計しておけば、後は無調整で全ての伝送
速度モードをカバーすることができる。即ち、従来技術
においては、伝送速度を可変制御するためにサンプリン
グ数を変えることは全く考慮されておらず、モードを切
り替える場合には、その切り替え信号と同時に新しいモ
ードで信号処理が開始される。このため、図１６に示す
ように、モード切り替え時点で位相の不連続が生じ、こ
れに起因して不要な雑音が出力されるので、フィルタを
一度リセットする必要がある。これに対して、本実施形
態では、ＲＯＭのイネーブルの制御やカウンタのリセッ
ト値の制御のみで切り替えを行っているため、位相の連
続性が保たれる。従って、モード切り替え時点で不要な
雑音が出力されず、フィルタのリセットも不要となる。
しかも、モード切り替えを瞬時に行うことができる。な
お、図１６において、数値０、１、２、３、４、５は出
力される位相の番号を示す。
制御についても、ディジタルフィルタの動作条件を変化
させることなく選択機能のみで実現している。その結
果、最も速い伝送速度モードに対してアナログバンドパ
スフィルタを設計しておけば、後は無調整で全ての伝送
速度モードをカバーすることができる。即ち、従来技術
においては、伝送速度を可変制御するためにサンプリン
グ数を変えることは全く考慮されておらず、モードを切
り替える場合には、その切り替え信号と同時に新しいモ
ードで信号処理が開始される。このため、図１６に示す
ように、モード切り替え時点で位相の不連続が生じ、こ
れに起因して不要な雑音が出力されるので、フィルタを
一度リセットする必要がある。これに対して、本実施形
態では、ＲＯＭのイネーブルの制御やカウンタのリセッ
ト値の制御のみで切り替えを行っているため、位相の連
続性が保たれる。従って、モード切り替え時点で不要な
雑音が出力されず、フィルタのリセットも不要となる。
しかも、モード切り替えを瞬時に行うことができる。な
お、図１６において、数値０、１、２、３、４、５は出
力される位相の番号を示す。
【０１０２】さらに変調方式の可変制御についても、波
形メモリ出力のクリア制御のみで実現できるので、ディ
ジタルフィルタの動作条件を変化させることがない。従
って、モードの切り替えを高速で行うことができかつア
ナログ処理部の構成を変更することなく高機能化を極め
て容易に行うことができる。
形メモリ出力のクリア制御のみで実現できるので、ディ
ジタルフィルタの動作条件を変化させることがない。従
って、モードの切り替えを高速で行うことができかつア
ナログ処理部の構成を変更することなく高機能化を極め
て容易に行うことができる。
【図１】本発明によるディジタル処理直交変調器の一実
施形態の全体の構成を概略的に示すブロック図である。
施形態の全体の構成を概略的に示すブロック図である。
【図２】図１の実施形態における信号処理のタイミング
チャートである。
チャートである。
【図３】図１の実施形態におけるＡ／Ｄ変換器出力の周
波数配置を示す図である。
波数配置を示す図である。
【図４】同一のタップ係数を有するディジタルフィルタ
で波形成形した場合のタイミングチャートである。
で波形成形した場合のタイミングチャートである。
【図５】図１の実施形態における各チャネルのディジタ
ルフィルタに与える単一パルス応答を示す図である。
ルフィルタに与える単一パルス応答を示す図である。
【図６】図１の実施形態におけるディジタルフィルタの
一構成例を示すブロック図である。
一構成例を示すブロック図である。
【図７】本発明によるディジタル処理直交変調器の他の
実施形態の全体の構成を概略的に示すブロック図であ
る。
実施形態の全体の構成を概略的に示すブロック図であ
る。
【図８】本発明によるディジタル処理直交変調器のさら
に他の実施形態の全体の構成を概略的に示すブロック図
である。
に他の実施形態の全体の構成を概略的に示すブロック図
である。
【図９】図７又は図８の実施形態におけるディジタルフ
ィルタの一構成例を示すブロック図である。
ィルタの一構成例を示すブロック図である。
【図１０】図９のディジタルフィルタにおける波形メモ
リの構成例を示すブロック図である。
リの構成例を示すブロック図である。
【図１１】図９のディジタルフィルタにおけるレジスタ
及びタイミング制御回路の構成例を示すブロック図であ
る。
及びタイミング制御回路の構成例を示すブロック図であ
る。
【図１２】図１１のレジスタ及びタイミング制御回路に
おける信号処理のタイミングチャートである。
おける信号処理のタイミングチャートである。
【図１３】図９のディジタルフィルタにおける重み付け
累算器の構成例を示すブロック図である。
累算器の構成例を示すブロック図である。
【図１４】図９のディジタルフィルタにおけるシフト加
算器の構成例を示すブロック図である。
算器の構成例を示すブロック図である。
【図１５】図９のディジタルフィルタにおける信号処理
のタイミングチャートである。
のタイミングチャートである。
【図１６】従来技術及び本発明における伝送速度切り替
え時の位相の不連続及び連続を示す図である。
え時の位相の不連続及び連続を示す図である。
【図１７】従来のディジタル処理直交変調器の一構成例
を示すブロック図である。
を示すブロック図である。
【図１８】他の従来のディジタル処理直交変調器の一構
成例を示すブロック図である。
成例を示すブロック図である。
【図１９】さらに他の従来のディジタル処理直交変調器
の一構成例を示すブロック図である。
の一構成例を示すブロック図である。
【図２０】従来構成のディジタル処理直交変調器におけ
る信号処理のタイミングチャートである。
る信号処理のタイミングチャートである。
【図２１】従来構成のディジタル処理直交変調器におけ
るＡ／Ｄ変換器出力の周波数配置を示す図である。
るＡ／Ｄ変換器出力の周波数配置を示す図である。
１００ Ｉチャネルの信号入力端子 １０１ Ｑチャネルの信号入力端子 １０２、１０３ 入力信号サンプリング用のフリップフ
ロップ １０４ ディジタルフィルタ １０４ａ Ｉチャネル用ディジタルフィルタ部 １０４ｂ Ｑチャネル用ディジタルフィルタ部 １０４ｃ、１０４ｄ インパルス応答を与えるための回
路 １０５ 直交変調演算回路 １０５ａ、１０５ｂ 補数回路 １０５ｃ ４入力マルチプレクサ（４−１セレクタ） １０６ クロック入力端子 １０７、１０８ クロック分周回路 １０９ ディジタル−アナログ（Ｄ／Ａ）変換器 １１０、１１２ バンドパスフィルタ（ＢＰＦ） １１１ ミキサ １１３ 変調信号出力端子 １１４ ローカル発振器
ロップ １０４ ディジタルフィルタ １０４ａ Ｉチャネル用ディジタルフィルタ部 １０４ｂ Ｑチャネル用ディジタルフィルタ部 １０４ｃ、１０４ｄ インパルス応答を与えるための回
路 １０５ 直交変調演算回路 １０５ａ、１０５ｂ 補数回路 １０５ｃ ４入力マルチプレクサ（４−１セレクタ） １０６ クロック入力端子 １０７、１０８ クロック分周回路 １０９ ディジタル−アナログ（Ｄ／Ａ）変換器 １１０、１１２ バンドパスフィルタ（ＢＰＦ） １１１ ミキサ １１３ 変調信号出力端子 １１４ ローカル発振器
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｌ 27/00
Claims (10)
- 【請求項１】 ｎ系列（ｎは１以上の整数）のＩチャネ
ルディジタル信号及びｎ系列のＱチャネルディジタル信
号を入力し、該入力信号に対してディジタル信号処理に
より直交変調を行なうディジタル処理直交変調器であっ
て、 前記Ｉチャネル及びＱチャネルの入力信号間に、ディジ
タル処理を用いた直交変調演算において発生する両チャ
ネル間のタイミング位相差を補償する所定の位相差を与
えるディジタルフィルタと、 前記ディジタルフィルタの出力信号を補数演算する補数
回路と、 前記ディジタルフィルタの出力信号及び前記補数回路の
出力信号を合成して直交変調波を生成する信号合成回路
と、を備えたことを特徴とするディジタル処理直交変調
器。 - 【請求項２】 前記ディジタルフィルタが、Ｉチャネル
又はＱチャネルの位相特性のみを前記タイミング位相差
分だけずらすように構成されていることを特徴とする請
求項１に記載の直交変調器。 - 【請求項３】 前記ディジタルフィルタが、Ｉチャネル
及びＱチャネルの位相特性を前記タイミング位相差の半
分だけ両方向に均等にずらすように構成されていること
を特徴とする請求項１に記載の直交変調器。 - 【請求項４】 前記ディジタルフィルタが、前記入力信
号をアドレスとして、両チャネル間のタイミング位相差
を補償する所定の位相差だけ位相シフトさせた波形情報
を記憶している波形メモリを含んでいることを特徴とす
る請求項１から３のいずれか１項に記載の直交変調器。 - 【請求項５】 前記ディジタルフィルタが、外部より印
加される伝送速度制御信号に応じてそのサンプリング数
ＭS （ＭS は自然数）を変化させるように構成されてい
ることを特徴とする請求項１から４のいずれか１項に記
載の直交変調器。 - 【請求項６】 前記ディジタルフィルタが、複数の位相
に対応した波形情報を記憶する複数のＲＯＭからなる波
形メモリを含んでおり、前記サンプリング数ＭS に応じ
た数だけ該ＲＯＭの動作を許可するように構成されてい
ることを特徴とする請求項５に記載の直交変調器。 - 【請求項７】 前記ディジタルフィルタが、前記ＲＯＭ
からの波形情報の重み付けをそれぞれ行う複数の重み付
け累算器と、前記伝送速度制御信号に応じた数だけ前記
重み付け累算器の出力を選択してシフト加算する加算器
とを含んでいることを特徴とする請求項６に記載の直交
変調器。 - 【請求項８】 前記ディジタルフィルタが、外部より印
加される伝送方式制御信号に応じて該ＲＯＭの出力値を
選択的にクリアする回路を含んでいることを特徴とする
請求項６に記載の直交変調器。 - 【請求項９】 前記補数回路が、前記ディジタルフィル
タのＩチャネル及びＱチャネル出力信号をそれぞれ補数
演算して第１及び第２の補数出力信号を出力する第１及
び第２の補数回路から構成されており、前記信号合成回
路が、前記ディジタルフィルタのＩチャネル出力信号、
前記ディジタルフィルタのＱチャネル出力信号、前記第
１の補数出力信号及び前記第２の補数出力信号をこの順
序で合成するセレクタから構成されている請求項１から
８のいずれか１項に記載の直交変調器。 - 【請求項１０】 前記ディジタルフィルタが、ｎ系列の
前記入力信号を多重化してアドレス信号を発生する手段
と、両チャネル間のタイミング位相差を補償する所定の
位相差だけ位相シフトさせた波形情報を記憶しており、
前記アドレス信号をアドレスとして各位相の波形情報を
出力する波形メモリと、該波形メモリからの波形情報の
重み付けを行う複数の重み付け累算器と、該重み付け累
算器の出力を加算する加算器とを含んでいることを特徴
とする請求項１から９のいずれか１項に記載の直交変調
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20408395A JP3391015B2 (ja) | 1994-07-20 | 1995-07-19 | ディジタル処理直交変調器 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16828094 | 1994-07-20 | ||
| JP6-168280 | 1994-07-20 | ||
| JP20303294 | 1994-08-05 | ||
| JP6-203032 | 1994-08-05 | ||
| JP20408395A JP3391015B2 (ja) | 1994-07-20 | 1995-07-19 | ディジタル処理直交変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102766A true JPH08102766A (ja) | 1996-04-16 |
| JP3391015B2 JP3391015B2 (ja) | 2003-03-31 |
Family
ID=27322977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20408395A Expired - Fee Related JP3391015B2 (ja) | 1994-07-20 | 1995-07-19 | ディジタル処理直交変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3391015B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039485A1 (fr) * | 1998-01-29 | 1999-08-05 | Kabushiki Kaisha Kenwood | Recepteur |
| EP1079577A2 (en) * | 1999-08-25 | 2001-02-28 | Victor Company Of Japan, Limited | Multicarrier modulation |
| KR100333704B1 (ko) * | 1999-06-21 | 2002-04-24 | 박종섭 | 위상잡음에 따른 위상회전오류 극복을 위한 결정영역 수정회로 |
| US6862321B2 (en) | 2000-04-03 | 2005-03-01 | Victor Company Of Japan, Ltd. | Method and apparatus for generating transmission signal by processing which includes digital quadrature modulation |
| US7187716B2 (en) | 2002-02-20 | 2007-03-06 | Mitsbuishi Denki Kabushiki Kaisha | Vehicle mounted DSRC apparatus |
| JP2009135998A (ja) * | 2009-03-18 | 2009-06-18 | Victor Co Of Japan Ltd | シングルキャリア信号生成装置およびシングルキャリア信号生成方法 |
| WO2012032746A1 (ja) * | 2010-09-08 | 2012-03-15 | パナソニック株式会社 | マルチモード送信装置 |
-
1995
- 1995-07-19 JP JP20408395A patent/JP3391015B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999039485A1 (fr) * | 1998-01-29 | 1999-08-05 | Kabushiki Kaisha Kenwood | Recepteur |
| KR100333704B1 (ko) * | 1999-06-21 | 2002-04-24 | 박종섭 | 위상잡음에 따른 위상회전오류 극복을 위한 결정영역 수정회로 |
| EP1079577A2 (en) * | 1999-08-25 | 2001-02-28 | Victor Company Of Japan, Limited | Multicarrier modulation |
| EP1079577A3 (en) * | 1999-08-25 | 2003-12-17 | Victor Company Of Japan, Limited | Multicarrier modulation |
| US6763072B1 (en) | 1999-08-25 | 2004-07-13 | Victor Company Of Japan, Ltd. | Method and apparatus for modulation and demodulation related to orthogonal frequency division multiplexing |
| US6862321B2 (en) | 2000-04-03 | 2005-03-01 | Victor Company Of Japan, Ltd. | Method and apparatus for generating transmission signal by processing which includes digital quadrature modulation |
| US7187716B2 (en) | 2002-02-20 | 2007-03-06 | Mitsbuishi Denki Kabushiki Kaisha | Vehicle mounted DSRC apparatus |
| JP2009135998A (ja) * | 2009-03-18 | 2009-06-18 | Victor Co Of Japan Ltd | シングルキャリア信号生成装置およびシングルキャリア信号生成方法 |
| WO2012032746A1 (ja) * | 2010-09-08 | 2012-03-15 | パナソニック株式会社 | マルチモード送信装置 |
| US8744001B2 (en) | 2010-09-08 | 2014-06-03 | Panasonic Corporation | Multimode transmitter apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3391015B2 (ja) | 2003-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0693844B1 (en) | Digital quadrature modulator | |
| JP2738385B2 (ja) | 可変帯域幅周波数分割多重通信方式 | |
| US4131766A (en) | Digital filter bank | |
| US5831879A (en) | Digital transmit filter | |
| JP2000244368A (ja) | 広帯域ディジタル・チューナ及び該チューナを用いた受信機 | |
| KR100363647B1 (ko) | 디지털필터,디지탈신호처리방법및통신장치 | |
| JP3391015B2 (ja) | ディジタル処理直交変調器 | |
| US5528631A (en) | π/4 shifted DQPSK modulator | |
| JPH06133273A (ja) | Ｑａｍ信号処理装置 | |
| US6593805B2 (en) | Demodulation apparatus | |
| US4686490A (en) | Digital data modulator and digital-to-analog converter | |
| US6608532B2 (en) | Circuit configuration for producing a quadrature-amplitude-modulated transmission signal | |
| JP3191895B2 (ja) | Ｓｓｂ変調器 | |
| Harris et al. | Multi-resolution PR NMDFBs for programmable variable bandwidth filter in wideband digital transceivers | |
| KR100497351B1 (ko) | 시분할 다중화에 따른 위상 불일치 보상 장치 및 방법 | |
| JPH1141305A (ja) | 変調装置 | |
| JPH06291790A (ja) | π／４シフトＱＰＳＫ変調器 | |
| JP2000244367A (ja) | スペクトル拡散受信装置 | |
| JP2001147247A (ja) | 信号分析装置 | |
| US7116730B2 (en) | Demodulation apparatus | |
| JPS63200635A (ja) | トランスマルチプレクサ | |
| JPH08251244A (ja) | 搬送波再生回路 | |
| JP3391012B2 (ja) | ディジタル処理直交変調方法及び直交変調器 | |
| JPH0289440A (ja) | ディジタル４相ｐｓｋ変調器 | |
| JP4969746B2 (ja) | 可変サンプリング・データ出力回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20021217 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090124 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100124 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110124 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120124 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |