JP2724472B2 - 適応フィルタ単ビットディジタルエンコーダおよびデコーダとビット流れローディングに応答する適応制御回路 - Google Patents

適応フィルタ単ビットディジタルエンコーダおよびデコーダとビット流れローディングに応答する適応制御回路

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JP2724472B2 JP63236653A JP23665388A JP2724472B2 JP 2724472 B2 JP2724472 B2 JP 2724472B2 JP 63236653 A JP63236653 A JP 63236653A JP 23665388 A JP23665388 A JP 23665388A JP 2724472 B2 JP2724472 B2 JP 2724472B2
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Description

【発明の詳細な説明】 本発明は一般にメッセージ周波数帯が20〜50Hzの超低
可聴周波数から約15kHzにわたる高音質音声信号用の適
応「単ビット」（デルタおよびデルタシグマ変調）ディ
ジタルエンコーダおよびデコーダ装置に関する。しか
し、本発明はかかる応用に限定されない。さらに詳しく
述べれば、本発明は適応フィルタを介した適応機能によ
って、メッセージ周波数帯域を可変的にデルタ及びデル
タシグマ変調作動方式に分割する装置に関する。また本
発明はビット流れの情報に応答する適応制御信号を供給
する〔「ビット流れのローデング（装荷）」〕回路にも
関する。
簡単な単積分デルタ変調器は、短い周期にわたる１の
平均数が音声信号の瞬間傾斜を表わすような方法で音声
信号を１連の１および０としてエンコードする１種の単
ビットディジタルエンコーダである。ビット流れの各１
ビット語は、音声信号を再構成するために１ステップ上
げるか又は下げるようにデルタ変調デコーダに命じる。
このステップのサイズは設計のパラメータであり、すな
わち小さなステップは小さな量子化誤差を与えるが信号
の最大傾斜を制限し、また高周波高レベル信号に合うだ
けの大きなステップは大きな量子化誤差を与える。適応
デルタ変調器は、量子化誤差レベルと高周波信号処理能
力との間で受け入れられる妥協を得ることを意図しステ
ップサイズを動的に変える。
単ビットディジタル装置であるデルタシグマ変調器に
おいて、短い周期にわたる１の平均数は音声信号の傾斜
ではなく音声信号自体を表わす。かくて、デルタシグマ
変調器はデルタ変調器と違って、周波数に無関係な過負
荷特性を有する。適応デルタシグマ変調装置も広く知ら
れている。
デルタ変調エンコーダおよびデコーダを実現する１つ
の共通な方法は、メッセージ信号帯で低いコーナ（極）
周波数（先行技術の高音質音声デルタ変調装置では300H
z）を持つ固定周波数の低域フィルタを用いて積分機能
を得ることである。かかる装置は時には「漏洩（リーキ
ー）積分器」と呼ばれ、すなわちフィルタのコーナ（タ
ーンオーバ）周波数〔「漏洩（リーク）」周波数または
「漏洩時定数」〕以下では、変調器はデルタシグマ変調
器として働き、コーナ周波数以上では、変調器はデルタ
変調器として働く。適応装置では、固定周波数の低域フ
ィルタ積分器の利得は適応を達成するように変えられ
る。回路設計者は２つの主な理由、すなわち漏洩積分器
は純積分器と違って低周波数で無限の利得を要求せず、
また漏洩積分器は純積分器と違ってその比較的短い時定
数によりビット流れの誤差を速やかに消失させる、とい
う理由で漏洩積分器を使用したと考えられる。
本発明は、メッセージ信号帯域をデルタ変調およびデ
ルタシグマ変調変動方式を分けるのが望ましいこと及び
さらに性能の向上および作動の単純性が周波数を動的に
変えてメッセージ帯を２つの作動方式に分けることによ
って達成されることを認識している。これは、漏洩積分
器のコーナ（極）周波数を装置の適応パラメータとして
動的に変えることにより、また一定の信号条件の下で、
漏洩積分器のコーナ周波数をメッセージ信号帯域の比較
的高い周波数にさせることによて達成される。
どんな適応単ビットディジタルエンコーダおよびデコ
ーダ装置でも、任意の与えられた時点で必要な適応の量
を決定する回路が要求される。多くの先行技術の適応デ
ルタ変調器は、１または０の長いストリング（記号列）
がコード化されたディジタル可聴ビット流れに出会うと
きにステップサイズを増すいろいろなビットカウントア
ルゴリズムおよび回路を用いて、所要の適応を決定する
ようディジタル領域で作動する。他の先行技術のデルタ
変調適応制御回路は、標準として、過渡現象の開始時に
過負荷を最小にする「高速化」回路網の使用を含む、ア
ナログ音声の圧縮及び伸長器の制御回路に用いられる方
法に似た方法を使用しながら、アナログ領域で作動す
る。本発明の制御回路はアナログ領域でも作動するが、
コード化されたディジタルビット流れが適応制御に特に
好適な音声情報を運ぶこと、および音声情報が適応制御
信号とし用いるアナログ信号として簡単に得られかつ処
理されることを認めている。
本発明の１態様によると、単ビットディジタルエンコ
ーダおよびデコーダ装置の適応機能は、適応制御信号に
応じて第１及び第２の作動方式にメッセージ周波数を動
的に分割することによって提供され、第１作動方式を受
けるメッセージ周波数帯域部分の適応機能はデルタシグ
マ変調のように作用し、また第２作動方式を受けるメッ
セージ周波数帯域部分の適応機能はデルタ変調のように
作用する。好適な実施例では、これは固定周波数の低域
フィルタおよび可変利得の漏洩積分器を持つ先行技術の
配列と違って、漏洩積分器の低域フィルタのコーナ周波
数を変えることによって実現される。かくて、本配列は
フィルタのコーナ周波数以下ではデルタシグマ変調器と
して、またその周波数以上ではデルタ変調器として作動
する。可変低域フィルタのコーナ周波数は、一定の信号
条件の下で、先行技術の漏洩積分器に普通用いられる低
い固定したコーナ周波数（メッセージ帯域の底に近い）
に比較してメッセージ帯域の比較的高い周波数を帯び
る。
本発明のこの態様により、可変周波数の単極低域フィ
ルタは制御信号に応じてデルタ方式とデルタシグマ方式
との間の遷移周波数を調節することによって適応機能を
果たす。積分器の利得を変える要求はない。かくて、可
変低域フィルタ、または可変「漏洩積分器」は、簡単か
つ安価にその可変カットオフ周波数以上でデルタ変調積
分機能を提供し、それによって積分周波数が変化するが
フィルタのカットオフ周波数以下の周波数で利得が変化
しない積分器が提供される。カットオフ周波数が変移す
るにつれて、カットオフ周波数以上の積分利得は好適実
施例において6dB/オクターブでロールオフする単極低域
フィルタ特性の変移により変化する。
この新規な装置は、動的に変化する信号条件に応じて
デルタおよびデルタシグマ変調器ならびに復調器の特性
を利用して、高レベル高周波信号のある所で低周波雑音
に関して特に、改良されたSN性能を提供するものであ
る。また本装置は、漏洩積分器の積分誤差に対する感度
減少の利点をも保持する。さらに、実際の回路実施に際
して、可変周波数低域フィルタは低周波数および直流で
一定の利得を有するので、適応フィルタ回路の入力にお
けるオフセットは、フィルタ周波数が高速で変化すると
きに可聴サンプを生じる公算が少ない。
好適な実施例では、可変周波数低域フィルタは、変化
し得る利得を持つ積分器のまわりに広帯域負帰還を行う
ことによって実現される。積分器の順利得が十分な余裕
だけ帰還率を越える周波数では、周波数レスポンスは帰
還回路網のそれの逆数、すなわちフラットレスポンスで
ある。より高い周波数では、積分器の順利得は帰還率よ
り小であり、全体のレスポンスは積分器のレスポンスに
なる。このようにして、レスポンスがフラットから積分
まで変化する周波数は、積分器の利得の関数として変化
し、すなわち回路は可変周波数の単極低域フィルタとし
て機能する。
好適な実施例において、回路は可変フィルタと縦続持
続された付加的棚状（シェルビング）低域フィルタを含
む。この追加のフィルタは固定のプリエンスファシス
（エンコーダの場合）およびジエンファシス（デコーダ
の場合）回路網として働き、雑音変調の可聴度を減少さ
せるとともに、第２積分器として雑音整形を与えかつ変
調器のアイドルパターンを改善する。さらに、エンコー
ダの好適な実施例において、追加の棚状低域フィルタは
追加の雑音整形の目的で入力比較的に至る帰還ループ内
に置かれる。
本発明の第２態様によると、適応制御信号発生器は可
変低域フィルタ周波数を調節する制御信号を発生させる
有効な「ビット流れローディング」を測定する。ビット
流れローディングはコード化された可聴ビット流れで運
ばれる情報量の目安である。本発明による適応制御信号
発生器は、高いビット流れローディングを保つ簡単でし
かも有効な手段提供をするアナログ領域で作動する。さ
らに、本発明のこの態様の適応制御信号発生器は、その
整流および平滑回路の性質により先天的に高速応答する
ことができ、また過渡現象の開始時に過負荷を最小にす
るためある先行技術の適応回路で使用された特別の「高
速化」回路網を必要としない。本発明のこの面は、前述
の可変利得、固定周波数の漏洩積分器装置を含む従来の
デルタ変調装置と共に使用することもできる。
デルタ変調信号は積分器を用いてデコードされるの
で、デルタ変調ビット流れの音声内容はそのビット流れ
が積分されるときに作られるデコードされた音声信号の
時間導関数と考えられる。もちろん、音声信号の導関数
はその傾斜である。本発明のこの面は、適応デルタ調節
器が傾斜の変化に応じてステップサイズを調節するので
（例えば、理想の適応デルタ変調器が加えられた音声信
号の傾斜に必ず適合するので）、ビット流れの音声内
容、すなわち傾斜の目安は、デルタ変調装置またはハイ
ブリッドデルタ・デルタシグマ変調装置の傾斜処理能力
の調節に用いるのに好適である。ビット流れの音声内容
（ビット流れローディング）が増大するにつれて、それ
はビット流れの中にますます多くの情報が存在すること
を示し、またデータ変調器が傾斜の過ローディングに接
近していることを示す。理想的には、ビット流れ中の情
報は傾斜の過ローディングなしで最大にされることが望
ましい。
本発明はこの面の教示により、ビット流れの音声内容
はアナログ領域に変換され、整流され、そして平滑化さ
れる。オプションとして、整流されそして平滑化された
信号は次に、帰還ループ配列内の適応素子に制御信号を
供給する指数装置、二乗装置、または三乗装置のような
非直線回路に印加される。ある応用では、非直線回路は
省略されることがある。非直線回路の有無にかかわら
ず、アナログ可聴圧縮器形の作用が達成される。非直線
回路がある場合、ビット流れローディングがますます高
いレベルに増大するにつれて、適応度はますます増大す
る速度で増し、そして圧縮器の純制限に似た有限の制限
に近づく。非直線回路が省略される場合には、制御回路
の利得によって定められる一定の圧縮比を生じる。
本発明のこの面の好適な実施例において、ビット流れ
の音声内容は、メッセージ周波数帯のすぐ上でしかもビ
ット流れを作るのを用いられるクロック周波数より低い
コーナ周波数を持つ固定低域フィルタにコード化ビット
流れを加えることによってアナログ領域に変換すること
ができるので、可聴帯域より高い周波数でクロック信号
成分が除去される。フィルタ出力、すなわちアナログ信
号はピーク整流され、非直線時定数により平滑化され、
そして可変低域フィルタの制御入力に加わるようにオプ
ションの非直線回路に加えられる。フィルタのカットオ
フ周波数は印加された制御信号の直線関数である。ピー
クのビット流ローディングが増加するにつれて、可変低
域フィルタのカットオフ周波数は増加する。
以下、本発明の実施例を付図に関して詳しく説明す
る。
いま図面の第１図は本発明の第１面、すなわち可変周
波数低域適応フィルタ、および本発明の第２面、すなわ
ちビット流ローディング応動適応制御信号発生器、の両
方を組み込んでいる変調器またはエンコーダに具現され
た本発明の好適な実施例の機能ブロック図を示す。第２
図は復調器またはデコーダに具現された本発明の好適な
実施例の機能ブロック図である。エンコーダはデコーダ
を含むので、第１図のエンコーダのみを詳しく説明す
る。エンコーダにも存在するデコーダの対比する機能素
子は一般に同じ参照数字で表示されるが、第２図のデコ
ーダにはプライム符号（「，」が付いている。
第１図から、アナログ可聴入力が入力端子２に加えら
れ、これは印加された入力可聴信号とエンコーダの局部
デコーダの出力で再形成されたアナログ音声信号との差
を計算する減算器（６）に供給される。この差は演算増
幅比較器（８）によって２つの２進レベルの内の１つに
量子化され、次に端子（４）でクロック入力によりクロ
ックされるＤフリップフロップ（10）によって時間抜取
りされる。Ｄフリップフロップ（10）はコード化された
ディジタル信号出力を出力端子（12）に供給するととも
に可変周波数の低域適応フィルタ（14）に供給する。減
算器（６）、フィルタ（17）、比較器（８）、およびフ
リップフロップ（10）は、減算器（６）に加えられる２
つのアナログ信号ならびに端子（12）で利用できるディ
ジタルコード化出力信号を発生させるためにフリップフ
ロップ（10）に加えられる端子（４）からのクロック抜
取信号に応動するディジタル化装置を含む。出力信号は
ディジタルビット流れであり、各単ディジタルビットは
各クロック時間での２つのアナログ信号の機能（フィル
タされた差）に応動する。
第３図はフィルタの低周波休止位置および高周波制限
位置を実線で表わしかつ中間位置の数列を鎖線で表わ
す、可変周波数フィルタ（14）ならびに（14′）の理論
的レスポンス曲線の１組を示す。もちろん、フィルタの
コーナ周波数は直流制御信号に応じて事実上無現数をと
ることができる。
可変周波数低域フィルタ（14）の出力は、減算器
（６）の反転入力に加えられる局部アナログデコーダ信
号〔端子（11）で得られる〕を供給する低域棚状フィル
タ（16）に送られる。フィルタ（16）はエンコーダにお
いて固定のプリエンファシスを与え、フィルタ（16′）
はデコーダにおいて固定のデエンファシスを与える。両
フィルタ（16および16′）は雑音整形を与えるとともに
第２積分器として働く。第４図は低域単極棚状フィルタ
（16および16′）の理論的レスポンス曲線を示す。シェ
ルフ（棚）レスポンスのブレーク（中断）周波数f1およ
びf2を以下に説明する。第１図のエンコーダにおいて、
フィルタ（16）がプリエンファシス効果を示すのは、そ
れが減算器（６）に加えられる帰還ループ内に含まれて
いるからである。かくて、エンコーダではそのレスポン
スは第４図に示されるレスポンスを相補してf1とf2との
間で6dB/オクターブ上昇される。第２図のデコーダで
は、フィルタ（16′）は図示のレスポンスに従ってジエ
ンファシス効果を与え、すなわちf1とf2との間で6dB/オ
クターブ降下される。
減算器（６）と比較器（８）との間にもう１つの低域
柵状フィルタ（17）がエンコーダに具備される。フィル
タ（17）は、フィルタ（16）によって得られるよりも低
い周波数までの雑音整を運びながら、エンコーダにおい
て追加の雑音整形を与える。フィルタ（17）の配置は、
それがプリエンファシスに影響を及ぼさずかつエンコー
ダの過負荷能力にごくわずかしか影響を及ぼさないよう
になっている。第５図は低域棚状フィルタ（17）の理論
的レスポンス曲線を示す。フィルタ（17）のシェルフレ
スポンスのブレーク周波数f3およびf4を以下に説明す
る。フィルタ（16）のブレーク周波数f1およびフィルタ
（17）のブレーク周波数f4はほぼ同じである。かくてエ
ンコーダでは、フィルタ（16および17）の縦続配列は、
同様に低域棚状特性の結合レスポンスを生じる。第６図
はフィルタ（16および17）の理論的結合レスポンス曲線
を示す。
Ｄフリップフロップ（10）からのディジタルビット流
れは、制御信号を可変周波数フィルタ（14）に加えてそ
のコーナ（カットオフ）周波数を制御する適応制御信号
発生器（18）にも加えられる。適応制御信号発生器（1
8）は低域フィルタ（20）と、全波ピーク応動整流器（2
2）と、平滑回路（24）と、（オプションの）非直線回
路、すなわち単調に増加する傾斜を持つ機能を具現する
例えば指数回路（26）とを含んでいる。二乗または三乗
回路は適しているが、実際には指数回路が用いられるの
は、かかる回路がバイポーラトランジスタを用いて容易
に実現されるからである。オプションの非直線回路が用
いられるとき性能の改善が得られるが、ある応用では非
直線回路を省略することが望ましいことがある。第２図
に示されるデコーダでは、ディジタル入力（28）は第１
図のエンコーダの出力に得られるようなディジタル信号
を受信する。デコーダの端子（30）における音声出力信
号は、デコーダが第１図のエンコーダからコード化ディ
ジタル信号を受信するとき第１図のエンコーダの端子
（２）における入力信号によく似ている。Ｄフリップフ
ロップ（10′）は、極めてきれいなディジタルビット流
れを適応フィルタ（14′）に供給するように、第２図の
デコーダの入力に供給される。
可変周波数フィルタ（14）はいろいろな方法で具現す
ることができる。１つの方法は、それを帰還ループ内の
可変利得積分器として具現することである。例えば可変
利得積分器は、可変電流利得増幅器として働く可変相互
コンダクタンス増幅器と共に演算増幅器として構成され
る。適当な既製の可変増幅器は、２個の双可変演算増幅
器を持つRCA CA3280集積回路である。２個の可変増幅器
の内の１個はエンコーダに使用されるが、他はデコーダ
に使用される。かかる配列は、本発明のエンコーダおよ
びデコーダが例えばディジタル遅延線用のディジタル信
号を供給する同一構造のパッケージ内で使用されるとき
に特に役立つ。エンコーダおよびデコーダが同一回路基
板上になく、かつ同じ集積回路チップ上のデバィスを共
有しない、他の応用では、周知の構成部品整合法および
温度補償法が要求されると思われる。また、実際の履行
の応用および実袋は１〜2MHz程度の極めて速いクロック
速度の使用を可能にする。しかし、かかる速いクロック
速度は本発明にとって必要ではない。
可変増幅器の内部直線化ダイオードの抵抗と並列な外
部コンデンサを用いて低域棚状フィルタ（16）の極（ブ
レーク周波数f1）を決定することができ、抵抗器ともう
１つのコンデンサとの組合せはフィルタ（16）のゼロ
（ブレーク周波数f2）を決定する。可変増幅器の内部直
線化ダイオードおよび外部コンデンサによって決定され
る極は信号レベルならびに温度と共に変化する。エンコ
ーダおよびデコーダが同一プリント回路基板上にありか
つ同じ集積回路デバイスの両半分を使用する実際の実施
例では、極めて密なトラッキングがある。上述の通り、
他の応用では、周知の方法を用いる追加の構成部品整合
および温度補償が必要になるかもしれない。
１〜2MHz程度の極めて速いクロック速度では、低域棚
状回路網のゼロ（フィルタ16のブレーク周波数f2）は可
聴スペクトルの上方に、すなわち実際の実施例における
約20〜30kHzのゼロ周波数に置かれ、プリエンファシス
およびジエンファシスの完全な効果が得られるようにな
る。より低いクロック速度では、ゼロは装置の安定を保
つように周波数を下げなければならない。
正確なブレーク周波数は必要ではないが、好適な実施
例では、プリエンファシスおよびジエンファシス・雑音
整形棚状回路網の極周波数（第１図のフィルタ16のf1に
対応するより低いブレーク周波数）として6kHzが選択さ
れたのは、それが適応範囲と信号処理能力との間で正当
な妥協を与えるからである。6kHzの選択の背後にある合
理性は、大部分の音楽のスペクトルエンベロープが、平
均して、音楽の低周波成分が高周波成分より高いレベル
でありかつ成分は25マイクロ秒の速度でロールオフする
曲線、すなわち6kHzで単極ロールオフの曲線にほぼ従う
ようなエンベロープであるという認識に基づいている。
かくて、6kHzで単極を有するプリエンファシス曲線は音
楽信号を「プレホワイト」し、即ち合成成信号がほぼホ
ワイト（フラット）なスペクトルバランスをす有するよ
うに高周波数成分を押し上げる。プリエンファシスは高
い周波数で過負荷の公算を増すように思われるが、これ
が起こらないのは大部分の音楽がプリエンファシスの後
でも装置を過負荷にする高レベル高周波成分を含まない
からである。
実際の実施例では、可変周波数低域フィルタは理論的
制限として6kHzに近いコーナ周波数を有する。かくて、
プリエンファシス・ジエンファシス棚状回路網と縦続接
続されたその可変フィルタの全体的効果は、6kHz以上の
周波数で２極ロールオフである。２極ロールオフは単極
ロールオフよりもはるかに良好な高周波雑音変調の減少
を与える一方、高周波過負荷能力に悪影響を及ぼす。し
かしこれはタイナミックレンジの若干を犠牲にすること
によって回復され、これは適切をはるかに上回る。本発
明の１つの実施例は約110dBを越えるダイナミックレン
ジを有し、かくて単極プリエンファシスの高周波過負荷
能力は回路に対する公称入力レベルを可聴スペクトルの
上端（15kHz）での付加的増幅と同じ量、すなわち約8dB
だけ減らすことによって回復される。
帰還路は回路の作動モードを変え、可変利得積分器を
可変周波数積分器に変えるが、その帰還路なしでは回路
は在来の可変ステップサイズのデルタ変調器として働
き、追加の雑音音整形は低域棚状回路網によって供給さ
れる。
可変周波数積分器がデルタ変調器からデルタシグマ変
調器にスイッチするターンオーバ周波数は、適応制御信
号と共に変化する。可変利得増幅器および演算増幅器の
組合せのまわりに加えられる帰還と共動して可変利得増
幅器と組み合わされて作動する演算増幅器の帰還路にあ
る外部コンデンサの効果は、可変周波数の漏洩積分器を
形成する極を提供する。この回路網のまわりに加えられ
る帰還は低周波利得を固定値に制限し、すなわち演算増
幅器および可変利得増幅器の組合せのまりの帰還路のル
ープ利得が１より大であると低周波数で、周波数レスポ
ンスは帰還路の抵抗器により定められる通り平らであ
る。ループ利得が１以下に降下するとき高周波数で、全
利得が本質的に開ループ利得であるので、帰還抵抗器の
寄与が無視できるようになるからである。すると、その
結果は周波数が変わる低周波極であるのは、低周波利得
が一定になって順利得の量が変化するからである。帰還
に起因する固定利得が変化する開ループ利得と交差する
点は、順利得の変化につれて極を移動させる。
この種の実施例では、フィルタの適応の範囲はフィル
タの達し得る最高周波数が棚状回路網の極周波数にほぼ
等しいように制限される。これは適応範囲と信号処理能
力との間の正当な妥協を与える。棚状回路網の極周波数
が低くされた場合は、最大信号レベル曲線は周波数が低
下するように移動し、それによってより低い周波数に関
して高周波信号処理能力が減少される。
回路は、定常状態に基づいて、可変周波数フィルタの
コーナ周波数が最大振幅レベルで印加された正弦波の周
波数に事実上一致するように作動する。もしも印加され
た正弦波が回路パラメータを選択する最大レベルより低
い振幅レベルを有するならば、フィルタのコーナ周波数
は正弦波の周波数に完全に移動せずより低い周波数とな
り、フィルタは、適当なビット流のローディングを保つ
に足るエンコーダ利得を正弦周波数で提供するように正
弦波周波数より低いコーナ周波数を受け入れる。
この装置のもう１つの利点は、可変利得の積分器を使
用するものだけではなくパルス高さが変調されるものも
含む、先行技術の可変ステップサイズのデルタ変調器に
生じる可聴「サンプ」を事実上除去することである。例
えば、本発明の装置において、利得は低周波数および直
流で変化せず、かくて、先行技術の可変利得積分器形デ
ルタ変調器にあるように電圧制御される素子の入力オフ
セットの変化する増幅がない。本発明の回路は可変増幅
器でのどんなオフセットトリムもなしに作ることができ
る。
上述の通り、約１〜2MHzのクロック速度は、エンコー
ダおよびデコーダがディジタル可聴遅延線の環境で使用
されるときに適している。しかし、多くの応用ではるか
に低いクロック速度を使用することができ、本発明にと
ってはクロック速度は重要ではない。エンコーダおよび
デコーダが極めて接近している場合の遅延線のような応
用では、エンコーダおよびデコーダのフリップフロップ
（10および10′）はいずれも単一集積回路チップ上に含
まれることがある。
多くの応用では、低域フィルタ（20）は単極RCフィル
タとして作られることがある。しかし、より低いクロッ
ク速度が用いられる応用では、第２次低域フィルタを使
用することが望ましいかもしれない。フィルタのコーナ
周波数は、装置全体により処理される可聴帯の上限また
はその付近に置くことができる。例えば、約23kHzの主
フィルタコーナ周波数は約15kHzもの高い周波数の信号
を処理しようとする装置に用いるのに適している。低域
フィルタはクロック信号成分をフィルタして、ディジタ
ルビット流れにあるコード化された可聴信号を表わす連
続アナログ信号の出力を供給する。フリップフロップ出
力はアナログ信号として使用されるので、電源の雑音フ
ィルタが使用されなければならない。
整流器（22）は、低域フィルタされたビット流のピー
クに応じて平滑コンデンサを速やかに充電することが望
ましい。平滑回路（24）は高速アタック・低速減衰の特
性を有する。実際の実施例では、約10対１の減衰対アタ
ック時間比が使用される。
適応制御信号発生器（18）は、しきい値レベルを上回
るとき制御信号が可変周波数フィルタ（14）の位置を調
節しかつそのレベルを下回るとき制御信号が可変周波数
フィルタに影響を及ぼさないようにしきい値レベルをセ
ットする装置を含むことが望ましい。しきい値レベルを
上回るとき、制御信号（例えば電源）がフィルタされ、
整流され、そして平滑にされたビット流信号の指数関数
として〔ブロック（26）の結果として〕増加するにつれ
て、フィルタのコーナ周波数は上方に周波数偏移する。
指数器は制御回路の帰還ループと直列に接続された非直
線回路であるので、それは信号レベルの上昇につれてま
すますループ利得が加わるようにする。ビット流れロー
ディングが増すにつれて圧縮比が増大し、その結果十分
に高いビット流れローディングレベルで、それは無限の
圧縮傾斜を持つ自動利得制御回路のように働く。低いレ
ベルでは、圧縮傾斜は緩和されて該トラッキングの機械
が減少される。
デコーダもこれまで説明された回路のすべてを使用す
るが、エンコーダはある追加の回路、すなわち演算増幅
器として具現され、印加入力可聴信号とエンコーダの局
部デコーダの出力で再構成された可聴信号との差を計算
する減算器６、を必要とする。この差は比較器８により
２つの２進レベルの内の１つに量子化され、次に、Ｄフ
リップフロップ（10）によって時間抜取りされる。エン
コーダのアナログ可聴入力は、その信号を減算器６とし
て働く演算増幅器の入力に結合する入力２で印加され
る。フィルタ（16）からの再構成された可聴信号は演算
増幅器に加えられ、再構成された可聴信号の入力可聴信
号に関する極性は減算を生じさせる。
第１図の低域棚状回路網（16）の雑音整形特性は、そ
の低周波レスポンスを拡大することによって改善するこ
とができる。これはフィルタ（17）、すなわち演算増幅
減算器（６）の帰還路にあるRC回路網の関数である。こ
れは、実施例において約50〜100Hzの演算増幅器の開ル
ープレスポンスのそれに等しい極周波数（第１図のフィ
ルタ17のブレーク周波数f3）を持つ棚状回路網を提供す
る。演算増幅の帰還路にある直列抵抗器およびコンデン
サは、実施例で約6kHzの棚状回路網のゼロ〔フィルタ
（17）のブレーク周波数f4〕を与える。出力〔可変フィ
ルタ（14）と組み合わされた〕ではなく回路のこの点に
極およびゼロを作る素子を置くことにより、雑音整形特
性のみでプリエンファシスは影響されず、かくて回路の
過負荷限界は事実上影響されない。
これまでの回路動作の説明は動的状態ではなく主とし
て定常状態を考慮した。本発明の装置は出力制御式帰還
ループ装置であるので、それは可聴信号圧縮器および伸
長器と同じ動信号作用、例えば圧縮器における信号の行
過ぎ量および伸長器における信号の不足量に影響されや
すい。エンベロープが速やかに上昇する音声信号が本発
明のエンコーダに加えられると、定常状態の適応レベル
より上に設けらえたヘッドルームは、ビット流れを過負
荷せずにどれだけ多くのレベルが装置の行過ぎ量に使用
できるかを決定する。適応レベル制御信号路においてし
きい値を調節すると、定常状態適応レベルの値とビット
流の過負荷点との間のヘッドルームの量を選択すること
ができる。
理想的には、デルタ変調器は前述の通りビット流れロ
ーディングを最適にするように作動する。すなわち、可
変周波数低域フィルタのコーナ周波数は、過負荷または
クリッピングなしにビット流れにある情報を最大にする
ように選択される。ビット流れが過比荷になると、それ
は１または０の長い流れを作り、それができるだけ大き
く正または負に回転していることを示す。こうした条件
の下で、低域に波されたビット流れは、正または負のク
リップされた波形、例えばまっすぐな水平線のように見
える。かかるクリップされた信号が例えば固定利得の積
分器に加えられると、積分器の出力は絶えず上昇また降
下する電圧であり、それは回転速度を制限される。適応
レベル制御信号回路にある非直線平滑回路網の増強時間
を調節することによって、装置の増強時間は行過ぎ量が
最大の大きさを越えないようにセットすることができ
る。定常状態の適応レベルと共にその増強時間の調節に
より、装置はビット流れを過度にオーバーロードしたり
クリップしたりせずに予想される行過ぎ量に合わせるこ
とができる。
【図面の簡単な説明】
第１図は本発明の第１面、すなわち可変周波数低域適応
フィルタ、および本発明の第２面、すなわちビット流れ
ローディングに応動する適応制御信号発生器、の両方を
含む変調器またはエンコーダに具体化された本発明の好
適な実施例の機能ブロック図、第２図は復調器またはデ
コーダに具体化された本発明の好適な実施例の機能ブロ
ック図、第３図は１つの制限として接近されるフィルタ
の休止している低周波極端位置およびフィルタの高周波
極端位置をそれぞれ実線で示し、かつ中間位置の数例を
鎖線で示す、第１図の可変周波数フィルタ（14および1
4′）用の１組を理論的レスポンス曲線（利得対周波数
（対数目盛））を示す図、第４図は第１図および第２図
の単極低域棚状フィルタ（16および16′）用の理論的レ
スポンス曲線をそれぞれ示す図、第５図は第１図の単極
低域棚状フィルタ（17）用の理論的レスポンス曲線を示
す図、第６図は第１図の単極低域棚状フィルタ（16）用
の理論的組合せレスポンス曲線を示す図である。 符号の説明:6……減算器;8……比較器;10,10′……Ｄフ
リップフロップ;14,14′……可変周波数低域適応フィル
タ;16,16′……フィルタ（f1,f2）;18,18′……適応制
御信号発生器

Claims (32)

    (57)【特許請求の範囲】
  1. 【請求項１】アナログ入力信号とクロックサンプリング
    信号とを表わすとともにそれに応答してディジタルコー
    ド化出力信号を発生させるために、メッセージ周波数帯
    域で作動する適応単ビットディジタルエンコーダであっ
    て、 第１および第２アナログ信号と前記クロックサンプリン
    グ信号に応答して前記ディジタルコード化出力信号を発
    生させるディジタル化装置（8,10）において、前記出力
    信号は、各単一ディジタルビットが各クロックサンプリ
    ング信号の標本時間で、第１および第２アナログ信号の
    機能に応答するディジタルビット流れであるディジタル
    化装置（8,10）と、 前記アナログ電気入力信号を前記ディジタル化装置に前
    記第１アナログ信号として結合する装置と、 前記ディジタルビット流れに応答して適応制御信号を発
    生させる制御信号発生装置（18）と、 前記ディジタルコード化出力信号に応答してメッセージ
    周波帯域を前記適応制御信号に応じて第１および第２作
    動方式に動的に分割する適応装置（14）にして、アナロ
    グ信号を発生させるために、前記第１作動方式を受ける
    メッセージ周波数帯域における適応装置が、前記ディジ
    タルコード化出力信号に対してデルタシグマ変調を与
    え、且つ前記第２作動方式を受けるメッセージ周波数帯
    域における適応装置が、前記ディジタルコード化出力信
    号に対してデルタ変調を与える適応装置（14）と、 前記適応装置によって発生するアナログ信号を、前記第
    ２アナログ信号として、前記ディジタル化装置と結合さ
    せる装置（６）と を含むことを特徴とするエンコーダ。
  2. 【請求項２】前記適応装置の第１作動方式が前記第２作
    動方式よりもメッセージ周波数帯域の低い周波数で作動
    すること を特徴とする請求項１記載のエンコーダ。
  3. 【請求項３】前記第１作動方式を受けるメッセージ周波
    数帯域部分における前記適応装置が低域フィルタの通過
    帯域として作用し、且つ前記第２作動方式を受けるメッ
    セージ周波数帯域部分における前記適応装置が積分器と
    して作用することを特徴とする請求項１記載のエンコー
    ダ。
  4. 【請求項４】前記適応装置が可変周波数低域フィルタ
    （14）を含み、前記低域フィルタのコーナ周波数が前記
    適応制御信号に応答することによって、フィルタのコー
    ナ周波数より低いメッセージ周波数部分がフィルタの通
    過帯域内にありかつコーナ周波数より高いメッセージ周
    波数部分が積分機能を果たすようにロールオフされるこ
    とを特徴とする請求項１ないし３のいずれか１つに記載
    のエンコーダ。
  5. 【請求項５】前記低域フィルタは単極フィルタであるこ
    とを特徴とする請求項４記載のエンコーダ。
  6. 【請求項６】前記制御信号発生装置が、前記ディジタル
    ビット流れの情報を表わすアナログ信号を与えるため
    に、前記ディジタルビット流れからクロックサンプリン
    グ信号成分を除去する装置（20）と、前記ディジタルビ
    ット流れから得られる前記アナログ信号を整流する装置
    （22）と、前記整流される信号を平滑化する装置（24）
    とを含む、ことを特徴とする請求項１ないし３のいずれ
    か１つに記載のエンコーダ。
  7. 【請求項７】前記制御信号発生装置は前記平滑化された
    信号を非直線処理する装置（26）をさらに含む、ことを
    特徴とする請求項６記載のエンコーダ。
  8. 【請求項８】前記整流装置はピーク応答整流器を含む、
    ことを特徴とする請求項６記載のエンコーダ。
  9. 【請求項９】前記平滑装置は高速充電時間および低速放
    電時間を有する時定数回路を含む、ことを特徴とする請
    求項６記載のエンコーダ。
  10. 【請求項１０】前記平滑化された信号を非直線処理する
    前記装置は指数化回路を含むことを特徴とす請求項６記
    載のエンコーダ。
  11. 【請求項１１】前記適応装置により発生するアナログ信
    号を前記ディジタル化装置に結合する前記装置が、雑音
    整形フィルタ（16）を含むことを特徴とする請求項１な
    いし３のいずれか１つに記載のエンコーダ。
  12. 【請求項１２】前記雑音整形フィルタが第２積分器とし
    ても且つプリエンファシス回路網としても作動すること
    を特徴とする請求項11記載のエンコーダ。
  13. 【請求項１３】前記雑音整形フィルタが低域棚状回路網
    の特性を有することを特徴とする請求項11記載のエンコ
    ーダ。
  14. 【請求項１４】前記ディジタル化装置が更に別の雑音整
    形フィルタ（17）を含むことを特徴とする請求項13記載
    のエンコーダ。
  15. 【請求項１５】前記別の雑音整形フィルタが低域棚状回
    路網の特性を有し、前記追加の雑音整形フィルタの特性
    が前記他の雑音整形フィルタの低周波レスポンスを拡大
    する働きをする、ことを特徴とする請求項14記載のエン
    コーダ。
  16. 【請求項１６】ディジタルコード化入力信号を表わすと
    ともにそれに応じてアナログ出力信号を発生させるため
    に、メッセージ周波数帯域で作動する適応単ビットディ
    ジタルデコーダであって、 ディジタルビット流れに応答して適応制御信号を発生さ
    せる制御信号発生装置（18′）と、 ディジタルビット流れに応答して、メッセージ周波数帯
    域を前記適応制御信号に応じて第１および第２作動方式
    に動的に分割する適応装置（14′）にして、アナログ信
    号を発生させるために、前記第１作動方式を受けるメッ
    セージ周波数帯域における適応装置が、前記ディジタル
    ビット流れに対してデルタシグマ変調を与え、且つ前記
    第２作動方式を受けるメッセージ周波数帯域における適
    応装置が、前記ディジタルビット流れに対してデルタ変
    調を与える適応装置（14′）と、 前記ディジタルコード化入力信号を前記制御信号発生装
    置および前記適応装置に前記ディジタルビット流れとし
    て結合する装置（10′）と、 前記アナログ出力信号を供給する出力装置（30）と、 前記適応装置により発生するアナログ信号を前記出力装
    置に結合する装置（16′）と を含むことを特徴とするデコーダ。
  17. 【請求項１７】前記適応装置の第１作動方式は第２作動
    方式よりもメッセージ周波帯域の低い周波数で作動する
    ことを特徴とする請求項16記載によるデコーダ。
  18. 【請求項１８】前記第１作動方式を受けるメッセージ周
    波数帯の部分にある前記適応装置は低域フィルタの通過
    帯域として作動し、また前記第２作動方式を受けるメッ
    セージ周波数帯域部分にある前記適応装置は積分器とし
    て作動することを特徴とする請求項16記載によるデコー
    ダ。
  19. 【請求項１９】前記適応装置は可変周波数低域フィルタ
    （14′）を含み、低域フィルタのコーナ周波数は前記適
    応制御信号に応答し、それによってフィルタのコーナ周
    波数より低いメッセージ周波数帯域部分はフィルタ通過
    帯域内にあり、かつコーナ周波数より高いメッセージ周
    波数帯域部分は積分機能を与えるようにロールオフされ
    ることを特徴とする請求項16ないし18のいずれか１つに
    記載のデコーダ。
  20. 【請求項２０】前記低域フィルタは単極フィルタである
    ことを特徴とする請求項19記載によるデコーダ。
  21. 【請求項２１】前記制御信号発生装置は、前記ディジタ
    ルビット流れからクロックサンプリング信号成分を除去
    して前記ディジタルビット流れにある情報を表わすアナ
    ログ信号を供給する装置（20′）と、前記ディジタルビ
    ット流れから得られた前記アナログ信号を整流する装置
    （22′）と、前記整流された信号を平滑化する装置（2
    4′）とを含むことを特徴とする請求項16ないし18のい
    ずれか１つに記載のデコーダ。
  22. 【請求項２２】前記制御信号発生装置は前記平滑化され
    た信号を非直線処理する装置（26′）をさらに含む、こ
    とを特徴とする請求項21記載のデコーダ。
  23. 【請求項２３】前記整流装置はピーク応動整流器を含
    む、ことを特徴とする請求項21記載のデコーダ。
  24. 【請求項２４】前記平滑装置は高速充電時間および低速
    放電時間を持つ時定数回路を含むことを特徴とする請求
    項21記載のデコーダ。
  25. 【請求項２５】前記平滑化された信号を非直線処理する
    前記装置は指数化回路を含むことを特徴とする請求項21
    記載のデコーダ。
  26. 【請求項２６】前記適応装置により発生するアナログ信
    号を前記出力装置に結合する前記装置が、ジエンファシ
    ス回路網（16′）を含むことを特徴とする請求項16ない
    し18のいずれか１つに記載のデコーダ。
  27. 【請求項２７】前記ジエンファシス回路網は低域棚状回
    路網の特性を有する、ことを特徴とする請求項26記載の
    デコーダ。
  28. 【請求項２８】コード化ディジタルビット流れに応答し
    て適応単ビットディジタルエンコーダまたはデコーダに
    用いる適応制御信号を発生させる制御信号発生器であっ
    て、 前記ディジタルビット流れの情報を表わすアナログ信号
    を与えるために、前記ディジタルビット流れからクロッ
    クサンプリング信号成分を除去する装置（20′）と、デ
    ィジタルビット流れから得られる前記アナログ信号を整
    流する装置（22′）と、前記整流された信号を平滑化す
    る装置（24′）とを含むことを特徴とする制御信号発生
    器。
  29. 【請求項２９】前記平滑化された信号を非直線処理して
    前記適応制御信号を供給する装置（26）をさらに含むこ
    とを特徴とする請求項28記載の制御信号発生器。
  30. 【請求項３０】前記整流装置（22）はピーク応動整流器
    を含むことを特徴とする請求項28記載の制御信号発生
    器。
  31. 【請求項３１】前記平滑化装置（24）が、高速充電およ
    び低速放電時間を有する時定数回路を含むことを特徴と
    する請求項28記載の制御信号発生器。
  32. 【請求項３２】前記平滑化された信号を非直線処理する
    前記装置が、指数化回路を含むことを特徴とする請求項
    28記載の制御信号発生器。
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