JPH01126820A - 適応フィルタ単ビットディジタルエンコーダおよびデコーダとビット流れローディングに応答する適応制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は一般にメツセージ周波数帯が２０〜５０Ｈｚの
超低可聴周波数からｆＪ１５ｋＨｚにわたる高音質音声
信号用の適応「単ビット」（デルタおよびデルタシグマ
変調）ディジタルエンコーダおよびデコーダ装置に関す
る。しかし、本発明はかかる応用に限定されない。さら
に詳しく述べれば、本発明は適応フィルタを介した適応
機能によって、メツセージ周波数帯域を可変的にデルタ
及びデルタシグマ変調作動方式に分割する装置に関する
。また本発明はビット流れの情報に応答する適応制御信
号を供給する〔「ビット流れローデング（装荷）」〕回
路にも関する。

簡単な単積分デルタ変調器は、短い周期にわたる１の平
均数が音声信号の瞬間傾斜を表わすような方法で音声信
号を１連の１および０としてエンコードする１種の単ピ
ットディジタルエンコーダである。ビット流れの各１ビ
ット語は、音声信号を再構成するために１ステツプ上げ
るか又は下げるようにデルタ変調デコーダに命じる。こ
のステップのサイズは設計のパラメータであり、すなわ
ち小さなステップは小さな量子化誤差を与えるが信号の
最大傾斜を制限口、また高周波高レベル信号に合うだけ
の大きなステップは大きな量子化誤差を与える。適応デ
ルタ変調器は、量子化誤差レベルと高周波信号処理能力
との間で受は入れられる妥協を得ることを意図してステ
ップサイズを動的に変える。

単ピットディジタル装置でもあるデルタシグマ変調器に
おいて、短い周期にわたる１の平均数は音声信号の傾斜
ではなく音声信号自体を表わす。

かくて、デルタシグマ変調器はデルタ変調器と違って、
周波数に無関係な過負荷特性を有する。適応デルタシグ
マ変調装置も広く知られている。

デルタ変調エンコーダおよびデコーダを実現する１つの
共通な方法は、メツセージ信号帯で低いコーナ（極）周
波数（先行技術の高音質音声デルタ変調装置では３００
Ｈｚ）を持つ固定周波数の低域フィルタを用いて積分機
能を得ることである。かかる装置は時には「漏洩（リー
キー）積分器」と呼ばれ、すなわちフィルタのコーナ（
ターンオーバ）周波数〔「漏洩（リーク）」周波数また
は「漏洩時定数」〕以下では、変調器はデルタシグマ変
調器として働き、コーナ周波数以上では、変調器はデル
タ変調器として働く。適応装置では、固定周波数の低域
フィルタ積分器の利得は適応を達成するように変えられ
る。回路設計者は２つの主な理由、すなわち漏洩積分器
は純積分器と違って低周波数で無限の利得を要求せず、
また漏洩積分器は純積分器と違ってその比較的短い時定
数によりビット流れの誤差を速やかに消失させる、とい
う理由で漏洩積分器を使用したと考えられる。

本発明は、メツセージ信号帯域をデルタ変調およびデル
タシグマ変調作動方式を分けるのが望ましいこと及びさ
らに性能の向上および作動の単純性が周波数を動的に変
えてメツセージ帯を２つの作動方式に分けることによっ
て達成されることを認識している。これは、漏洩積分器
のコーナ（極）周波数を装置の適応パラメータとして動
的に変えることにより、また一定の信号条件の下で、漏
洩積分器のコーナ周波数をメツセージ信号帯域の比較的
高い周波数にさせることによって達成される。

どんな適応単ピットディジタルエンコーダおよびデコー
ダ装置でも、任意の与えられた時点で必要な適応の量を
決定する回路が要求される。多くの先行技術の適応デル
タ変調器は、■または０の長いストリング（記号列）が
コード化されたディジタル可聴ビット流れに出会うとき
にステップサイズを増すいろいろなビットカウントアル
ゴリズムおよび回路を用いて、所要の適応を決定するよ
うディジタル領域で作動する。他の先行技術のデルタ変
調器適応制御回路は、標準として、過渡現象の開始時に
過負荷を最小にする「高速化」回路網の使用を含む、ア
ナログ音声の圧縮及び伸長器の制御回路に用いられる方
法に似た方法を使用しながら、アナログ領域で作動する
。本発明の制御回路はアナログ領域でも作動するが、コ
ード化されたディジタルビット流れが適応制御に特に好
適な音声情報を運ぶこと、および音声情報が適応制御信
号として用いるアナログ信号として簡単に得られかつ処
理されることを認めている。

本発明の１態様によると、単ピットディジタルエンコー
ダおよびデコーダ装置の適応機能は、適応制御信号に応
じて第１及び第２の作動方式にメツセージ周波数を動的
に分割することによって提供され、第１作動刃式を受け
るメツセージ周波数帯域部分の適応機能はデルタシグマ
変調のように作用し、また第２作動方式を受けるメツセ
ージ周波数帯域部分の適応機能はデルタ変調のように作
用する。好適な実施例では、これは固定周波数の低域フ
ィルタおよび可変利得の漏洩積分器を持つ先行技術の配
列と違って、漏洩積分器の低域フィルタのコーナ周波数
を変えることによって実現される。かくて、本配列はフ
ィルタのコーナ周波数以下ではデルタシグマ変調器とし
て、またその周波数以上ではデルタ変調器として作動す
る。可変低域フィルタのコーナ周波数は、一定の信号条
件の下で、先行技術の漏洩積分器に普通用いられる低い
固定したコーナ周波数（メツセージ帯域の底に近い）に
比較してメツセージ帯域の比較的高い周波数を帯びる。

本発明のこの態様により、可変周波数の単極低域フィル
タは制御信号に応じてデルタ方式とデルタシグマ方式と
の間の遷移周波数を調節することによって適応機能を果
たす。積分器の利得を変える要求はない。かくて、可変
低域フィルタ、または可変「漏洩積分器」は、簡単かつ
安価にその可変カットオフ周波数以上でデルタ変調積分
機能を提供し、それによって積分周波数が変化するがフ
ィルタのカットオフ周波数以下の周波数で利得が変化し
ない積分器が提供される。カットオフ周波数が変移する
につれて、カットオフ周波数以上の積分利得は好適実施
例において６　ｄＢ／オクターブでロールオフする単極
低域フィルタ特性の変移により変化する。

この新規な装置は、動的に変化する信号条件に応じてデ
ルタおよびデルタシグマ変調器ならびに復調器の特性を
利用して、高レベル高周波信号のある所で低周波雑音に
関して特に、改良されたＳＮ性能を提供するものである
。また本装置は、漏洩積分器の積分誤差に対する感度減
少の利点をも保持する。さらに、実際の回路実施に際し
て、可変周波数低域フィルタは低周波数および直流で一
定の利得を有するので、適応フィルタ回路の入力におけ
るオフセットは、フィルタ周波数が高速で変化するとき
に可聴サンプを生じる公算が少ない。

好適な実施例では、可変周波数低域フィルタは、変化し
得る利得を持つ積分器のまわりに広帯域負帰還を行うこ
とによって実現される。積分器の順利得が十分な余裕だ
け帰還率を越える周波数では、周波数レスポンスは帰還
回路網のそれの逆数、すなわちフラットレスポンスであ
る。より高い周波数では、積分器の順利得は帰還率より
小であり、全体のレスポンスは積分器のレスポンスにな
る。

このようにして、レスポンスがフラットから積分まで変
化する周波数は、積分器の利得の関数として変化し、す
なわち回路は可変周波数の単極低域フィルタとして機能
する。

好適な実施例において、回路は可変フィルタと縦統持続
された付加的棚状（シェルピング）低域フィルタを含む
。この追加のフィルタは固定のプリエンフアシス（エン
つ−ダの場合）およヒシエンファシス（デコーダの場合
）回路網として働き、雑音変調の可聴度を減少させると
ともに、第２積分器として雑音整形を与えかつ変調器の
アイドルパターンを改善する。さらに、エンコーダの好
適な実施例において、追加の棚状低域フィルタは追加の
雑音整形の目的で入力比較器に至る帰還ループ内に置か
れる。

本発明の第２態様によると、適応制御信号発生器は可変
低域フィルタ周波数を調節する制御信号を発生させる有
効な「ビット流れローディング」を測定する。ビット流
れローディングはコード化された可聴ビット流れで運ば
れる情報量の目安である。本発明による適応制御信号発
生器は、高いビット流れローディングを保つ簡単でしか
も有効な手段を提供するアナログ領域で作動する。さら
に、本発明のこの態様の適応制御信号発生器は、その整
流および平滑回路の性質により先天的に高速応答するこ
とができ、また過渡現象の開始時に過負荷を最小にする
ためある先行技術の適応回路で使用された特別の「高速
化」回路網を必要としない。本発明のこの面は、前述の
可変利得、固定周波数の漏洩積分器装置を含む在来のデ
ルタ変調装置と共に使用することもできる。

デルタ変調信号は積分器を用いてデコードされるので、
デルタ変調ビット流れの音声内容はそのビット流れが積
分されるときに作られるデコードされた音声信号の時間
導関数と考えられる。もちろん、音声信号の導関数はそ
の傾斜である。本発明のこの面は、適応デルタ調節器が
傾斜の変化に応じてステップサイズを調節するので（例
えば、理想の適応デルタ変調器が加えられた音声信号の
傾斜に必ず適合するので）、ビット流れの音声内容、す
なわち傾斜の目安は、デルタ変調装置またはハイブリッ
ドデルタ・デルタシグマ変調装置の傾斜処理能力の調節
に用いるのに好適である。ビット流れの音声内容（ビッ
ト流れローディング）が増大するにつれて、それはビッ
ト流れの中にますます多くの情報が存在することを示し
、またデータ変調器が傾斜の過ローディングに接近して
いることを示す。理想的には、ビット流れ中の情報は傾
斜の過ローディングなしで最大にされることが望ましい
。

本発明のこの面の教示により、ビット流れの音声内容は
アナログ領域に変換され、整流され、そして平滑化され
る。オプションとして、整流されそして平滑化された信
号は次に、帰還ループ配列内の適応素子に制御信号を供
給する指数装置、二乗装置、または三乗装置のような非
直線回路に印加される。ある応用では、非直線回路は省
略されることがある。非直線回路の有無にかかわらず、
アナログ可聴圧縮器形の作用が達成される。非直線回路
がある場合、ビット流れローディングがますます高いレ
ベルに増大するにつれて、適応度はますます増大する速
度で増し、そして圧縮器の純制限に似た有限の制限に近
づく。非直線回路が省略される場合には、制御回路の利
得によって定められる一定の圧縮比を生じる。

本発明のこの面の好適な実施例において、ビット流れの
音声内容は、メツセージ周波数帯のすぐ上でしかもビッ
ト流れを′作るのに用いられるクロック周波数より低い
コーナ周波数を持つ固定低域フィルタにコード化ビット
流れを加えることによってアナログ領域に変換すること
ができるので、可聴帯域より高い周波数でクロック信号
成分が除去される。フィルタ出力、すなわちアナログ信
号はピーク整流され、非直線時定数により平滑化され、
そして可変低域フィルタの制御入力に加わるようにオプ
ションの非直線回路に加えられる。フィルタのカットオ
フ周波数は印加された制御信号の直線関数である。ピー
クのビット流ローディングが増加するにつれて、可変低
域フィルタのカットオフ周波数は増加する。

以下、本発明の実施例を付図に関して詳しく説明する。

いま図面の第１図は本発明の第１面、すなわち可変周波
数低域適応フィルタ、および本発明の第２面、すなわち
ビット流ローディング応動適応制御信号発生器、の両方
を組み込んでいる変調器またはエンコーダに具現された
本発明の好適な実施例の機能ブロック図をボす。第２図
は復調器またはデコーダに具現された本発明の好適な実
施例の機能ブロック図である。エンコーダはデコーダを
含むので、第１図のエンコーダのみを詳しく説明する。

エンコーダにも存在するデコーダの対応する機能素子は
一般に同じ参照数字で表示されるが、第２図のデコーダ
にはプライム符号（ｒ、Ｊ）が付いている。

第１図から、アナログ可聴入力が入力端子２に加えられ
、これは印加された入力可聴信号とエンコーダの局部デ
コーダの出力で再形成されたアナログ音声信号との差を
計算する減算器（６）に供給される。この差は演算増幅
比較器（８）によって２つの２進レベルの内の１つに量
子化され、次に端子（４）でクロック入力によりクロッ
クされるＤフリップフロップ（１０）によって時間抜取
りされる。

Ｄフリップ７０ツブ（１０）はコード化されたディジタ
ル信号出力を出力端子（１２）に供給するとともに可変
周波数の低域適応フィルタ（１４）に供給する。

減算器（６）、フィルタ（１７）、比較器（８）、およ
びフリップフロップ（１０）は、減算器（６）に加えら
れる２つのアナログ信号ならびに端子（１２）で利用で
きるディジタルコード化出力信号を発生させるために７
リツプフロツプ（１０）に加えられる端子（４）からの
クロック抜取信号に応動するディジタル化装置を含む。

出力信号はディジタルビット流れであり、各単ディジタ
ルビットは各クロック時間での２つのアナログ信号の機
能（フィルタされた差）に応動する。

第３図はフィルタの低周波休止位置および高周波制限位
置を実線で表わしかつ中間位置の数列を鎖線で表わす、
可変周波数フィルタ（１４）ならびに（１４’）の理論
的レスポンス曲線の１組を示す。もちろん、フィルタの
コーナ周波数は直流制御信号に応じて事実上無現数をと
ることができる。

可変周波数低域フィルタ（１４）の出力は、減算器（６
）の反転入力に加えられる局部アナログデコーダ信号〔
端子（１１）で得られる〕を供給する低域棚状フィルタ
（１６）に送られる。フィルタ（１６）はエンコーダに
おいて固定のプリエンファシスを与え、フィルタ（１６
’）はデコーダにおいて固定のデエンファシスを与える
。両フィルタ（１６および１６′）は雑音整形を与える
とともに第２積分器として働く。

第４図は低域単極棚状フィルタ（１６および１６′）の
理論的レスポンス曲線を示す。シェルフ（棚）レスポン
スのブレーク（中断）周波数ｆ１およびｆ２を以下に説
明する。第１図のエンコーダにおいて、フィルタ（１６
）がプリエンファシス効果を示すのは、それが減算器（
６）に加えられる帰還ループ内に含まれているからであ
る。かくて、エンコーダではそのレスポンスは第４図に
示されるレスポンスを相補してｆｌとｆ２との間で６　
ｄＢ／オクターブ上昇される。第２図のデコーダでは、
フィルタ（１６’）は図示のレスポンスに従ってジエン
ファシス効果を与え、すなわちｆｌとｆ２との間で６　
ｄＢ／オクターブ降下される。

減算器（６）と比較器（８）との間にもう１つの低域柵
状フィルタ（１７）がエンコーダに具備される。フィル
タ（１７）は、フィルタ（１６）によって得られるより
も低い周波数までの雑音整形を運びながら、エンコーダ
において追加の雑音整形を与える。フィルタ（１７）の
配置は、それがプリエンファシスに影響を及ぼさずかつ
エンコーダの過負荷能力にごくわずかしか影響を及ぼさ
ないようになっている。

第５図は低域棚状フィルタ（１７）の理論的レスポンス
曲線を示す。フィルタ（１７）のシェル７レスポンスの
ブレーク周波数ｆ３およびｆ４を以下に説明する。

フィルタ（１６）のブレーク周波数ｆ１およびフィルタ
（１７）のブレーク周波数ｆ４はほぼ同じである。かく
てエンコーダでは、フィルタ（１６および１７）の縦続
配列は、同様に低域棚状特性の結合レスポンスを生じる
。第６図はフィルタ（１６および１７）の理論的結合レ
スポンス曲線を示す。

Ｄフリップ７０ツブ（１０）からのディジタルビット流
れは、制御信号を可変周波数フィルタ（１４）に加えて
そのコーナ（カットオフ）周波数を制御する適応制御信
号発生器（１８）にも加えられる。適応制御信号発生器
（１８）は低域フィルタ（２０）と、全波ピーク応動整
流器（２２）と、平滑回路（２４）と、（オプションの
）非直線回路、すなわち単調に増加する傾斜を持つ機能
を具現する例えば指数回路（２６）とを含んでいる。二
乗または三乗回路は適しているが、実際には指数回路が
用いられるのは、かかる回路がバイポーラトランジスタ
を用いて容易に実現されるからである。オプションの非
直線回路が用いられるとき性能の改善が得られるが、あ
る応用では非直線回路を省略することが望ましいことが
ある。第２図に示されるデコーダでは、ディジクル入力
（２８）は第１図のエンコーダの出力に得られるような
ディジタル信号を受信する。デコーダの端子（３０）に
おける音声出力信号は、デコーダが第１図のエンコーダ
からコード化ディジタル信号を受信するとき第１図のエ
ンコーダの端子（２）における入力信号によく似ている
。Ｄフリップ７０ツブ（１０’）は、極めてきれいなデ
ィジタルビット流れを適応フィルタ（１４’）に供給す
るように、第２図のデコーダの入力に供給される。

可変周波数フィルタ（１４）はいろいろな方法で具現す
ることができる。１つの方法は、それを帰還ループ内の
可変利得積分器として具現することである。例えば可変
利得積分器は、可変電流利得増幅器として働く可変相互
コンダクタンス増幅器と共に演算増幅器として構成され
る。適当な既製の可変増幅器は、２個の双可変演算増幅
器を持つＲＣＡ　ＣＡ３２８０集積回路である。２個の
可変増幅器の内の１個はエンコーダに使用されるが、他
はデコーダに使用される。かかる配列は、本発明のエン
コーダおよびデコーダが例えばディジタル遅延線用のデ
ィジタル信号を供給する同一構造のパッケージ内で使用
されるときに特に役立つ。エンコーダおよびデコーダが
同一回路基板上になく、かつ同じ集積回路チップ上のデ
バイスを共有しない、他の応用では、周知の構成部品整
合法および温度補償法が要求されると思われる。また、
実際の履行の応用および実装は１〜２　ＭＨｚ程度の極
めて速いクロック速度の使用を可能にする。しかし、か
かる速いクロック速度は本発明にとって必要ではない。

可変増幅器の内部直線化ダイオードの抵抗と並列な外部
コンデンサを用いて低域棚状フィルタ（１６）の極（ブ
レークｍ’ｉｒ　１）を決定することができ、抵抗器と
もう１つのコンデンサとの組合せはフィルタ（Ｉ６）の
ゼロ（ブレーク周波数ｒｚ）を決定する。可変増幅器の
内部直線化ダイオードおよび外部コンデンサによって決
定される極は信号レベルならびに温度と共に変化する。

エンコーダおよびデコーダが同一プリント回路基板上に
ありかつ同じ集積回路デバイスの両半分を使用する実際
の実施例では、極めて密なトラッキングがある。

上述の通り、他の応用では、周知の方法を用いる追加の
構成部品整合および温度補償が必要になるかもしれない
。

１〜２　ＭＨｚ程度の極めて速いクロック速度では、低
域棚状回路網のゼロ（フィルタ１６のブレーク周波数ｒ
ｚ）は可聴スペクトルの上方に、すなわち実際の実施例
における約２０〜３ＱｋＨｚのゼロ周波数装置かれ、プ
リエンファシスおよびジエンファシスの完全な効果が得
られるようになる。より低いクロック速度では、ゼロは
装置の安定を保つように周波数を下げなければならない
。

＝２７− 正確なブレーク周波゛１ま必要ではないが、好適な実施
例では、プリエンファシスおよびジエンファシス・雑音
整形棚状回路網の極周波数（第１図のフィルタ１６のｆ
、に対応するより低いブレーク周波数）として６　ｋＨ
ｚが選択されたのは、それが適応範囲と信号処理能力と
の間で正当な妥協を与えるからである。６　ｋＨｚの選
択の背後にある合理性は、大部分の音楽のスペクトルエ
ンベロープが、平均して、音楽の低周波成分が高周波成
分より高いレベルでありかつ成分は２５マイクロ秒の速
度でロールオフする曲線、すなわち６　ｋＨｚで単極ロ
ールオフの曲線にほぼ従うようなエンベロープであると
いう認識に基づいている。かくて、６ｋＨｚで単極を有
するプリエンファシス曲線は音楽信号を「プレホワイト
」シ、即ち合成皮信号がほぼホワイト（フラット）なス
ペクトルバランスを有するように高周波数成分を押し上
げる。プリエンファシスは高い周波数で過負荷の公算を
増すように思われるが、これが起こらないのは大部分の
音楽がプリエンファシスの後でも装置を過負荷にする高
レベル高周波成分を含まない〆もである。

実際の実施例では、可変周波数低域フィルタは理論的制
版として６ｋＨｚに近いコーナ周波数を有する。かくて
、プリエンファシス・ジエンファシス棚状回路網と縦続
接続されたその可変フィルタの全体的効果は、６　ｋＨ
ｚ以上の周波数で２極ロールオフである。２極ロールオ
フは単極ロールオフよりもはるかに良好な高周波雑音変
調の減少を与える一方、高周波過負荷能力に悪影響を及
ぼす。

しかしこれはダイナミックレンジの若干を犠牲にするこ
とによって回復され、これは適切をはるかに上回る。本
発明の１つの実施例は約１１０ｄＢを越えるダイナミッ
クレンジを有し、かくて単極プリエンファシスの高周波
過負荷能力は回路に対する公称入力レベルを可聴スペク
トルの上端（１５ｋＨｚ）での付加的増幅と同じ量、す
なわち約８ｄＢだけ減らすことによって回復される。

帰還路は回路の作動モードを変え、可変利得積分器を可
変周波数積分器に変えるが、′その帰還路なしでは回路
は在来の可変ステップサイズのデル夕変調器として働き
、追・加の雑音整形は低域棚状回路網によって供給され
る。

可変周波数積分器がデルタ変調器からデルタシグマ変調
器にスイッチするターンオーバ周波数は、適応制御信号
と共に変化する。可変利得増幅器および演算増幅器の組
合せのまわりに加えられる帰還と共動して可変利得増幅
器と組み合わされて作動する演算増幅器の帰還路にある
外部コンデンサの効果は、可変周波数の漏洩積分器を形
成する極を提供する。この回路網のまわりに加えられる
帰還は低周波利得を固定値に制限し、すなわち演算増幅
器および可変利得増幅器の組合せのまわりの帰還路のル
ープ利得が１より大であるとき低周波数で、周波数レス
ポンスは帰還路の抵抗器により定められる通り平らであ
る。ループ利得が１以下に降下するとき高周波数で、全
利得が本質的に開ループ利得であるのは、帰還抵抗器の
寄与が無視できるようになるからである。すると、その
結果は周波数が変わる低周波極であるのは、低周波利得
が一定になって順利得の量が変化するからである。帰還
に起因する固定利得が変化する開ループ利得と交差する
点は、順利得の変化につれて極を移動させる。

この種の実施例では、フィルタの適応の範囲はフィルタ
の達し得る最高周波数が棚状回路網の極周波数にほぼ等
しいように制限される。これは適応範囲と信号処理能力
との間の正当な妥協を与える。棚状回路網の極周波数が
低くされた場合は、最大信号レベル曲線は周波数が低下
するように移動し、それによってより低い周波数に関し
て高周波信号処理能力が減少される。

回路は、定常状態に基づいて、可変周波数フィルタのコ
ーナ周波数が最大振幅レベルで印加された正弦波の周波
数に事実上一致するように作動する。もし印加された正
弦波が回路パラメータを選択する最大レベルより低い振
幅レベルを有するならば、フィルタのコーナ周波数は正
弦波の周波数に完全に移動せずより低い周波数となり、
フィルタは、適当なビット流のローディングを保つに足
るエンコーダ利得を正弦波周波数で提供するように正弦
波周波数よりし１コ一ナ周波数を受は入れる。

この装置のもう１つの利点は、可変利得の積分器を使用
するものだけではなくイクルス高さが変調されるものを
も含む、先行技術の可変ステップサイズのデルタ変調器
に生じる可聴「サンプ」を事実上除去することである。

例えば、本発明の装置において、利得は低周波数および
直流で変化せず、かくて、先行技術の可変利得積−分器
形デルタ変調器にあるような電圧制御される素子の入力
オフセットの変化する増幅がない。本発明の回路は可変
増幅器でのどんなオフセットトリムもなしに作ることが
できる。

上述の通り、約１〜２　ＭＨｚのクロック速度は、エン
コーダおよびデコーダがディジタル可聴遅延線の環境で
使用されるときに適している。しかし、多くの応用では
るかに低いクロック速度を使用することができ、本発明
にとってはクロック速度は重要ではない。エンコーダお
よびデコーダが極めて接近している場合の遅延線のよう
な応用では、エンコーダおよびデコーダの７リツプフロ
ツプ（１０および１０′）はいずれも単一集積回路チッ
プ上に含まれることがある。

多くの応用では、低域フィルタ（２０）は単極ＲＣフィ
ルタとして作られることがある。しかし、より低いクロ
ック速度が用いられる応用では、第２次低域フィルタを
使用することが望ましいかもしれない。フィルタのコー
ナ周波数は、装置全体により処理される可聴帯の上限ま
たはその付近に置くことができる。例えば、約２３ｋＨ
ｚの主フイルタコーナ周波数は約１５ｋＨｚもの高い周
波数の信号を処理しようとする装置に用いるのに適して
いる。低域フィルタはクロック信号成分をフィルタして
、ディジタルビット流れにあるコード化された可聴信号
を表わす連続アナログ信号の出力を供給する。

フリップフロップ出力はアナログ信号として使用される
ので、電源の雑音フィルタが使用されなければならない
。

整流器（２２）は、低域フィルタされたビット流のピー
クに応じて平滑コンデンサを速やかに充電することが望
ましい。平滑回路（２４）は高速アタック・低速減衰の
特性を有する。実際の実施例では、約１０対１の減衰対
アタック時間比が使用される。

適応制御信号発生器（１８）は、しきい値レベルを上回
るとき制御信号が可変周波数フィルタ（１４）の位置を
調節しかつそのレベルを下回るとき制御信号が可変周波
数フィルタに影響を及ぼさないようにしきい値レベルを
セットする装置゛を含むことが望ましい。しきい値レベ
ルを上回るとき、制御信号（例えば電流）がフィルタさ
れ、整流され、そして平滑にされたビット流信号の指数
関数として〔ブロック（２６）の結果として〕増加する
につれて、フィルタのコーナ周波数は上方に周波数偏移
する。

指数器は制御回路の帰還ループと直列に接続された非直
線回路であるので、それは信号レベルの上昇につれてま
すますループ利得が加わるようにする。ビット流れロー
ディングが増すにつれて圧縮比が増大し、その結果十分
に高いビット流れローディングレベルで、それは無限の
圧縮傾斜を持つ自動利得制御回路のように働く。低いレ
ベルでは、圧縮傾斜は緩和されて該′トラッキングの機
械が減少される。

デコーダもこれまで説明された回路のすべてを使用する
が、エンコーダはある追加の回路、すなわち演算増幅器
として具現され、印加入力可聴信号とエンコーダの局部
デコーダの出力で再構成された可聴信号との差を計算す
る減算器６、を必要とする。この差は比較器８により２
つの２進レベルの内の１つに量子化され、次にＤフリッ
プフロップ（１０）によって時間抜取りされる。エンコ
ーダのアナログ可聴入力は、その信号を減算器６として
働く演算増幅器の入力に結合する入力２で印加される。

フィルタ（１６）からの再構成された可聴信号は演算増
幅器に加えられ、再構成された可聴信号の入力可聴信号
に関する極性は減算を生じさせる。

第１図の低域棚状回路網（１６）の雑音整形特性は、そ
の低周波レスポンスを拡大することによって改善するこ
とができる。これはフィルタ（１７）、すなわち演算増
幅減算器（６）の帰還路にあるＲＣ回路網の関数である
。これは′、実施例において約５０〜１００Ｈｚの演算
増幅器の開ループレスポンスのそれに等しい極周波数（
第１図のフィルタ１７のブレーク周波数ｆ３）を持つ棚
状回路網を提供する。演算増幅の帰還路にある直列抵抗
器およびコンデンサは、実施例で約６　ｋＨｚの棚状回
路網のゼロ〔フィルタ（１７）のブレーク周波数ｒａ）
を与える。出力〔可変フィルタ（Ｉ４）と組み合わされ
た〕ではなく回路のこの点に極およびゼロを作る素子を
置くことにより、雑音整形特性のみでプリエンファシス
は影響されず、かくて回路の過負荷限界は事実上影響さ
れない。

これまでの回路動作の説明は動的状態ではなく主として
定常状態を考慮した。本発明の装置は出力制御式帰還ル
ープ装置であるので、それは可聴信号圧縮器および伸長
器と同じ動信号作用、例えば圧縮器における信号の行過
ぎ量および伸長器における信号の不足量に影響されやす
い。エンベロープが速やかに上昇する音声信号が本発明
のエンコーダに加えられると、定常状態の適応レベルよ
−３６〜 り上に設けられたヘッドルームは、ビット流れを過負荷
にせずにどれだけ多くのレベルが装置の行過ぎ量に使用
できるかを決定する。適応レベル制御信号路においてし
きい値を調節すると、定常状態適応レベルの値とビット
流の過負荷点との間のヘッド、ルームの量を選択するこ
とができる。

理想的には、デルタ変調器は前述の通りビット流れロー
ディングを最適にするように作動する。

すなわち、可変周波数低域フィルタのコーナ周波数は、
過負荷またはクリッピングなしにビット流れにある情報
を最大にするように選択される。ビット流れが過負荷に
なると、それは１または０の長い流れを作り、それがで
きるだけ大きく正または負に回転していることを示す。

こうした条件の下で、低域に波されたビット流れは、正
または負のクリップされた波形、例えばまっすぐな水平
線のように見える。かかるクリップされた信号が例えば
固定利得の積分器に加えられると、積分器の出力は絶え
ず上昇また降下する電圧であり、それは回転速度を制限
される。適応レベル制御信号回路にある非直線平滑回路
網の増強時間を調節することによって、装置の増強時間
は行過ぎ量が最大の大きさを越えないようにセットする
ことができる。定常状態の適応レベルと共にその増強時
間の調節により、装置はビット流れを過度にオーバーロ
ードしたりクリップしたすせずに予想される行過ぎ量に
合わせることができる。

【図面の簡単な説明】

第１図は本発明の第１面、すなわち可変周波数低域適応
フィルタ、および本発明の第２面、すなわちビット流れ
ローディングに応動する適応制御信号発生器、の両方を
含む変調器またはエンコーダに具体化された本発明の好
適な実施例の機能ブロック図、第２図は復調器またはデ
コーダに具体化された本発明の好適な実施例の機能ブロ
ック図、第３図は１つの制限として接近されるフィルタ
の休止している低周波極端位置およびフィルタの高周波
極端位置をそれぞれ実線で示し、かつ中間位置の数例を
鎖線で示す、第１図の可変周波数フィルタ（１４および
１４′）用の１組の理論的レスポンス曲線（利得対周波
数（対数目盛））を示す図、第４図は第１図および第２
図の単極低域棚状フィルタ（１６および１６′）用の理
論的レスポンス曲線をそれぞれ示す図、第５図は第１図
の単極低域棚状フィルタ（１７）用の理論的レスポンス
曲線を示す図、第６図は第１図の単極低域棚状フィルタ
（１６）用の理論的組合せレスポンス曲線を示す図であ
る。 符号の説明二〇−減算器；８−比較器；１０．１０’−
Ｄフリップ７０ツブ；　１４，１４’−可変周波数低域
適応フィルタ、１６．１６’−フィルタ（Ｌ、ｆｚ）；
　１８．１８’−適応制御信号発生器 特許出願代理人

Claims (32)

【特許請求の範囲】
1. （１）アナログ入力信号とクロックサンプリング信号と
   を表わすとともにそれに応答してディジタルコード化出
   力信号を発生させるために、メッセージ周波数帯域で作
   動する適応単ビットディジタルエンコーダであって、 第１および第２アナログ信号と前記クロックサンプリン
   グ信号に応答して前記ディジタルコード化出力信号を発
   生させるディジタル化装置（８、１０）において、前記
   出力信号は、各単一ディジタルビットが各クロックサン
   プリング信号の標本時間で、第１および第２アナログ信
   号の機能に応答するディジタルビット流れであるディジ
   タル化装置（８、１０）と、 前記アナログ電気入力信号を前記ディジタル化装置に前
   記第１アナログ信号として結合する装置と、 前記ディジタルビット流れに応答して適応制御信号を発
   生させる制御信号発生装置（１８）と、前記ディジタル
   コード化出力信号に応答してメッセージ周波帯域を前記
   適応制御信号に応じて第１および第２作動方式に動的に
   分割する適応装置（１４）にして、アナログ信号を発生
   させるために、前記第１作動方式を受けるメッセージ周
   波数帯域における適応装置が、前記ディジタルコード化
   出力信号に対してデルタシグマ変調を与え、且つ前記第
   ２作動方式を受けるメッセージ周波数帯域における適応
   装置が、前記ディジタルコード化出力信号に対してデル
   タ変調を与える適応装置（１４）と、 前記適応装置によって発生するアナログ信号を、前記第
   ２アナログ信号として、前記ディジタル化装置と結合さ
   せる装置（６）と を含むことを特徴とするエンコーダ。
2. （２）前記適応装置の第１作動方式が前記第２作動方式
   よりもメッセージ周波数帯域の低い周波数で作動するこ
   と を特徴とする請求項１記載のエンコーダ。
3. （３）前記第１作動方式を受けるメッセージ周波数帯域
   部分における前記適応装置が低域フィルタの通過帯域と
   して作用し、且つ前記第２作動方式を受けるメッセージ
   周波数帯域部分における前記適応装置が積分器として作
   用することを特徴とする請求項１記載のエンコーダ。
4. （４）前記適応装置が可変周波数低域フィルタ（１４）
   を含み、前記低域フィルタのコーナ周波数が前記適応制
   御信号に応答することによって、フィルタのコーナ周波
   数より低いメッセージ周波数部分がフィルタの通過帯域
   内にありかつコーナ周波数より高いメッセージ周波数部
   分が積分機能を果たすようにロールオフされることを特
   徴とする請求項１ないし３のいずれか１つに記載のエン
   コーダ。
5. （５）前記低域フィルタは単極フィルタであることを特
   徴とする請求項４記載のエンコーダ。
6. （６）前記制御信号発生装置が、前記ディジタルビット
   流れの情報を表わすアナログ信号を与えるために、前記
   ディジタルビット流れからクロックサンプリング信号成
   分を除去する装置（２０）と、前記ディジタルビット流
   れから得られる前記アナログ信号を整流する装置（２２
   ）と、前記整流される信号を平滑化する装置（２４）と
   を含む、ことを特徴とする請求項１ないし３のいずれか
   １つに記載のエンコーダ。
7. （７）前記制御信号発生装置は前記平滑化された信号を
   非直線処理する装置（２６）をさらに含む、ことを特徴
   とする請求項６記載のエンコーダ。
8. （８）前記整流装置はピーク応答整流器を含む、ことを
   特徴とする請求項６記載のエンコーダ。
9. （９）前記平滑装置は高速充電時間および低速放電時間
   を有する時定数回路を含む、ことを特徴とする請求項６
   記載のエンコーダ。
10. （１０）前記平滑化された信号を非直線処理する前記装
    置は指数化回路を含むことを特徴とする請求項６記載の
    エンコーダ。
11. （１１）前記適応装置により発生するアナログ信号を前
    記ディジタル化装置に結合する前記装置が、雑音整形フ
    ィルタ（１６）を含むことを特徴とする請求項１ないし
    ３のいずれか１つに記載のエンコーダ。
12. （１２）前記雑音整形フィルタが第２積分器としても且
    つプリエンファシス回路網としても作動することを特徴
    とする請求項１１記載のエンコーダ。
13. （１３）前記雑音整形フィルタが低域棚状回路網の特性
    を有することを特徴とする請求項１１記載のエンコーダ
    。
14. （１４）前記ディジタル化装置が更に別の雑音整形フィ
    ルタ（１７）を含むことを特徴とする請求項１３記載の
    エンコーダ。
15. （１５）前記別の雑音整形フィルタが低域棚状回路網の
    特性を有し、前記追加の雑音整形フィルタの特性が前記
    他の雑音整形フィルタの低周波レスポンスを拡大する働
    きをする、ことを特徴とする請求項１４記載のエンコー
    ダ。
16. （１６）ディジタルコード化入力信号を表わすとともに
    それに応じてアナログ出力信号を発生させるために、メ
    ッセージ周波数帯域で作動する適応単ビットディジタル
    デコーダであって、 ディジタルビット流れに応答して適応制御信号を発生さ
    せる制御信号発生装置（１８′）と、ディジタルビット
    流れに応答して、メッセージ周波数帯域を前記適応制御
    信号に応じて第１および第２作動方式に動的に分割する
    適応装置（１４′）にして、アナログ信号を発生させる
    ために、前記第１作動方式を受けるメッセージ周波数帯
    域における適応装置が、前記ディジタルビット流れに対
    してデルタシグマ変調を与え、且つ前記第２作動方式を
    受けるメッセージ周波数帯域における適応装置が、前記
    ディジタルビット流れに対してデルタ変調を与える適応
    装置（１４′）と、 前記ディジタルコード化入力信号を前記制御信号発生装
    置および前記適応装置に前記ディジタルビット流れとし
    て結合する装置（１０′）と、前記アナログ出力信号を
    供給する出力装置（３０）と、 前記適応装置により発生するアナログ信号を前記出力装
    置に結合する装置（１６′）と を含むことを特徴とするデコーダ。
17. （１７）前記適応装置の第１作動方式は第２作動方式よ
    りもメッセージ周波帯域の低い周波数で作動することを
    特徴とする請求項１６記載によるデコーダ。
18. （１８）前記第１作動方式を受けるメッセージ周波数帯
    の部分にある前記適応装置は低域フィルタの通過帯域と
    して作動し、また前記第２作動方式を受けるメッセージ
    周波数帯域部分にある前記適応装置は積分器として作動
    することを特徴とする請求項１６記載によるデコーダ。
19. （１９）前記適応装置は可変周波数低域フィルタ（１４
    ′）を含み、低域フィルタのコーナ周波数は前記適応制
    御信号に応答し、それによってフィルタのコーナ周波数
    より低いメッセージ周波数帯域部分はフィルタ通過帯域
    内にあり、かつコーナ周波数より高いメッセージ周波数
    帯域部分は積分機能を与えるようにロールオフされるこ
    とを特徴とする請求項１６ないし１８のいずれか１つに
    記載のデコーダ。
20. （２０）前記低域フィルタは単極フィルタであることを
    特徴とする請求項１９記載によるデコーダ。
21. （２１）前記制御信号発生装置は、前記ディジタルビッ
    ト流れからクロックサンプリング信号成分を除去して前
    記ディジタルビット流れにある情報を表わすアナログ信
    号を供給する装置（２０′）と、前記ディジタルビット
    流れから得られた前記アナログ信号を整流する装置（２
    ２′）と、前記整流された信号を平滑化する装置（２４
    ′）とを含むことを特徴とする請求項１６ないし１８の
    いずれか１つに記載のデコーダ。
22. （２２）前記制御信号発生装置は前記平滑化された信号
    を非直線処理する装置（２６′）をさらに含む、ことを
    特徴とする請求項２１記載のデコーダ。
23. （２３）前記整流装置はピーク応動整流器を含む、こと
    を特徴とする請求項２１記載のデコーダ。
24. （２４）前記平滑装置は高速充電時間および低速放電時
    間を持つ時定数回路を含むことを特徴とする請求項２１
    記載のデコーダ。
25. （２５）前記平滑化された信号を非直線処理する前記装
    置は指数化回路を含むことを特徴とする請求項２１記載
    のデコーダ。
26. （２６）前記適応装置により発生するアナログ信号を前
    記出力装置に結合する前記装置が、ジエンファシス回路
    網（１６′）を含むことを特徴とする請求項１６ないし
    １８のいずれか１つに記載のデコーダ。
27. （２７）前記ジエンファシス回路網は低域棚状回路網の
    特性を有する、ことを特徴とする請求項２６記載のデコ
    ーダ。
28. （２８）コード化ディジタルビット流れに応答して適応
    単ビットディジタルエンコーダまたはデコーダに用いる
    適応制御信号を発生させる制御信号発生器であって、 前記ディジタルビット流れの情報を表わすアナログ信号
    を与えるために、前記ディジタルビット流れからクロッ
    クサンプリング信号成分を除去する装置（２０′）と、
    ディジタルビット流れから得られる前記アナログ信号を
    整流する装置（２２′）と、前記整流された信号を平滑
    化する装置（２４′）とを含むことを特徴とする制御信
    号発生器。
29. （２９）前記平滑化された信号を非直線処理して前記適
    応制御信号を供給する装置（２６）をさらに含むことを
    特徴とする請求項２８記載の制御信号発生器。
30. （３０）前記整流装置（２２）はピーク応動整流器を含
    むことを特徴とする請求項２８記載の制御信号発生器。
31. （３１）前記平滑化装置（２４）が、高速充電および低
    速放電時間を有する時定数回路を含むことを特徴とする
    請求項２８記載の制御信号発生器。
32. （３２）前記平滑化された信号を非直線処理する前記装
    置が、指数化回路を含むことを特徴とする請求項２８記
    載の制御信号発生器。