JP3506565B2 - ディスク記憶装置のａｇｃ回路 - Google Patents
ディスク記憶装置のａｇｃ回路Info
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- G11B5/027—Analogue recording
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Description
【０００１】
【発明の属する技術分野】本発明は、ディスク記憶装置
において、リードチャネルに用いられ、ヘッドの読み取
り信号を一定レベルに制御するためのディスク記憶装置
のＡＧＣ回路に関する。
において、リードチャネルに用いられ、ヘッドの読み取
り信号を一定レベルに制御するためのディスク記憶装置
のＡＧＣ回路に関する。
【０００２】磁気ディスク装置は、磁気ディスクに磁気
ヘッドにより、データを書き込み／読みだす記憶装置で
ある。この磁気ディスク装置は、磁気ディスクに書き込
まれた情報を読みだすために、リードチャネルを有して
いる。このリードチャネルの内、ＡＧＣ（自動利得制
御）回路は、読みだされたデータの振幅を一定に整える
目的のため、設けられている。
ヘッドにより、データを書き込み／読みだす記憶装置で
ある。この磁気ディスク装置は、磁気ディスクに書き込
まれた情報を読みだすために、リードチャネルを有して
いる。このリードチャネルの内、ＡＧＣ（自動利得制
御）回路は、読みだされたデータの振幅を一定に整える
目的のため、設けられている。
【０００３】即ち、記憶媒体の表面は、一見平坦にみえ
るが、実際の信号は、微小な媒体欠陥や媒体のムラによ
り、出力変動がある。このため、ＡＧＣ回路において、
読み出し信号を一定振幅に制御してから、復調のための
信号処理を行っている。
るが、実際の信号は、微小な媒体欠陥や媒体のムラによ
り、出力変動がある。このため、ＡＧＣ回路において、
読み出し信号を一定振幅に制御してから、復調のための
信号処理を行っている。
【０００４】一方、パーシャルレスポンスシステムのリ
ードチャネルにおいて用いられるＡＧＣ回路は、デジタ
ルデータによるフィードバックループを有する。このフ
ィードバックループ内において、デジタルの誤差信号を
アナログ制御量に変換するための電流型デジタル／アナ
ログ変換器と、ループフィルタとが用いられる。この電
流型デジタル／アナログ変換器は、磁気ディスクのＡＧ
Ｃ調整領域が最小となるように、アナログ制御量を設定
することが求められる。
ードチャネルにおいて用いられるＡＧＣ回路は、デジタ
ルデータによるフィードバックループを有する。このフ
ィードバックループ内において、デジタルの誤差信号を
アナログ制御量に変換するための電流型デジタル／アナ
ログ変換器と、ループフィルタとが用いられる。この電
流型デジタル／アナログ変換器は、磁気ディスクのＡＧ
Ｃ調整領域が最小となるように、アナログ制御量を設定
することが求められる。
【０００５】
【従来の技術】図２３は従来技術の構成図、図２４は従
来技術の説明図である。
来技術の説明図である。
【０００６】図２３は、パーシャルレスポンスシステム
のリードチャネルに用いられるデジタルＡＧＣ回路を示
す。磁気ディスク（図示せず）より磁気ヘッド（図示せ
ず）が読み取ったアナログ信号は、ゲイン制御アンプ９
０に入力される。ゲイン制御アンプ（ＧＣＡ）９０は、
制御電圧に応じたゲインで入力信号を増幅する。
のリードチャネルに用いられるデジタルＡＧＣ回路を示
す。磁気ディスク（図示せず）より磁気ヘッド（図示せ
ず）が読み取ったアナログ信号は、ゲイン制御アンプ９
０に入力される。ゲイン制御アンプ（ＧＣＡ）９０は、
制御電圧に応じたゲインで入力信号を増幅する。
【０００７】このゲイン制御アンプ９０の出力は、アナ
ログフィルタ−９１に入力される。アナログフィルター
９１は、ＰＲ−４（Partial Response class 4) のフィ
ルターである。アナログフィルター９１の出力は、アナ
ログ／デジタル変換器９２に入力される。アナログ／デ
ジタル変換器９２は、電圧制御発振器のクロックである
ＶＦＯクロックに応じて、アナログフィルタ−９１の出
力をサンプリングして、デジタル値に変換する。このデ
ジタル値が、デジタルＡＧＣ回路の出力である。
ログフィルタ−９１に入力される。アナログフィルター
９１は、ＰＲ−４（Partial Response class 4) のフィ
ルターである。アナログフィルター９１の出力は、アナ
ログ／デジタル変換器９２に入力される。アナログ／デ
ジタル変換器９２は、電圧制御発振器のクロックである
ＶＦＯクロックに応じて、アナログフィルタ−９１の出
力をサンプリングして、デジタル値に変換する。このデ
ジタル値が、デジタルＡＧＣ回路の出力である。
【０００８】変換されたデジタル値は、ゲイン訂正回路
９３に入力される。ゲイン訂正回路は、この入力された
デジタル値と、目標振幅値との誤差を算出する。この誤
差信号は、電流型デジタル／アナログ変換器９４に入力
される。電流型デジタル／アナログ変換器９４は、デジ
タルの誤差信号をアナログの電流量に変換する。
９３に入力される。ゲイン訂正回路は、この入力された
デジタル値と、目標振幅値との誤差を算出する。この誤
差信号は、電流型デジタル／アナログ変換器９４に入力
される。電流型デジタル／アナログ変換器９４は、デジ
タルの誤差信号をアナログの電流量に変換する。
【０００９】このアナログの電流は、コンデンサで構成
されるループフィルタ９５に入力される。ループフィル
タ９５は、アナログ電流を制御電圧に変換する。そし
て、ループフィルタ９５は、この制御電圧をゲイン制御
アンプ９０に供給する。
されるループフィルタ９５に入力される。ループフィル
タ９５は、アナログ電流を制御電圧に変換する。そし
て、ループフィルタ９５は、この制御電圧をゲイン制御
アンプ９０に供給する。
【００１０】このようなデジタルフィードバックを持つ
ＡＤＣ回路の動作を、図２４により、説明する。図２４
に示すように、誤差信号は、アナログ／デジタル変換器
９２のサンプリング周期毎に、更新されるから、誤差電
流も、アナログ／デジタル変換器９２のサンプリング周
期毎に、更新される。
ＡＤＣ回路の動作を、図２４により、説明する。図２４
に示すように、誤差信号は、アナログ／デジタル変換器
９２のサンプリング周期毎に、更新されるから、誤差電
流も、アナログ／デジタル変換器９２のサンプリング周
期毎に、更新される。
【００１１】誤差電流がループフィルタ９５のコンデン
サにチャージされて、制御電圧を作成するため、ＡＧＣ
の制御電圧も、アナログ／デジタル変換器９２のサンプ
リング周期毎に更新される。
サにチャージされて、制御電圧を作成するため、ＡＧＣ
の制御電圧も、アナログ／デジタル変換器９２のサンプ
リング周期毎に更新される。
【００１２】ここで、アナログ／デジタル変換器９２の
サンプリング周期をＴ、ループフィルタ９５のコンデン
サの定数をＣ、誤差量の電流値ｉｎ、１サンプル前の制
御電圧をＶn-1 とした場合に、今回の制御電圧Ｖn は、
下記式により表される。
サンプリング周期をＴ、ループフィルタ９５のコンデン
サの定数をＣ、誤差量の電流値ｉｎ、１サンプル前の制
御電圧をＶn-1 とした場合に、今回の制御電圧Ｖn は、
下記式により表される。
【００１３】Ｖn ＝（Ｔ／Ｃ）×ｉｎ＋Ｖn-1
図２５は、従来技術のトラックフォーマットの説明図で
ある。
ある。
【００１４】磁気ディスク媒体上のトラックフォーマッ
トは、図２５に示すように、サーボ領域と、リードライ
ト領域がある。リードライト領域は、データ領域の前に
ギャップ（ＧＡＰ）が設けられている。ギャップには、
単一周期のデータが書かれている。ＡＧＣ制御は、ギャ
ップの読み込み時に、動作する。そして、データ領域の
読み込みに入る前に、ＡＧＣゲインを最適にする必要が
ある。このギャップ領域では、ＡＧＣゲインの調整が行
われるとともに、電圧周波数発振器のクロック（ＶＦＯ
クロック）が同期化され、リードクロックの位相を調整
する。
トは、図２５に示すように、サーボ領域と、リードライ
ト領域がある。リードライト領域は、データ領域の前に
ギャップ（ＧＡＰ）が設けられている。ギャップには、
単一周期のデータが書かれている。ＡＧＣ制御は、ギャ
ップの読み込み時に、動作する。そして、データ領域の
読み込みに入る前に、ＡＧＣゲインを最適にする必要が
ある。このギャップ領域では、ＡＧＣゲインの調整が行
われるとともに、電圧周波数発振器のクロック（ＶＦＯ
クロック）が同期化され、リードクロックの位相を調整
する。
【００１５】従って、ギャップ長は、ＡＧＣゲインを調
整できる時間分設けられる。そして、前述の電流型デジ
タル／アナログ変換器９４の最大電流値とループフィル
タ９５のコンデンサの定数は、ＡＧＣゲインの最適化に
必要なギャップ長が最も短くなるように、調節されてい
た。
整できる時間分設けられる。そして、前述の電流型デジ
タル／アナログ変換器９４の最大電流値とループフィル
タ９５のコンデンサの定数は、ＡＧＣゲインの最適化に
必要なギャップ長が最も短くなるように、調節されてい
た。
【００１６】例えば、周期Ｔ毎の制御電圧の変化量が小
さくて、ゲインの最適化に要するギャップ長が長いよう
では、電流型デジタル／アナログ変換器９４の最大電流
値を増やすか、コンデンサの定数を小さくする。逆に、
周期Ｔ毎の制御電圧の変化量が大きくて、オーバーシュ
ートが生じるようでは、電流型デジタル／アナログ変換
器９４の最大電流値を少なくするか、コンデンサの定数
を大きくする。
さくて、ゲインの最適化に要するギャップ長が長いよう
では、電流型デジタル／アナログ変換器９４の最大電流
値を増やすか、コンデンサの定数を小さくする。逆に、
周期Ｔ毎の制御電圧の変化量が大きくて、オーバーシュ
ートが生じるようでは、電流型デジタル／アナログ変換
器９４の最大電流値を少なくするか、コンデンサの定数
を大きくする。
【００１７】又、図２５に示すように、サーボ領域は、
工場出荷時に書き込まれる。サーボ領域とリード・ライ
ト領域とは、サーボゲート信号＊ＳＶＧＴで判別され
る。
工場出荷時に書き込まれる。サーボ領域とリード・ライ
ト領域とは、サーボゲート信号＊ＳＶＧＴで判別され
る。
【００１８】
【発明が解決しようとする課題】図２６は、従来技術の
問題を説明するためのゾーンビット記録の説明図、図２
７は、従来技術の問題を説明するための従来のＡＧＣ動
作の説明図である。
問題を説明するためのゾーンビット記録の説明図、図２
７は、従来技術の問題を説明するための従来のＡＧＣ動
作の説明図である。
【００１９】しかしながら、従来技術では、次の問題が
あった。
あった。
【００２０】第１に、図２６に示すように、ゾーンビッ
ト記録方法が知られている。このゾーンビット記録方法
は、磁気ディスクを同心円状のゾーンに区切る。そし
て、転送レートを、外側のゾーン程速くする。これによ
り、各ゾーンで同じビット密度となるようにして、記録
密度を向上する。
ト記録方法が知られている。このゾーンビット記録方法
は、磁気ディスクを同心円状のゾーンに区切る。そし
て、転送レートを、外側のゾーン程速くする。これによ
り、各ゾーンで同じビット密度となるようにして、記録
密度を向上する。
【００２１】このようなゾーンビット記録方法に、前述
の従来のＡＧＣのゲイン調整方法を適用すると、次の問
題が生じる。
の従来のＡＧＣのゲイン調整方法を適用すると、次の問
題が生じる。
【００２２】ゾーンビット記録方法では、周期Ｔが各ゾ
ーンで異なる。従って、周期Ｔが短くなった場合に、コ
ンデンサに電流をチャージする時間が短くなる。これに
より、周期Ｔ毎の制御電圧の変化量が少なくなる。逆
に、周期Ｔが長くなった場合に、コンデンサに電流をチ
ャージする時間が長くなる。これにより、周期Ｔ毎の制
御電圧の変化量が大きくなる。
ーンで異なる。従って、周期Ｔが短くなった場合に、コ
ンデンサに電流をチャージする時間が短くなる。これに
より、周期Ｔ毎の制御電圧の変化量が少なくなる。逆
に、周期Ｔが長くなった場合に、コンデンサに電流をチ
ャージする時間が長くなる。これにより、周期Ｔ毎の制
御電圧の変化量が大きくなる。
【００２３】このため、あるゾーンで、ギャップ長を最
小にするように、ＡＧＣの最大電流値を調節しても、別
のゾーンでは、ギャップ長が最小にならないという問題
が生じていた。このため、ゾーンビット記録方法の記憶
効率の上昇を阻害するという問題があった。
小にするように、ＡＧＣの最大電流値を調節しても、別
のゾーンでは、ギャップ長が最小にならないという問題
が生じていた。このため、ゾーンビット記録方法の記憶
効率の上昇を阻害するという問題があった。
【００２４】第２に、ゾーンビット記録方法では、サー
ボ領域の転送レートは、各ゾーンで一定である。これ
は、各ゾーンで、サーボ領域の転送レートを変えると、
各ゾーン境界での位置決めが困難となるためである。
ボ領域の転送レートは、各ゾーンで一定である。これ
は、各ゾーンで、サーボ領域の転送レートを変えると、
各ゾーン境界での位置決めが困難となるためである。
【００２５】このため、ゾーンビット記録方法では、リ
ード・ライト領域とサーボ領域との転送レートが異な
る。即ち、周期Ｔが異なることになる。このため、前述
したように、リード・ライト領域で、ギャップ長を最小
にするように、ＡＧＣの最大電流値を調節しても、サー
ボ領域では、ＡＧＣゲインの最適化に要する時間が最小
にならないという問題が生じていた。このため、ゾーン
ビット記録方法の記憶効率の上昇を阻害するという問題
があった。
ード・ライト領域とサーボ領域との転送レートが異な
る。即ち、周期Ｔが異なることになる。このため、前述
したように、リード・ライト領域で、ギャップ長を最小
にするように、ＡＧＣの最大電流値を調節しても、サー
ボ領域では、ＡＧＣゲインの最適化に要する時間が最小
にならないという問題が生じていた。このため、ゾーン
ビット記録方法の記憶効率の上昇を阻害するという問題
があった。
【００２６】第３に、図２７に示すように、目標振幅の
信号をＳ２とすると、その振幅が２倍の信号は、Ｓ１と
なり、その振幅が１／２倍の信号は、Ｓ３となる。例え
ば、出力レベルが２倍のヘッドに切り替わり、信号Ｓ２
から信号Ｓ１に変わった時は、目標値との差分は、「１
６」である。一方、出力レベルが半分のヘッドに切り替
わり、信号Ｓ２から信号Ｓ３に変わった時は、目標値と
の差分は、「８」である。
信号をＳ２とすると、その振幅が２倍の信号は、Ｓ１と
なり、その振幅が１／２倍の信号は、Ｓ３となる。例え
ば、出力レベルが２倍のヘッドに切り替わり、信号Ｓ２
から信号Ｓ１に変わった時は、目標値との差分は、「１
６」である。一方、出力レベルが半分のヘッドに切り替
わり、信号Ｓ２から信号Ｓ３に変わった時は、目標値と
の差分は、「８」である。
【００２７】このため、ゲインを上げる場合（信号Ｓ３
の場合）には、ゲインを下げる場合（信号Ｓ１の場合）
に比し、差分が小さくなる。このため、ゲインを上げる
場合には、ゲインを下げる場合に比し、動作が遅くなる
という問題があった。このため、ＡＧＣゲインの最適化
に要する時間が長くなり、記憶効率の上昇を阻害すると
いう問題があった。
の場合）には、ゲインを下げる場合（信号Ｓ１の場合）
に比し、差分が小さくなる。このため、ゲインを上げる
場合には、ゲインを下げる場合に比し、動作が遅くなる
という問題があった。このため、ＡＧＣゲインの最適化
に要する時間が長くなり、記憶効率の上昇を阻害すると
いう問題があった。
【００２８】本発明の目的は、ＡＧＣゲインの最適化に
要する時間を短くして、記憶容量を増すためのディスク
記憶装置のＡＧＣ回路を提供することにある。
要する時間を短くして、記憶容量を増すためのディスク
記憶装置のＡＧＣ回路を提供することにある。
【００２９】本発明の他の目的は、ゾーンビット記録デ
ィスクに対し、ＡＧＣゲインの最適化に要する時間を短
くして、記憶容量を増すためのディスク記憶装置のＡＧ
Ｃ回路を提供することにある。
ィスクに対し、ＡＧＣゲインの最適化に要する時間を短
くして、記憶容量を増すためのディスク記憶装置のＡＧ
Ｃ回路を提供することにある。
【００３０】本発明の更に他の目的は、ゲインを上げる
時の動作速度を速くして、ＡＧＣゲインの最適化に要す
る時間を短くして、記憶容量を増すためのディスク記憶
装置のＡＧＣ回路を提供することにある。
時の動作速度を速くして、ＡＧＣゲインの最適化に要す
る時間を短くして、記憶容量を増すためのディスク記憶
装置のＡＧＣ回路を提供することにある。
【００３１】
【課題を解決するための手段】図１は、本発明の原理図
である。
である。
【００３２】ディスク記憶装置は、円周方向に設けられ
た各ゾーンにおいて、転送レートが異なるディスク記憶
媒体１と、このディスク記憶媒体１を読み取るヘッド２
とを有する。
た各ゾーンにおいて、転送レートが異なるディスク記憶
媒体１と、このディスク記憶媒体１を読み取るヘッド２
とを有する。
【００３３】 このヘッド２の読み取り出力レベルを一
定にするためのデイスク記憶装置のＡＧＣ回路は、制御
電圧に応じたゲインで、前記読み取り出力を増幅するゲ
イン制御アンプ３と、ゲイン制御アンプ３からの信号を
帯域制限するフィルター４と、フィルター４からの信号
をアナログ／デジタル変換するアナログ／デジタル変換
器５と、アナログ／デジタル変換器５のデジタル出力値
と目標振幅値との誤差を算出する誤差算出器６と、誤差
に応じた大きさの電流を発生する電流型デジタル／アナ
ログ変換器７と、電流を前記制御電圧に変換するための
積分回路で構成されたループフィルタ８と、ヘッド２が
シークするゾーンに応じて、電流型デジタル／アナログ
変換器７の最大電流値を変化するための制御回路９とを
有する。
定にするためのデイスク記憶装置のＡＧＣ回路は、制御
電圧に応じたゲインで、前記読み取り出力を増幅するゲ
イン制御アンプ３と、ゲイン制御アンプ３からの信号を
帯域制限するフィルター４と、フィルター４からの信号
をアナログ／デジタル変換するアナログ／デジタル変換
器５と、アナログ／デジタル変換器５のデジタル出力値
と目標振幅値との誤差を算出する誤差算出器６と、誤差
に応じた大きさの電流を発生する電流型デジタル／アナ
ログ変換器７と、電流を前記制御電圧に変換するための
積分回路で構成されたループフィルタ８と、ヘッド２が
シークするゾーンに応じて、電流型デジタル／アナログ
変換器７の最大電流値を変化するための制御回路９とを
有する。
【００３４】又、この制御回路９は、ディスク記憶媒体
１のデータ面サーボ領域とリード・ライト領域とで、電
流型デジタル／アナログ変換器７の最大電流値を変化す
るものである。
１のデータ面サーボ領域とリード・ライト領域とで、電
流型デジタル／アナログ変換器７の最大電流値を変化す
るものである。
【００３５】 更に、この電流型デジタル／アナログ変
換器７は、プラスの電流からマイナスの電流までの出力
電流範囲を有し、前記プラスの最大電流値とマイナスの
最大電流値とが異なるように構成されている。
換器７は、プラスの電流からマイナスの電流までの出力
電流範囲を有し、前記プラスの最大電流値とマイナスの
最大電流値とが異なるように構成されている。
【００３６】この誤差算出器は、プラス側の誤差を示す
デジタル信号のビットの重みと、マイナス側の誤差を示
すデジタル信号のビットの重みを異ならせるための回路
を有する。
デジタル信号のビットの重みと、マイナス側の誤差を示
すデジタル信号のビットの重みを異ならせるための回路
を有する。
【００３７】本発明では、第１に、ゾーンビット記録に
おいて、ゾーン毎に、電流型デジタル／アナログ変換器
７の最大電流値を変化するようにした。このため、サン
プリング周期が各ゾーンで変化しても、各ゾーンにおい
て、ＡＧＣ回路のゲイン調整時間を最小とすることがで
きる。これにより、各ゾーンでのギャップ長を短くで
き、記憶容量を増大する。
おいて、ゾーン毎に、電流型デジタル／アナログ変換器
７の最大電流値を変化するようにした。このため、サン
プリング周期が各ゾーンで変化しても、各ゾーンにおい
て、ＡＧＣ回路のゲイン調整時間を最小とすることがで
きる。これにより、各ゾーンでのギャップ長を短くで
き、記憶容量を増大する。
【００３８】第２に、ゾーンビット記録において、ディ
スク記憶媒体１のデータ面サーボ領域とリード・ライト
領域とで、電流型デジタル／アナログ変換器７の最大電
流値を変化するようにした。このため、サンプリング周
期が各領域で変化しても、サーボ領域とリード・ライト
領域との各々において、ＡＧＣ回路のゲイン調整時間を
最小とすることができる。これにより、リード・ライト
領域でのギャップ長を短くでき、又、サーボ領域を短く
でき、記憶容量を増大する。
スク記憶媒体１のデータ面サーボ領域とリード・ライト
領域とで、電流型デジタル／アナログ変換器７の最大電
流値を変化するようにした。このため、サンプリング周
期が各領域で変化しても、サーボ領域とリード・ライト
領域との各々において、ＡＧＣ回路のゲイン調整時間を
最小とすることができる。これにより、リード・ライト
領域でのギャップ長を短くでき、又、サーボ領域を短く
でき、記憶容量を増大する。
【００３９】第３に、電流型デジタル／アナログ変換器
７は、プラス側の最大電流値とマイナス側の最大電流値
とが異なるように構成している。又は、誤差算出器は、
プラス側の誤差を示すデジタル信号のビットの重みと、
マイナス側の誤差を示すデジタル信号のビットの重みを
異ならせるための回路を有する。
７は、プラス側の最大電流値とマイナス側の最大電流値
とが異なるように構成している。又は、誤差算出器は、
プラス側の誤差を示すデジタル信号のビットの重みと、
マイナス側の誤差を示すデジタル信号のビットの重みを
異ならせるための回路を有する。
【００４０】このため、ゲインを上げる場合にも、動作
が速くなり、ＡＧＣ回路のゲイン調整時間を最小とする
ことができる。このため、リード・ライト領域でのギャ
ップ長を短くできる。これにより、記憶容量を増大でき
る。
が速くなり、ＡＧＣ回路のゲイン調整時間を最小とする
ことができる。このため、リード・ライト領域でのギャ
ップ長を短くできる。これにより、記憶容量を増大でき
る。
【００４１】
【発明の実施の形態】図２は本発明の第１の実施の形態
の構成図、図３は図２のＧＣＡの特性図、図４は図２の
ＡＤＣの入出力特性図、図５は図２のゲイン訂正回路の
構成図、図６は図２のテーブルの構成図、図７は図６の
動作説明図である。
の構成図、図３は図２のＧＣＡの特性図、図４は図２の
ＡＤＣの入出力特性図、図５は図２のゲイン訂正回路の
構成図、図６は図２のテーブルの構成図、図７は図６の
動作説明図である。
【００４２】図２において、図１で示したものと同一の
ものは、同一の記号で示してある。
ものは、同一の記号で示してある。
【００４３】磁気ディスク１は、図２６で示したよう
に、ゾーンビット記録される。そして、図７で説明する
ように、ゾーンは、「１」〜「１１」の１１ケ設けられ
ている。最内周のゾーン１の転送レートは、１０．０Ｍ
Ｂ／ｓであり、最外周のゾーン１１の転送レートは、１
７．５ＭＢ／ｓである。トラックフォーマットは、図２
５で説明したものである。そのサーボ領域の転送レート
は、各ゾーン共通であり、１１．１ＭＢ／ｓである。
に、ゾーンビット記録される。そして、図７で説明する
ように、ゾーンは、「１」〜「１１」の１１ケ設けられ
ている。最内周のゾーン１の転送レートは、１０．０Ｍ
Ｂ／ｓであり、最外周のゾーン１１の転送レートは、１
７．５ＭＢ／ｓである。トラックフォーマットは、図２
５で説明したものである。そのサーボ領域の転送レート
は、各ゾーン共通であり、１１．１ＭＢ／ｓである。
【００４４】磁気ヘッド２は、磁気ディスク１のデータ
を読み取り、書き込むものである。磁気ヘッド２が読み
取ったアナログ信号は、ゲイン制御アンプ（ＧＣＡ）３
に入力される。ゲイン制御アンプ９０は、制御電圧に応
じたゲインで入力信号を増幅する。ゲイン制御アンプ
は、図３に示すように、制御電圧１．１ボルトから１．
２５ボルトの間でリニアに動作する。そして、ゲイン
は、２０ｄＢから−３ｄＢで動作する。
を読み取り、書き込むものである。磁気ヘッド２が読み
取ったアナログ信号は、ゲイン制御アンプ（ＧＣＡ）３
に入力される。ゲイン制御アンプ９０は、制御電圧に応
じたゲインで入力信号を増幅する。ゲイン制御アンプ
は、図３に示すように、制御電圧１．１ボルトから１．
２５ボルトの間でリニアに動作する。そして、ゲイン
は、２０ｄＢから−３ｄＢで動作する。
【００４５】このゲイン制御アンプ９０の出力は、アナ
ログフィルタ−４に入力される。アナログフィルター４
は、ＰＲ−４（Partial Response class 4) のフィルタ
ーである。このアナログフィルター４には、フィルタ設
定レジスタ１５が接続されている。
ログフィルタ−４に入力される。アナログフィルター４
は、ＰＲ−４（Partial Response class 4) のフィルタ
ーである。このアナログフィルター４には、フィルタ設
定レジスタ１５が接続されている。
【００４６】このフィルタ設定レジスタ１５には、シー
クコマンド受信後に、後述するマイクロプロセッサ９か
らシリアルインターフェース回路１１とシリアルインタ
ーフェース１２を介して各ゾーン毎に、カットオフ周波
数とブースト量が設定される。これにより、アナログフ
ィルター４のカットオフ周波数とブースト量が、各ゾー
ン毎に変化する。
クコマンド受信後に、後述するマイクロプロセッサ９か
らシリアルインターフェース回路１１とシリアルインタ
ーフェース１２を介して各ゾーン毎に、カットオフ周波
数とブースト量が設定される。これにより、アナログフ
ィルター４のカットオフ周波数とブースト量が、各ゾー
ン毎に変化する。
【００４７】このアナログフィルター４の出力は、アナ
ログ／デジタル変換器５に入力される。アナログ／デジ
タル変換器５は、電圧制御発振器のクロックであるＶＦ
Ｏクロックに応じて、アナログフィルタ−４の出力をサ
ンプリングして、デジタル値に変換する。このデジタル
値が、デジタルＡＧＣ回路の出力である。
ログ／デジタル変換器５に入力される。アナログ／デジ
タル変換器５は、電圧制御発振器のクロックであるＶＦ
Ｏクロックに応じて、アナログフィルタ−４の出力をサ
ンプリングして、デジタル値に変換する。このデジタル
値が、デジタルＡＧＣ回路の出力である。
【００４８】アナログ／デジタル変換器５は、図４に示
すように、入力±０．２ボルトに対し、出力が「−３
２」から「＋３１」に変化する。そして、入力が±０．
２ボルト以上であると、飽和する。その出力は、６ビッ
トである。そして、「−３２」は、「１００００
０BIN 」と、「３１」は、「０１１１１１BIN 」という
ように、２の補数値を出力する。
すように、入力±０．２ボルトに対し、出力が「−３
２」から「＋３１」に変化する。そして、入力が±０．
２ボルト以上であると、飽和する。その出力は、６ビッ
トである。そして、「−３２」は、「１００００
０BIN 」と、「３１」は、「０１１１１１BIN 」という
ように、２の補数値を出力する。
【００４９】変換されたデジタル値は、ゲイン訂正回路
６に入力される。ゲイン訂正回路６は、この入力された
デジタル値と、目標振幅値との誤差を算出する。目標値
は、アナログ／デジタル変換器５のダイナミックレンジ
の半分の「１５」に設定している。誤差信号は、５ビッ
トで出力する。ゲイン訂正回路６は、図５により後述す
る。
６に入力される。ゲイン訂正回路６は、この入力された
デジタル値と、目標振幅値との誤差を算出する。目標値
は、アナログ／デジタル変換器５のダイナミックレンジ
の半分の「１５」に設定している。誤差信号は、５ビッ
トで出力する。ゲイン訂正回路６は、図５により後述す
る。
【００５０】この誤差信号は、電流型デジタル／アナロ
グ変換器７に入力される。電流型デジタル／アナログ変
換器７は、デジタルの誤差信号をアナログの電流量に変
換する。電流型デジタル／アナログ変換器７は、３ビッ
トの最大電流設定値に応じて、最大電流値が設定され
る。そして、設定された最大電流値の範囲において、５
ビットの誤差信号に応じた電流を出力する。この３ビッ
トの最大電流設定値は、アンドゲート１４を介して与え
られる。
グ変換器７に入力される。電流型デジタル／アナログ変
換器７は、デジタルの誤差信号をアナログの電流量に変
換する。電流型デジタル／アナログ変換器７は、３ビッ
トの最大電流設定値に応じて、最大電流値が設定され
る。そして、設定された最大電流値の範囲において、５
ビットの誤差信号に応じた電流を出力する。この３ビッ
トの最大電流設定値は、アンドゲート１４を介して与え
られる。
【００５１】このアナログの電流は、コンデンサ（３５
０ｐＦ）で構成されるループフィルタ８に入力される。
ループフィルタ８は、アナログ電流を制御電圧に変換す
る。そして、ループフィルタ８は、この制御電圧をゲイ
ン制御アンプ３に供給する。
０ｐＦ）で構成されるループフィルタ８に入力される。
ループフィルタ８は、アナログ電流を制御電圧に変換す
る。そして、ループフィルタ８は、この制御電圧をゲイ
ン制御アンプ３に供給する。
【００５２】制御回路９は、マイクロプロセッサで構成
されている。プロセッサ９には、メモリ１０が接続され
ている。メモリ１０には、図６で示すように、各ゾーン
の最大電流設定値を格納したテーブルを有する。図６に
示すように、ゾーン「１」〜「３」は、設定値「００
１」であり、ゾーン「４」〜「６」は、設定値「０１
０」である。ゾーン「７」〜「９」は、設定値「０１
１」であり、ゾーン「１０」、「１１」は、設定値「１
００」である。
されている。プロセッサ９には、メモリ１０が接続され
ている。メモリ１０には、図６で示すように、各ゾーン
の最大電流設定値を格納したテーブルを有する。図６に
示すように、ゾーン「１」〜「３」は、設定値「００
１」であり、ゾーン「４」〜「６」は、設定値「０１
０」である。ゾーン「７」〜「９」は、設定値「０１
１」であり、ゾーン「１０」、「１１」は、設定値「１
００」である。
【００５３】プロセッサ９は、シリアルインターフェー
ス回路１１を介してシリアルインターフェース１２に、
クロックＳＣＬＫと、シリアルデータＳＤＡＴＡと、ラ
イトモード信号ＳＭＯＤＥとを出力する。
ス回路１１を介してシリアルインターフェース１２に、
クロックＳＣＬＫと、シリアルデータＳＤＡＴＡと、ラ
イトモード信号ＳＭＯＤＥとを出力する。
【００５４】プロセッサ９は、シークコマンド受信時
に、メモリ１０のテーブルを参照して、目的アドレスの
属するゾーンの設定値を得る。そして、プロセッサ９
は、シリアルインターフェース回路１１を介してシリア
ルインターフェース１２に、設定値を出力する。
に、メモリ１０のテーブルを参照して、目的アドレスの
属するゾーンの設定値を得る。そして、プロセッサ９
は、シリアルインターフェース回路１１を介してシリア
ルインターフェース１２に、設定値を出力する。
【００５５】電流設定レジスタ１３は、シリアルインタ
ーフェース１２からの最大電流設定値が書き込まれる。
電流設定レジスタ１３は、３ビットのシリアル最大電流
設定値を３ビットのパラレル最大電流設定値に変換す
る。
ーフェース１２からの最大電流設定値が書き込まれる。
電流設定レジスタ１３は、３ビットのシリアル最大電流
設定値を３ビットのパラレル最大電流設定値に変換す
る。
【００５６】アンドゲート１４は、３ビットのアンドゲ
ートで構成されている。この３つのアンドゲートは、最
大電流設定値の各ビットとプロセッサ９から与えられる
サーボゲート信号＊ＳＶＧＴとのアンドをとる。サーボ
ゲート信号は、図２５で示したように、各トラックのサ
ーボ領域において、ローレベルとなる信号である。
ートで構成されている。この３つのアンドゲートは、最
大電流設定値の各ビットとプロセッサ９から与えられる
サーボゲート信号＊ＳＶＧＴとのアンドをとる。サーボ
ゲート信号は、図２５で示したように、各トラックのサ
ーボ領域において、ローレベルとなる信号である。
【００５７】従って、図７に示すように、リード・ライ
ト領域では、サーボゲート信号がハイレベルのため、ア
ンドゲート１４の出力は、電流設定レジスタ１３の設定
値「００１」〜「１００」が出力される。これに対し、
サーボ領域では、サーボゲート信号がローレベルのた
め、アンドゲート１４の出力は、設定値「０００」を示
す。
ト領域では、サーボゲート信号がハイレベルのため、ア
ンドゲート１４の出力は、電流設定レジスタ１３の設定
値「００１」〜「１００」が出力される。これに対し、
サーボ領域では、サーボゲート信号がローレベルのた
め、アンドゲート１４の出力は、設定値「０００」を示
す。
【００５８】一方、電流型デジタル／アナログ変換器７
は、図８にて後述するように、最大電流設定値が「００
１」の時は、最大電流値が±９μＡとなる。又、最大電
流設定値が「０１０」の時は、最大電流値が±１１μＡ
となる。又、最大電流設定値が「０１１」の時は、最大
電流値が±１３μＡとなる。更に、最大電流設定値が
「１００」の時は、最大電流値が±１５μＡとなる。最
大電流設定値が「０００」の時は、最大電流値が±１０
μＡとなる。
は、図８にて後述するように、最大電流設定値が「００
１」の時は、最大電流値が±９μＡとなる。又、最大電
流設定値が「０１０」の時は、最大電流値が±１１μＡ
となる。又、最大電流設定値が「０１１」の時は、最大
電流値が±１３μＡとなる。更に、最大電流設定値が
「１００」の時は、最大電流値が±１５μＡとなる。最
大電流設定値が「０００」の時は、最大電流値が±１０
μＡとなる。
【００５９】このため、電流型デジタル／アナログ変換
器７は、リード・ライト領域では、ヘッドがシークされ
る各ゾーンの転送レートに応じた値の最大電流に調整さ
れる。一方、電流型デジタル／アナログ変換器７は、サ
ーボ領域では、サーボ領域の転送レートに合わせた値の
最大電流に調整される。
器７は、リード・ライト領域では、ヘッドがシークされ
る各ゾーンの転送レートに応じた値の最大電流に調整さ
れる。一方、電流型デジタル／アナログ変換器７は、サ
ーボ領域では、サーボ領域の転送レートに合わせた値の
最大電流に調整される。
【００６０】図５に戻り、ゲイン訂正回路６について、
説明する。
説明する。
【００６１】ＥＯＲ回路６１は、６ビットの出力の最上
位ビットと、下位５ビットとのＥＯＲをとる。これによ
り、６ビットのデジタル出力の絶対値（５ビット）を得
る。減算器６２は、ＥＯＲ回路６１の出力から目標値
「１５」を差し引き、誤差量を計算する。
位ビットと、下位５ビットとのＥＯＲをとる。これによ
り、６ビットのデジタル出力の絶対値（５ビット）を得
る。減算器６２は、ＥＯＲ回路６１の出力から目標値
「１５」を差し引き、誤差量を計算する。
【００６２】リミッタ回路６３は、誤差量にリミットす
る。リミッタ回路６３は、位相が大きくずれている時
に、ゲインが上がりすぎないように、リミットするもの
である。フリッププロップ５４は、１つ前の誤差量を保
持する。加算器６５は、フリップフロップ５４の１つ前
の誤差量と今回の誤差量を加算して、平均値を得るもの
である。この平均値をとるのは、アナログ／デジタル変
換器５のサンプリングクロックの位相が、アナログ入力
に対してずれている時の正負の誤差量を均等にして、制
御電圧のふらつきを防止するためである。
る。リミッタ回路６３は、位相が大きくずれている時
に、ゲインが上がりすぎないように、リミットするもの
である。フリッププロップ５４は、１つ前の誤差量を保
持する。加算器６５は、フリップフロップ５４の１つ前
の誤差量と今回の誤差量を加算して、平均値を得るもの
である。この平均値をとるのは、アナログ／デジタル変
換器５のサンプリングクロックの位相が、アナログ入力
に対してずれている時の正負の誤差量を均等にして、制
御電圧のふらつきを防止するためである。
【００６３】コンパレータ６７は、誤差量とアナログ／
デジタル変換器５のダイナミックレンジを比較するもの
である。コンパレータ６７は、起動時や、出力が大きい
ヘッドから小さいヘッドに切り替わった時のように、ゲ
インが極端に大きいことを検出して、ゲインを速く下げ
るように、誤差量をプラス最大に指示するためのもので
ある。
デジタル変換器５のダイナミックレンジを比較するもの
である。コンパレータ６７は、起動時や、出力が大きい
ヘッドから小さいヘッドに切り替わった時のように、ゲ
インが極端に大きいことを検出して、ゲインを速く下げ
るように、誤差量をプラス最大に指示するためのもので
ある。
【００６４】コンパレータ６８は、誤差量とゼロ判定レ
ベルとを比較する。コンパレータ６８は、低い振幅を検
出するためのものである。シフトレジスタ６９は、コン
パレータ６８の出力をシフトしながら、保持するもので
ある。シフトレジスタ６９は、低い振幅が短く続いた時
は、無効な信号として、誤差量をゼロに指示する。又、
シフトレジスタ６９は、低い振幅が長く続いた時は、ゲ
インが小さすぎると判断して、ゲインを速く上げるた
め、誤差量をマイナス最大に指示する。
ベルとを比較する。コンパレータ６８は、低い振幅を検
出するためのものである。シフトレジスタ６９は、コン
パレータ６８の出力をシフトしながら、保持するもので
ある。シフトレジスタ６９は、低い振幅が短く続いた時
は、無効な信号として、誤差量をゼロに指示する。又、
シフトレジスタ６９は、低い振幅が長く続いた時は、ゲ
インが小さすぎると判断して、ゲインを速く上げるた
め、誤差量をマイナス最大に指示する。
【００６５】マルチプレクサ６６は、コンパレータ６７
から誤差量がプラス最大に指示された時は、プラス最大
の誤差量（「＋１５」）を出力する。マルチプレクサ６
６は、シフトレジスタ６９から誤差量がゼロを指示され
た時は、ゼロの誤差量を出力する。
から誤差量がプラス最大に指示された時は、プラス最大
の誤差量（「＋１５」）を出力する。マルチプレクサ６
６は、シフトレジスタ６９から誤差量がゼロを指示され
た時は、ゼロの誤差量を出力する。
【００６６】マルチプレクサ６６は、シフトレジスタ６
９から誤差量がマイナス最大を指示された時は、マイナ
ス最大の誤差量（「−１５」）の誤差量を出力する。マ
ルチプレクサ６６は、それ以外は、加算器６５の誤差量
を出力する。
９から誤差量がマイナス最大を指示された時は、マイナ
ス最大の誤差量（「−１５」）の誤差量を出力する。マ
ルチプレクサ６６は、それ以外は、加算器６５の誤差量
を出力する。
【００６７】尚、これらの詳細な動作については、日本
国特許公開平成６年第１１１４７８号公報を参照された
い。
国特許公開平成６年第１１１４７８号公報を参照された
い。
【００６８】図８は、図２の電流型デジタル／アナログ
変換器の構成図、図９は、図８の構成の動作説明図、図
１０乃至図１４は、その各部波形図である。
変換器の構成図、図９は、図８の構成の動作説明図、図
１０乃至図１４は、その各部波形図である。
【００６９】図８に示すように、基準電流源７０は、１
５μＡの基準電流源７０−１と、１３μＡの基準電流源
７０−２と、１１μＡの基準電流源７０−３と、９μＡ
の基準電流源７０−４と、１０μＡの基準電流源７０−
５とを有する。各基準電流源７０−１〜７０−５には、
各々スイッチ７１−１〜７１−５が接続されている。
５μＡの基準電流源７０−１と、１３μＡの基準電流源
７０−２と、１１μＡの基準電流源７０−３と、９μＡ
の基準電流源７０−４と、１０μＡの基準電流源７０−
５とを有する。各基準電流源７０−１〜７０−５には、
各々スイッチ７１−１〜７１−５が接続されている。
【００７０】デコーダ７２は、図９に示すように、３ビ
ットの設定値を５ビットの選択信号にデコードする。各
選択信号ｂｉｔ４〜ｂｉｔ０は、各々スイッチ７１−１
〜７１−５を駆動する。
ットの設定値を５ビットの選択信号にデコードする。各
選択信号ｂｉｔ４〜ｂｉｔ０は、各々スイッチ７１−１
〜７１−５を駆動する。
【００７１】従って、図９に示すように、例えば、３ビ
ットの設定値が「０００」であれば、選択信号ｂｉｔ４
〜ｂｉｔ１は、「０」となり、選択信号ｂｉｔ０のみ
「１」となる。このため、スイッチ７１−５がオンし
て、１０μＡの基準電流源７０−５が動作される。これ
により、基準電流源７０は、１０μＡの基準電流を出力
する。
ットの設定値が「０００」であれば、選択信号ｂｉｔ４
〜ｂｉｔ１は、「０」となり、選択信号ｂｉｔ０のみ
「１」となる。このため、スイッチ７１−５がオンし
て、１０μＡの基準電流源７０−５が動作される。これ
により、基準電流源７０は、１０μＡの基準電流を出力
する。
【００７２】プラス側電流源７３は、基準電流を１倍す
る電流源７３−１と、基準電流を１／２倍する電流源７
３−２と、基準電流を１／４倍する電流源７３−３と、
基準電流を１／８倍する電流源７３−４とを有する。各
電流源７３−１〜７３−４には、各々スイッチ７４−１
〜７４−４が接続されている。
る電流源７３−１と、基準電流を１／２倍する電流源７
３−２と、基準電流を１／４倍する電流源７３−３と、
基準電流を１／８倍する電流源７３−４とを有する。各
電流源７３−１〜７３−４には、各々スイッチ７４−１
〜７４−４が接続されている。
【００７３】マイナス側電流源７５は、基準電流を１倍
する電流源７５−１と、基準電流を１／２倍する電流源
７５−２と、基準電流を１／４倍する電流源７５−３
と、基準電流を１／８倍する電流源７５−４とを有す
る。各電流源７５−１〜７５−４には、各々スイッチ７
６−１〜７６−４が接続されている。
する電流源７５−１と、基準電流を１／２倍する電流源
７５−２と、基準電流を１／４倍する電流源７５−３
と、基準電流を１／８倍する電流源７５−４とを有す
る。各電流源７５−１〜７５−４には、各々スイッチ７
６−１〜７６−４が接続されている。
【００７４】アンドゲート７７−１は、４つのアンドゲ
ートで構成されている。各アンドゲートは、各々５ビッ
トの誤差信号の最上位ビットと下位４ビットの各々との
アンドをとる。これにより、プラス側の誤差信号ｂｉｔ
３〜ｂｉｔ０を得る。この誤差信号ｂｉｔ３〜ｂｉｔ０
により、各々スイッチ７４−１〜７４−４を駆動する。
ートで構成されている。各アンドゲートは、各々５ビッ
トの誤差信号の最上位ビットと下位４ビットの各々との
アンドをとる。これにより、プラス側の誤差信号ｂｉｔ
３〜ｂｉｔ０を得る。この誤差信号ｂｉｔ３〜ｂｉｔ０
により、各々スイッチ７４−１〜７４−４を駆動する。
【００７５】反転回路７７−３は、誤差信号の最上位ビ
ットを反転する。アンドゲート７７−２は、４つのアン
ドゲートで構成されている。各アンドゲートは、反転回
路７７−３の出力と誤差信号の下位４ビットの各々との
アンドをとる。これにより、マイナス側の誤差信号ｂｉ
ｔ３〜ｂｉｔ０を得る。この誤差信号ｂｉｔ３〜ｂｉｔ
０により、各々スイッチ７６−１〜７６−４を駆動す
る。
ットを反転する。アンドゲート７７−２は、４つのアン
ドゲートで構成されている。各アンドゲートは、反転回
路７７−３の出力と誤差信号の下位４ビットの各々との
アンドをとる。これにより、マイナス側の誤差信号ｂｉ
ｔ３〜ｂｉｔ０を得る。この誤差信号ｂｉｔ３〜ｂｉｔ
０により、各々スイッチ７６−１〜７６−４を駆動す
る。
【００７６】出力電流は、スイッチ７４−１〜７４−４
と、スイッチ７６−１〜７６−４の接続点から得る。
と、スイッチ７６−１〜７６−４の接続点から得る。
【００７７】このようにして、３ビットの設定値に応じ
た基準電流が発生する。そして、その基準電流を最大電
流として、誤差信号に応じた出力電流が得られる。例え
ば、図７に示すように、３ビットの設定値が「０００」
であれば、基準電流源７０は、１０μＡの基準電流を出
力する。そして、出力レンジは、±１０μＡとなる。
た基準電流が発生する。そして、その基準電流を最大電
流として、誤差信号に応じた出力電流が得られる。例え
ば、図７に示すように、３ビットの設定値が「０００」
であれば、基準電流源７０は、１０μＡの基準電流を出
力する。そして、出力レンジは、±１０μＡとなる。
【００７８】このようにして、電流型デジタル／アナロ
グ変換器７は、設定値に応じた最大電流値に設定され
る。
グ変換器７は、設定値に応じた最大電流値に設定され
る。
【００７９】図１１乃至図１３は、転送レートが１０．
０ＭＢ／ｓ、クロック周期Ｔが１１．１ｎｓ（最インナ
ーゾーン）の場合のリードデータ（ＧＣＡ入力）、アナ
ログ／デジタル変換器の出力（ＡＤＣｏｕｔ）、制御電
圧の変化をシュミレーションにより得た波形を示したも
のである。ここで、横軸は、時間（ｎｓ）であり、５５
０ｎｓで、出力が２倍のヘッドに切り替わった場合を示
す。
０ＭＢ／ｓ、クロック周期Ｔが１１．１ｎｓ（最インナ
ーゾーン）の場合のリードデータ（ＧＣＡ入力）、アナ
ログ／デジタル変換器の出力（ＡＤＣｏｕｔ）、制御電
圧の変化をシュミレーションにより得た波形を示したも
のである。ここで、横軸は、時間（ｎｓ）であり、５５
０ｎｓで、出力が２倍のヘッドに切り替わった場合を示
す。
【００８０】図１１は、電流型デジタル／アナログ変換
器７の最大電流値ＩＤＡＣが±１０μＡの場合、図１２
は、同じく最大電流値ＩＤＡＣが±９μＡの場合、図１
３は、最大電流値ＩＤＡＣが±８μＡの場合を示す。
器７の最大電流値ＩＤＡＣが±１０μＡの場合、図１２
は、同じく最大電流値ＩＤＡＣが±９μＡの場合、図１
３は、最大電流値ＩＤＡＣが±８μＡの場合を示す。
【００８１】図１１乃至図１３において、アナログ／デ
ジタル変換器の出力ＡＤＣｏｕｔに注目すると、図１１
の場合には、目標値に収束するまで、３９Ｔ（３９クロ
ック）必要である。図１２の場合には、目標値に収束す
るまで、２１Ｔ必要である。図１３の場合には、目標値
に収束するまで、２３Ｔ必要である。
ジタル変換器の出力ＡＤＣｏｕｔに注目すると、図１１
の場合には、目標値に収束するまで、３９Ｔ（３９クロ
ック）必要である。図１２の場合には、目標値に収束す
るまで、２１Ｔ必要である。図１３の場合には、目標値
に収束するまで、２３Ｔ必要である。
【００８２】この結果から、インナーゾーンで、最も速
く収束するのは、図１２の最大電流値ＩＤＡＣが±９μ
Ａの時であることが判る。
く収束するのは、図１２の最大電流値ＩＤＡＣが±９μ
Ａの時であることが判る。
【００８３】同様に、図１３乃至図１４は、転送レート
が１７．５ＭＢ／ｓ、クロック周期Ｔが６．３５ｎｓ
（最アウターゾーン）の場合のリードデータ（ＧＣＡ入
力）、アナログ／デジタル変換器の出力（ＡＤＣｏｕ
ｔ）、制御電圧の変化をシュミレーションにより得た波
形を示したものである。ここで、横軸は、時間（ｎｓ）
であり、５５０ｎｓで、出力が２倍のヘッドに切り替わ
った場合を示す。
が１７．５ＭＢ／ｓ、クロック周期Ｔが６．３５ｎｓ
（最アウターゾーン）の場合のリードデータ（ＧＣＡ入
力）、アナログ／デジタル変換器の出力（ＡＤＣｏｕ
ｔ）、制御電圧の変化をシュミレーションにより得た波
形を示したものである。ここで、横軸は、時間（ｎｓ）
であり、５５０ｎｓで、出力が２倍のヘッドに切り替わ
った場合を示す。
【００８４】図１３は、電流型デジタル／アナログ変換
器７の最大電流値ＩＤＡＣが±９μＡの場合、図１４
は、同じく最大電流値ＩＤＡＣが±１５μＡの場合を示
す。
器７の最大電流値ＩＤＡＣが±９μＡの場合、図１４
は、同じく最大電流値ＩＤＡＣが±１５μＡの場合を示
す。
【００８５】図１３乃至図１４において、アナログ／デ
ジタル変換器の出力ＡＤＣｏｕｔに注目すると、図１３
の場合には、目標値に収束するまで、４１Ｔ（４１クロ
ック）必要である。図１４の場合には、目標値に収束す
るまで、２３Ｔ必要である。
ジタル変換器の出力ＡＤＣｏｕｔに注目すると、図１３
の場合には、目標値に収束するまで、４１Ｔ（４１クロ
ック）必要である。図１４の場合には、目標値に収束す
るまで、２３Ｔ必要である。
【００８６】この結果から、アウターゾーンで、最も速
く収束するのは、図１４の最大電流値ＩＤＡＣが±１５
μＡの時であることが判る。
く収束するのは、図１４の最大電流値ＩＤＡＣが±１５
μＡの時であることが判る。
【００８７】このように、ゾーンによって、ＡＧＣの収
束速度が最短となる最大電流値が異なることが判る。従
って、ゾーンに応じて、電流型デジタル／アナログ変換
器の最大電流値を変化することにより、ＡＧＣの収束速
度を最短にし、ギャップ長を短くすることができる。
束速度が最短となる最大電流値が異なることが判る。従
って、ゾーンに応じて、電流型デジタル／アナログ変換
器の最大電流値を変化することにより、ＡＧＣの収束速
度を最短にし、ギャップ長を短くすることができる。
【００８８】図１５は、本発明の第２の実施の形態を示
す動作説明図、図１６は、本発明の第２の実施の形態の
ための電流型デジタル／アナログ変換器の構成図であ
る。
す動作説明図、図１６は、本発明の第２の実施の形態の
ための電流型デジタル／アナログ変換器の構成図であ
る。
【００８９】図２７で説明したように、ゲインを上げる
時のＡＧＣの動作速度が、ゲインを下げる時のＡＧＣの
動作速度より遅い。このゲインを上げる時のＡＧＣの動
作速度を速くするため、電流型デジタル／アナログ変換
器のマイナス側の最大電流値をプラス側の最大電流値よ
り大きくする。
時のＡＧＣの動作速度が、ゲインを下げる時のＡＧＣの
動作速度より遅い。このゲインを上げる時のＡＧＣの動
作速度を速くするため、電流型デジタル／アナログ変換
器のマイナス側の最大電流値をプラス側の最大電流値よ
り大きくする。
【００９０】即ち、図３で説明したように、ＧＣＡ回路
３は、制御電圧に比例して、ゲインを下げるため、電流
型デジタル／アナログ変換器のマイナス側の最大電流値
をプラス側の最大電流値より大きくすることにより、ゲ
インを上げる場合の動作速度を速くする。
３は、制御電圧に比例して、ゲインを下げるため、電流
型デジタル／アナログ変換器のマイナス側の最大電流値
をプラス側の最大電流値より大きくすることにより、ゲ
インを上げる場合の動作速度を速くする。
【００９１】図１５に示すように、例えば、ゾーン
「１」〜「３」では、最大電流は、プラス側で、＋９μ
Ａに設定され、マイナス側で、−１７μＡに設定され
る。
「１」〜「３」では、最大電流は、プラス側で、＋９μ
Ａに設定され、マイナス側で、−１７μＡに設定され
る。
【００９２】このため電流型デジタル／アナログ変換器
の構成を、図１６に示す。図１６において、図８で示し
たものと同一のものは、同一の記号で示してある。
の構成を、図１６に示す。図１６において、図８で示し
たものと同一のものは、同一の記号で示してある。
【００９３】第２の基準電流源７８は、マイナス側の基
準電流を発生する。第２の基準電流源７８は、２８μＡ
の基準電流源７８−１と、２４μＡの基準電流源７８−
２と、２０μＡの基準電流源７８−３と、１７μＡの基
準電流源７８−４と、１９μＡの基準電流源７８−５と
を有する。各基準電流源７８−１〜７８−５には、各々
スイッチ７９−１〜７９−５が接続されている。
準電流を発生する。第２の基準電流源７８は、２８μＡ
の基準電流源７８−１と、２４μＡの基準電流源７８−
２と、２０μＡの基準電流源７８−３と、１７μＡの基
準電流源７８−４と、１９μＡの基準電流源７８−５と
を有する。各基準電流源７８−１〜７８−５には、各々
スイッチ７９−１〜７９−５が接続されている。
【００９４】デコーダ７２の各選択信号ｂｉｔ４〜ｂｉ
ｔ０は、各々スイッチ７８−１〜７８−５を駆動する。
ｔ０は、各々スイッチ７８−１〜７８−５を駆動する。
【００９５】この例では、第１の基準電流源７０をプラ
ス側の基準電流源と使用され、プラス側電流源７３に基
準電流を供給する。一方、第２の基準電流源７８は、マ
イナス側の基準電流源として使用され、マイナス側電流
源７５に基準電流を供給する。
ス側の基準電流源と使用され、プラス側電流源７３に基
準電流を供給する。一方、第２の基準電流源７８は、マ
イナス側の基準電流源として使用され、マイナス側電流
源７５に基準電流を供給する。
【００９６】従って、図１５に示すように、例えば、３
ビットの設定値が「０００」であれば、選択信号ｂｉｔ
４〜ｂｉｔ１は、「０」となり、選択信号ｂｉｔ０のみ
「１」となる。このため、スイッチ７１−５、７９−５
がオンして、１０μＡの基準電流源７０−５が動作され
る。これにより、第１の基準電流源７０は、１０μＡの
基準電流を、プラス側電流源７３に供給し、第２の基準
電流源７８は、１９μＡの基準電流を、マイナス側電流
源７５に供給する。
ビットの設定値が「０００」であれば、選択信号ｂｉｔ
４〜ｂｉｔ１は、「０」となり、選択信号ｂｉｔ０のみ
「１」となる。このため、スイッチ７１−５、７９−５
がオンして、１０μＡの基準電流源７０−５が動作され
る。これにより、第１の基準電流源７０は、１０μＡの
基準電流を、プラス側電流源７３に供給し、第２の基準
電流源７８は、１９μＡの基準電流を、マイナス側電流
源７５に供給する。
【００９７】これにより、電流型デジタル／アナログ変
換器７の最大電流値は、プラス側１０μＡ、マイナス側
１９μＡである。
換器７の最大電流値は、プラス側１０μＡ、マイナス側
１９μＡである。
【００９８】図１５に示すように、この例でも、ゾーン
に応じて、最大電流値を変化させている。従って、ゲイ
ンを上げる場合の動作速度が速くなる他に、ゾーンビッ
ト記録した時の各トラックのギャップ長を短くできる効
果も奏する。
に応じて、最大電流値を変化させている。従って、ゲイ
ンを上げる場合の動作速度が速くなる他に、ゾーンビッ
ト記録した時の各トラックのギャップ長を短くできる効
果も奏する。
【００９９】図１７乃至図１８は、転送レートが１７．
５ＭＢ／ｓ、クロック周期Ｔが６．３５ｎｓ（最アウタ
ーゾーン）の場合のリードデータ（ＧＣＡ入力）、アナ
ログ／デジタル変換器の出力（ＡＤＣｏｕｔ）、制御電
圧の変化をシュミレーションにより得た波形を示したも
のである。ここで、横軸は、時間（ｎｓ）であり、５５
０ｎｓで、出力が１／２倍のヘッドに切り替わった場合
を示す。即ち、ゲインを２倍に上げる場合を示す。
５ＭＢ／ｓ、クロック周期Ｔが６．３５ｎｓ（最アウタ
ーゾーン）の場合のリードデータ（ＧＣＡ入力）、アナ
ログ／デジタル変換器の出力（ＡＤＣｏｕｔ）、制御電
圧の変化をシュミレーションにより得た波形を示したも
のである。ここで、横軸は、時間（ｎｓ）であり、５５
０ｎｓで、出力が１／２倍のヘッドに切り替わった場合
を示す。即ち、ゲインを２倍に上げる場合を示す。
【０１００】図１７は、電流型デジタル／アナログ変換
器７の最大電流値ＩＤＡＣが±１５μＡの場合、図１８
は、同じく最大電流値ＩＤＡＣが＋１５μＡ（プラス
側）、−２８μＡ（マイナス側）の場合を示す。
器７の最大電流値ＩＤＡＣが±１５μＡの場合、図１８
は、同じく最大電流値ＩＤＡＣが＋１５μＡ（プラス
側）、−２８μＡ（マイナス側）の場合を示す。
【０１０１】図１７乃至図１８において、アナログ／デ
ジタル変換器の出力ＡＤＣｏｕｔに注目すると、図１７
の場合には、目標値に収束するまで、５１Ｔ（５１クロ
ック）必要である。図１８の場合には、目標値に収束す
るまで、３１Ｔ必要である。
ジタル変換器の出力ＡＤＣｏｕｔに注目すると、図１７
の場合には、目標値に収束するまで、５１Ｔ（５１クロ
ック）必要である。図１８の場合には、目標値に収束す
るまで、３１Ｔ必要である。
【０１０２】この結果から、最も速く収束するのは、図
１８の最大電流値ＩＤＡＣが＋１５μＡ（プラス側）、
−２８μＡ（マイナス側）の場合であることが判る。
１８の最大電流値ＩＤＡＣが＋１５μＡ（プラス側）、
−２８μＡ（マイナス側）の場合であることが判る。
【０１０３】即ち、マイナス側の最大電流値を、プラス
側の最大電流値より大きくすることにより、ゲインを上
げる場合の動作速度が速くなる。
側の最大電流値より大きくすることにより、ゲインを上
げる場合の動作速度が速くなる。
【０１０４】図１９は、本発明の第３の実施の形態を示
す説明図である。
す説明図である。
【０１０５】図２７で説明したように、ゲインを上げる
時のＡＧＣの動作速度が、ゲインを下げる時のＡＧＣの
動作速度より遅い。このゲインを上げる時のＡＧＣの動
作速度を速くするため、誤差信号のビット重みを、誤差
信号の正負に応じて変化する。即ち、プラス側のビット
重みを、マイナス側のビット重みより小さくする。
時のＡＧＣの動作速度が、ゲインを下げる時のＡＧＣの
動作速度より遅い。このゲインを上げる時のＡＧＣの動
作速度を速くするため、誤差信号のビット重みを、誤差
信号の正負に応じて変化する。即ち、プラス側のビット
重みを、マイナス側のビット重みより小さくする。
【０１０６】このため、図５で説明したゲイン訂正回路
６において、加算器６５と、マルチプレクサ６６との間
に、図１９に示すようなマルチプレクサ６５−１を設け
る。
６において、加算器６５と、マルチプレクサ６６との間
に、図１９に示すようなマルチプレクサ６５−１を設け
る。
【０１０７】このマルチプレクサ６５−１は、加算器６
５より６ビットの誤差出力を受け、最上位ビットＭＳＢ
により、誤差信号をセレクトする。マルチプレクサ６５
−１は、最上位ビットＭＳＢにより、プラス側の誤差信
号と判定すると、６ビットの誤差信号の内、上位５ビッ
トを誤差信号として、選択する。
５より６ビットの誤差出力を受け、最上位ビットＭＳＢ
により、誤差信号をセレクトする。マルチプレクサ６５
−１は、最上位ビットＭＳＢにより、プラス側の誤差信
号と判定すると、６ビットの誤差信号の内、上位５ビッ
トを誤差信号として、選択する。
【０１０８】逆に、マルチプレクサ６５−１は、最上位
ビットＭＳＢにより、マイナス側の誤差信号と判定する
と、６ビットの誤差信号の内、下位５ビットを誤差信号
として、選択する。
ビットＭＳＢにより、マイナス側の誤差信号と判定する
と、６ビットの誤差信号の内、下位５ビットを誤差信号
として、選択する。
【０１０９】これにより、マイナス側のビット重みは、
プラス側のビット重みに比し、２倍重くなる。このよう
にすることによって、ゲインを上げる場合（誤差信号が
マイナスの場合）の動作速度を速くすることができる。
プラス側のビット重みに比し、２倍重くなる。このよう
にすることによって、ゲインを上げる場合（誤差信号が
マイナスの場合）の動作速度を速くすることができる。
【０１１０】図２０は、本発明の第４の実施の形態構成
図、図２１は、図２０のＡＤＣの構成図である。
図、図２１は、図２０のＡＤＣの構成図である。
【０１１１】図２０において、図２で示したものと同一
のものは、同一の記号で示してある。オペアンプ１６
は、ループフィルタ８の制御電圧を増幅する。この増幅
出力は、アナログ／デジタル変換器５のリファレンス電
圧として、アナログ／デジタル変換器５を制御する。
のものは、同一の記号で示してある。オペアンプ１６
は、ループフィルタ８の制御電圧を増幅する。この増幅
出力は、アナログ／デジタル変換器５のリファレンス電
圧として、アナログ／デジタル変換器５を制御する。
【０１１２】この実施例では、ＧＣＡ３を削除して、ア
ナログ／デジタル変換器５をＧＣＡとして使用してい
る。この理由は、アナログ回路は、ノイズに弱いため、
できるだけ削除したい。又、ＣＭＯＳ−ＬＳＩの回路設
計は、アナログ回路の方が、デジタル回路に比し、難し
いため、ＧＣＡ等のアナログ回路は、削除したいためで
ある。
ナログ／デジタル変換器５をＧＣＡとして使用してい
る。この理由は、アナログ回路は、ノイズに弱いため、
できるだけ削除したい。又、ＣＭＯＳ−ＬＳＩの回路設
計は、アナログ回路の方が、デジタル回路に比し、難し
いため、ＧＣＡ等のアナログ回路は、削除したいためで
ある。
【０１１３】図２１に示すように、アナログ／デジタル
変換器５は、ｎ個のコンパレータ５０−１〜５０−ｎ
と、デコーダ５１とを有する。そして、リファレンス電
圧に、ｎ個の抵抗ｒ１〜ｒｎが直列に接続されている。
各コンパレータ５０−１〜５０−ｎには、一方の入力端
子に、アナログ信号が入力されている。各コンパレータ
５０−１〜５０−ｎの他方の入力端子には、各抵抗ｒ１
〜ｒｎによる基準電圧が入力される。
変換器５は、ｎ個のコンパレータ５０−１〜５０−ｎ
と、デコーダ５１とを有する。そして、リファレンス電
圧に、ｎ個の抵抗ｒ１〜ｒｎが直列に接続されている。
各コンパレータ５０−１〜５０−ｎには、一方の入力端
子に、アナログ信号が入力されている。各コンパレータ
５０−１〜５０−ｎの他方の入力端子には、各抵抗ｒ１
〜ｒｎによる基準電圧が入力される。
【０１１４】この抵抗ｒ１〜ｒｎのリファレンス電圧と
して、前述した制御電圧に比例した電圧を用いる。これ
により、アナログ／デジタル変換器５をＧＣＡとして使
用できる。このため、ＧＣＡを削除でき、ＡＧＣ回路の
アナログ回路を削減することができる。
して、前述した制御電圧に比例した電圧を用いる。これ
により、アナログ／デジタル変換器５をＧＣＡとして使
用できる。このため、ＧＣＡを削除でき、ＡＧＣ回路の
アナログ回路を削減することができる。
【０１１５】図２２は、本発明の第５の実施の形態構成
図である。
図である。
【０１１６】図２２において、図２乃至図２０で示した
ものと同一のものは、同一の記号で示してある。加算器
１７は、ゲイン訂正回路６の１サンプル前の誤差信号と
今回の誤差信号とを加算する。加算器１７は、誤差信号
を平均化する。電圧型デジタル／アナログ変換器１８
は、誤差信号を制御電圧に変換する。この制御電圧は、
アナログ／デジタル変換器５のリファレンス電圧とし
て、アナログ／デジタル変換器５を制御する。
ものと同一のものは、同一の記号で示してある。加算器
１７は、ゲイン訂正回路６の１サンプル前の誤差信号と
今回の誤差信号とを加算する。加算器１７は、誤差信号
を平均化する。電圧型デジタル／アナログ変換器１８
は、誤差信号を制御電圧に変換する。この制御電圧は、
アナログ／デジタル変換器５のリファレンス電圧とし
て、アナログ／デジタル変換器５を制御する。
【０１１７】この例は、ループフィルタを削除して、加
算器で構成している。このため、アナログのループフィ
ルタを削除できる。又、図２０の実施例と同様に、アナ
ログ／デジタル変換器５をＧＣＡとして使用している。
このため、ＧＣＡを削除できる。
算器で構成している。このため、アナログのループフィ
ルタを削除できる。又、図２０の実施例と同様に、アナ
ログ／デジタル変換器５をＧＣＡとして使用している。
このため、ＧＣＡを削除できる。
【０１１８】上述の実施の態様の他に、本発明は、次の
変形が可能である。
変形が可能である。
【０１１９】サーボ領域とリード・ライト領域との最
大電流を変化する場合に、各ゾーンに応じて、リード・
ライト領域の最大電流を変化した例で、説明したが、各
ゾーン毎に、リード・ライト領域の最大電流を変化しな
い場合にも適用できる。
大電流を変化する場合に、各ゾーンに応じて、リード・
ライト領域の最大電流を変化した例で、説明したが、各
ゾーン毎に、リード・ライト領域の最大電流を変化しな
い場合にも適用できる。
【０１２０】電流型デジタル／アナログ変換器のプラ
ス側とマイナス側の最大電流を変化する場合において、
ゾーン毎にも、最大電流を変化させた例で説明したが、
最大電流を変化させない場合にも適用できる。
ス側とマイナス側の最大電流を変化する場合において、
ゾーン毎にも、最大電流を変化させた例で説明したが、
最大電流を変化させない場合にも適用できる。
【０１２１】又、電流型デジタル／アナログ変換器の
プラス側とマイナス側の最大電流を変化する場合におい
て、ゾーンビット記録で説明したが、ゾーンビット記録
を採用しないものにも適用できる。
プラス側とマイナス側の最大電流を変化する場合におい
て、ゾーンビット記録で説明したが、ゾーンビット記録
を採用しないものにも適用できる。
【０１２２】ディスク記憶媒体を磁気ディスクで説明
したが、他のディスク記憶媒体にも適用できる。
したが、他のディスク記憶媒体にも適用できる。
【０１２３】以上、本発明を実施の形態により説明した
が、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
が、本発明の主旨の範囲内で種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。
【０１２４】
【発明の効果】以上説明したように、本発明によれば、
次の効果を奏する。
次の効果を奏する。
【０１２５】ゾーンビット記録において、ゾーン毎
に、電流型デジタル／アナログ変換器７の最大電流値を
変化するようにしたため、サンプリング周期が各ゾーン
で変化しても、各ゾーンにおいて、ＡＧＣ回路のゲイン
調整時間を最小とすることができる。これにより、各ゾ
ーンでのギャップ長を短くでき、記憶容量を増大する。
に、電流型デジタル／アナログ変換器７の最大電流値を
変化するようにしたため、サンプリング周期が各ゾーン
で変化しても、各ゾーンにおいて、ＡＧＣ回路のゲイン
調整時間を最小とすることができる。これにより、各ゾ
ーンでのギャップ長を短くでき、記憶容量を増大する。
【０１２６】ゾーンビット記録において、ディスク記
憶媒体１のデータ面サーボ領域とリード・ライト領域と
で、電流型デジタル／アナログ変換器７の最大電流値を
変化するようにしたため、サンプリング周期が各領域で
変化しても、サーボ領域とリード・ライト領域との各々
において、ＡＧＣ回路のゲイン調整時間を最小とするこ
とができる。これにより、リード・ライト領域でのギャ
ップ長を短くでき、又、サーボ領域を短くでき、記憶容
量を増大する。
憶媒体１のデータ面サーボ領域とリード・ライト領域と
で、電流型デジタル／アナログ変換器７の最大電流値を
変化するようにしたため、サンプリング周期が各領域で
変化しても、サーボ領域とリード・ライト領域との各々
において、ＡＧＣ回路のゲイン調整時間を最小とするこ
とができる。これにより、リード・ライト領域でのギャ
ップ長を短くでき、又、サーボ領域を短くでき、記憶容
量を増大する。
【０１２７】電流型デジタル／アナログ変換器７を、
プラス側の最大電流値とマイナス側の最大電流値とが異
なるように構成している。又は、誤差算出器は、プラス
側の誤差を示すデジタル信号のビットの重みと、マイナ
ス側の誤差を示すデジタル信号のビットの重みを異なら
せるための回路を有する。このため、ゲインを上げる場
合にも、動作が速くなり、ＡＧＣ回路のゲイン調整時間
を最小とすることができる。このため、リード・ライト
領域でのギャップ長を短くできる。これにより、記憶容
量を増大できる。
プラス側の最大電流値とマイナス側の最大電流値とが異
なるように構成している。又は、誤差算出器は、プラス
側の誤差を示すデジタル信号のビットの重みと、マイナ
ス側の誤差を示すデジタル信号のビットの重みを異なら
せるための回路を有する。このため、ゲインを上げる場
合にも、動作が速くなり、ＡＧＣ回路のゲイン調整時間
を最小とすることができる。このため、リード・ライト
領域でのギャップ長を短くできる。これにより、記憶容
量を増大できる。
【図１】本発明の原理図である。
【図２】本発明の第１の実施の形態の構成図である。
【図３】図２のＧＣＡの特性図である。
【図４】図２のＡＤＣの入出力特性図である。
【図５】図２のゲイン訂正回路の構成図である。
【図６】図２のテーブルの構成図である。
【図７】本発明の第１の実施の形態の動作説明図であ
る。
る。
【図８】図２の電流型ＤＡＣの構成図である。
【図９】図８の構成の動作説明図である。
【図１０】本発明の第１の実施の形態を説明するための
各部波形図（その１）である。
各部波形図（その１）である。
【図１１】本発明の第１の実施の形態を説明するための
各部波形図（その２）である。
各部波形図（その２）である。
【図１２】本発明の第１の実施の形態を説明するための
各部波形図（その３）である。
各部波形図（その３）である。
【図１３】本発明の第１の実施の形態を説明するための
各部波形図（その４）である。
各部波形図（その４）である。
【図１４】本発明の第１の実施の形態を説明するための
各部波形図（その５）である。
各部波形図（その５）である。
【図１５】本発明の第２の実施の形態の動作説明図であ
る。
る。
【図１６】本発明の第２の実施の形態の電流型ＤＡＣの
構成図である。
構成図である。
【図１７】本発明の第２の実施の形態を説明するための
各部波形図（その１）である。
各部波形図（その１）である。
【図１８】本発明の第２の実施の形態を説明するための
各部波形図（その２）である。
各部波形図（その２）である。
【図１９】本発明の第３の実施の形態説明図である。
【図２０】本発明の第４の実施の形態構成図である。
【図２１】図２０のＡＤＣの構成図である。
【図２２】本発明の第５の実施の形態構成図である。
【図２３】従来技術の構成図である。
【図２４】従来技術の説明図である。
【図２５】従来技術のトラックフォーマットの説明図で
ある。
ある。
【図２６】ゾーンビット記録の説明図である。
【図２７】従来のＡＧＣ動作の説明図である。
１ 磁気ディスク
２ 磁気ヘッド
３ ゲイン制御アンプ
４ フィルター
５ アナログ／デジタル変換器
６ エラー算出回路
７ 電流型デジタル／アナログ変換器
８ ループフィルタ
９ 制御回路
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G11B 5/09
G11B 20/10 - 20/16
H03G 1/00 - 3/34
Claims (10)
- 【請求項１】円周方向に設けられた各ゾーンにおいて、
転送レートが異なる書き込みが行われるデイスク記憶媒
体を読み取るヘッドの読み取り出力レベルを一定にする
ためのデイスク記憶装置のＡＧＣ回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号を帯域制限するフィル
ターと、 前記フィルターからの信号をアナログ／デジタル変換す
るアナログ／デジタル変換器と、 前記アナログ／デジタル変換器のデジタル出力値と目標
振幅値との誤差を算出する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル／アナログ変換器と、 前記電流を前記制御電圧に変換するための積分回路で構
成されたループフィルタと、 前記ヘッドがシークする前記ゾーンに応じて、前記電流
型デジタル／アナログ変換器の最大電流値を変化するた
めの制御回路とを有することを特徴とするデイスク装置
のＡＧＣ回路。 - 【請求項２】請求項１のデイスク記憶装置のＡＧＣ回路
において、 前記電流型デジタル／アナログ変換器は、設定値に応じ
て最大電流値を変化するように構成され、 前記制御回路は、 前記デイスク記憶媒体の各ゾーンに応じた最大電流値を
示す設定値を格納するメモリと、 前記ヘッドがシークするゾーンに応じて、前記メモリを
参照して、前記電流型デジタル／アナログ変換器に前記
設定値を設定するコントローラとを有することを特徴と
するデイスク記憶装置のＡＧＣ回路。 - 【請求項３】請求項１のデイスク記憶装置のＡＧＣ回路
において、 前記制御回路は、 前記デイスク記憶媒体のデータ面サーボ領域とリード・
ライト領域とで、前記電流型デジタル／アナログ変換器
の最大電流値を変化することを特徴とするデイスク記憶
装置のＡＧＣ回路。 - 【請求項４】請求項１のデイスク記憶装置のＡＧＣ回路
において、 前記電流型デジタル／アナログ変換器は、プラスの電流
からマイナスの電流までの出力電流範囲を有し、前記プ
ラスの最大電流値とマイナスの最大電流値とが異なるよ
うに構成されたことを特徴とするデイスク記憶装置のＡ
ＧＣ回路。 - 【請求項５】請求項４のデイスク記憶装置のＡＧＣ回路
において、 前記電流型デジタル／アナログ変換器は、前記マイナス
の最大電流値が前記プラスの最大電流値より大きく設定
されたことを特徴とするデイスク記憶装置のＡＧＣ回
路。 - 【請求項６】請求項１のデイスク記憶装置のＡＧＣ回路
において、 前記誤差算出器は、 プラス側の前記誤差を示すデジタル信号のビットの重み
と、マイナス側の前記誤差を示すデジタル信号のビット
の重みを異ならせるための回路を有することを特徴とす
るデイスク記憶装置のＡＧＣ回路。 - 【請求項７】円周方向に設けられた各ゾーンにおいて、
転送レートが異なる書き込みが行われるデイスク記憶媒
体を読み取るヘッドの読み取り出力レベルを一定にする
ためのデイスク記憶装置のＡＧＣ回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号を帯域制限するフィル
ターと、 前記フィルターからの信号をアナログ／デジタル変換す
るアナログ／デジタル変換器と、前記アナログ／デジタ
ル変換器のデジタル出力値と目標振幅値との誤差を算出
する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル／アナログ変換器と、 前記電流を前記制御電圧に変換するための積分回路で構
成されたループフィルタと、 前記デイスク記憶媒体のデータ面サーボ領域とリード・
ライト領域とで、前記電流型デジタル／アナログ変換器
の最大電流値を変化するための制御回路とを有すること
を特徴とするデイスク記憶装置のＡＧＣ回路。 - 【請求項８】デイスク記憶媒体を読み取るヘッドの読み
取り出力レベルを一定にするためのデイスク記憶装置の
ＡＧＣ回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号を帯域制限するフィル
ターと、 前記フィルターからの信号をアナログ／デジタル変換す
るアナログ／デジタル変換器と、 前記アナログ／デジタル変換器のデジタル出力値と目標
振幅値との誤差を算出する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル／アナログ変換器と、 前記電流を前記制御電圧に変換するための積分回路で構
成されたループフィルタとを有し、 前記電流型デジタル／アナログ変換器は、プラスの電流
からマイナスの電流までの出力電流範囲を有し、前記プ
ラスの最大電流値とマイナスの最大電流値とが異なるよ
うに構成されたことを特徴とするデイスク記憶装置のＡ
ＧＣ回路。 - 【請求項９】請求項８のデイスク記憶装置のＡＧＣ回路
において、 前記電流型デジタル／アナログ変換器は、マイナスの最
大電流値がプラスの最大電流値より大きく設定されたこ
とを特徴とするデイスク記憶装置のＡＧＣ回路。 - 【請求項１０】デイスク記憶媒体を読み取るヘッドの読
み取り出力レベルを一定にするためのデイスク記憶装置
のＡＧＣ回路において、 制御電圧に応じたゲインで、前記読み取り出力を増幅す
るゲイン制御アンプと、 前記ゲイン制御アンプからの信号を帯域制限するフィル
ターと、 前記フィルターからの信号をアナログ／デジタル変換す
るアナログ／デジタル変換器と、 前記アナログ／デジタル変換器のデジタル出力値と目標
振幅値との誤差を算出する誤差算出器と、 前記誤差に応じた大きさの電流を発生する電流型デジタ
ル／アナログ変換器と、 前記電流を前記制御電圧に変換するための積分回路で構
成されたループフィルタとを有し、 前記誤差算出器は、 プラス側の前記誤差を示すデジタル信号のビットの重み
と、マイナス側の前記誤差を示すデジタル信号のビット
の重みを異ならせるための回路を有することを特徴とす
るデイスク記憶装置のＡＧＣ回路。
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