KR910002980B1 - 이득 제어 장치 - Google Patents

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Abstract

내용 없음.

Description

이득 제어 장치
제1도는 디지탈 오디오 디스크 및 LP 디스크의 동적 영역의 차이를 도시하는 도면.
제2도는 본 발명의 제1실시예에 의한 이득 제어 장치의 계통도.
제3a도 및 제3b도는 소정 레벨을 초과하는 재생신호 성분이 억제되지 않는 상태와 이러한 재생 신호 성분이 억제되는 파형도.
제4도는 본 발명의 제2실시예에 의한 이득 제어 장치의 계통도.
제5도는 본 발명의 제2실시예에 의한 피크 검출기의 상세 구성도.
제6도는 본 발명의 제3실시예에 의한 이득 제어 장치의 계통도.
제7도는 제3실시예에 의한 디지탈 이득 제어 회로 및 지연선의 상세도.
제8도는 본 발명의 제3실시예에 의한 디지탈 이득 제어 회로의 변형 회로도.
* 도면의 주요부분에 대한 부호의 설명
1 : 디지탈 오디오 디스크 2 : EFM 복조기
3 : 메모리/동작회로 4 : 지연선
5 : 클럭 발생기 6 : 피크 검출기
7 ; D/A 변환기 8 : 증폭기
9 : 출력 단자 10 : 보간기
11, 14 : 논리 회로 13 : ROM
17 : 멀티 플렉서.
본 발명은 이득 제어 장치에 관한 것으로서, 특히, 아나로그 오디오 신호의 A/D 변환에 의해 얻어진 디지탈 신호를 재생하는데 적절히 사용될 수 있는 이득 제어 장치에 관한 것이다.
디지탈 오디오 디스크(이후 편의상 DAD라칭함)는 디지탈 오디오원의 한 분야로 잘 알려져 있다. DAD는 LP 디스크와 같은 종래의 아나로그 오디오 디스크에 비해 S/N 비가 낮고 또한 넓은 동적 영역을 가지고 있다.
종래의 LP 디스크와 DAD를 비교해보면, LP 디스크는 제1도의 점선으로 도시된 바와 같이 약 70㏈의 최대 동적 영역을 가지며, 이 최대 동적 영역은 약 1㎑의 중간 주파수 영역에서만 얻을수 있다. LP 디스크의 동적 영역은 고주파수 및 저주파수 영역에서는 40㏈로 감소된다. 이에 반해, DAD는 제1도의 일점쇄선으로 도시된 바와 같이 사실상 전주파수 영역에 결쳐 약 90㏈의 광범위한 동적 영역을 가지고 있다.
그러나, 이러한 넓은 동적 영역을 가진 DAD로부터 신호가 재생되어 종래의 오디오 시스템에서 증폭되어 스피커에서 재생될 경우 여분의 전력이 스피커에 공급되어 스피커는 파괴되어진다. 특히, 전력 증폭기에 종래의 경우보다 더 높은 피크 레벨을 가진 신호가 공급되조, 볼륨 제어는 종래의 경우와 같은 동일 레벨 위치로 설정되어 있으면, 입력 신호 파형은 복잡하게 클리프되어 재생에 왜곡이 생긴다. 클리프된 파형에는강력한 고주파수 성분이 포함되어 있어서 스피커 특히 트위터(고음 스피커)를 손상시킬 수도 있다.
본 발명의 목적은 바람직하지 않은 클리핑에 의한 재생 왜곡을 방지할 수 있을뿐만 아니라 스피커의 손상을 방지할 수 있는 이득 제어 장치를 제공하는 것이다.
본 발명의 이득 제어 장치의 특징에 의하면, 아나로그 오디오 신호의 A/D 변환에 의해 얻어진 디지탈 신호가 지연되고, 소정 레벨을 초과하는 디지탈 신호의 D/A 변환에 의해 얻어진 아나로그 신호 성분이 이지연 시간을 이용하여 억제될 수가 있다.
본 발명의 이득 제어 장치에 의하면, 디지탈 신호 형태의 입력 신호는 시간 지연되며, 소정 레벨을 초과하는 재변환된 아나로그 신호 성분은 억제된다. 이때문에, 재생 신호는 왜곡될 수가 없고 이러한 성분의 검출이 확실히 실행될 수가 있다. 따라서, 바람직하지 않은 클리핑에 의한 재생 신호의 왜곡이나 스피커 손상등이 방지될 수가 있다.
이하 첨부된 도면을 참조하며 본 발명의 실시예를 설명하기로 한다. 제2도는 본 발명의 제1실시예에 의한 이득 제어 장치의 계통도이다.
제2도를 보면, 아나로그 오디오 신호의 A/D 변환에 의해 얻어진 디지탈 신호는 NRZ-1 방식(제로-1로의 비복귀 방식)에 의해 변조되어 DAD(1)에 기록된다. 이러한 디지탈 신호는 소정 주파수에서 아나로그 오디오 신호를 샘플링하여 16비트의 데이타어를 양자화하는데 의해 얻을수 있고, 그후 CIRC(CrossInterleave Read Solomon Code) 및 EFM(Eight to Fourteen Modulation)에 의해 데이타어를 부호화시킨다.
CIRC 방식에 의한 부호화 방식은 디스크상의 스크랫치와 같은 대부분의 고밀도 에러를 교정하는데 실행된다. 반면에, EFM 방식은, 16비트를 상위 8비트 그룹 및 하위 8비트 그룹으로 분할하여, 각 8비트 그룹을 14비트 패턴으로 변환시키는 변조 방식이다. EFM 방식에 의한 변조가 실행되면, 디지탈 신호는 파형의 최소의 왜곡으로 기록될 수가 있고, 기록된 신호에는 DC 성분이 포함되지 않을수도 있다.
DAD(1)에 기록된 디지탈 신호는 광학 픽업 등으로 독출되어 EFM 복조기(2)에 공급된다. 입력신호로부터 개별적으로 분리되고 추출된 클럭 신호 및 동기 신호를 사용하여 EFM 복조기(2)는 EFM 복조를 실행하여, 각 14비트 패턴을 원래의 8비트 그룹으로 재변환시키고, 상위 8비트 및 하위 8비트 그룹을 재결합하여 16비트의 데이타어를 얻는다. 따라서 얻어진 이 디지탈 신호 SD1은 RAN 등을 가진 메모리/동작 회로(3)에 공급된다.
메모리/동작 회로(3)는 다음 동작을 실행한다.
(A) 상기 디지탈 신호 SD1은 RAM에 써넣어 축척하는 작업과 그 판독을 하는 작업, 및 RAM을 제어 하는 작업, 및 RAM을 제어하는 작업.
(B) CIRC에 기준하여 16비트의 데이타 워드의 오류 정정을 하는 작업.
(C) CIRC에 기준하여 정성되지 않았던 "불량"데이타를 다른 "양호"데이타로서 보간하는 작업 등을 행하고 있다. 또한 RAM에 기륵, 판독 등의 타이밍은 클럭 발생부(5)로부터의 클럭 펄스에 기준해서 행해진다.
디지탈 신호 SD2는 그후 메모리/동작 회로(3)로부터 구해진다. 디지탈 신호 SD2는 에러가 정정되고 보간이 행해진 16비트 데이타어이다. 이렇게 구해진 디지탈 신호 SD2는 지연선(4)에 공급된다. 지연선(4)은 피크 검출기에서 피크치의 검출 이후의 한 시점까지 입력 디지탈 신호 SD2를 지연시킨다. 이 방식으로 지연되는 시간동안, 증폭기(8)는 아나로그 이득 제어 수단으로 피크 검출기(6)에 의한 피크 검출 결과에 따라 이득을 제어할 수가 있다.
클럭 발생기(5)로부터외 클럭 펄스에 응답하여, 지연선(4)은 16비트의 데이타어 또는 디지탈 신호 SD2를 래치 레지스터의 직렬 회로내에서 순차 이동시킨다. 또는 클럭 발생기(5)로부터의 클럭 펄스에 의해 동작하는 모듈 M의 어드레스 카운터에 의해 RAM으로부터는 독출이 지연될 수가 있다.
출력의 어떠한 왜곡을 초래하지 않을수도 있는 입력 신호외 시간 지연은 클럭 발생기(5)로부터 지연선(4)에 공급된 클럭 펄스의 주파수가 샘플링 주파수의 정수배일 경우에 실행될 수 있다.
지연선(4)으로부터의 디지탈 신호 SD3은 D/A 변환기(7)에 공급되어 아나로그 오디오 신호로 재변환된다. 따라서, 아나로그 오디오 신호 SA는 증폭기(8)를 거쳐 출력 단자(9)로부터 재생된다. 스피커는 사용자의 전치 증폭기 및 전력 증폭기를 거쳐 출력 단자(9)에 접속되어 있다.
또한, 메모리/동작 회로(3)로부터의 디지탈 신호 SD2는 피크 검출기(6)에도 공급된다.
피크 검출기(6)는 디지탈 신호 SD2의 피크치를 검출하여 피크치가 소정 레벨을 초과하여 바람직하지 않은 클리핑을 유발시킬 경우을 알 수 있게 한다. 디지탈 신호 SD2의 데이타에 의거하여, 피크 검출기(6)는 오디오 신호 등의 경사를 검출하고, 이에따라 소정 레벨을 초과하는 성분의 피크치를 검출한다.
피크 검출기(6)로부터의 검출 신호는 증폭기(8)에 공급되어 증폭기(8)의 이득을 감소시킨다. 따라서, D/A 변환기(7)로부터의 아나로그 오디오 신호 SA의 피크 성분이 억제된다.
데이타 샘플링 주파수가 44.1㎑에 셋트되어 있으면, 지연선(4)의 지연 시간은 1/44.1㎑×4≒90μ초로 셋트되고, 증폭기(8)의 이득이 제어되어, 피크성분은 오디오 신호 성분이 약 10㎑의 고주파수 영역에서 급격히 레벨 상승되기전에 억제된다. 약 10㎑의 고주파수를 가진 펄스의 펄스폭은 100μ초 이므로, 이 펄스가 증폭기(8)에 도달하기 전에 피크치가 검출된다. 펄스의 피크 성분은 피크 검출기(6)로부터의 검출신호 sp에 의해 억제된다. 이 검출 신호 sp는 예를 들면 양호힌 응답시간 특성을 가진 전자 볼륨 제어 등에 공급되어 오디오 신호의 이득을 제어할 수가 있다. 전자 볼륨 제어는 증폭기(8)등의 궤환량을 제어할 수 도있다. 기계적인 볼륨 제어 역시 사용될 수도 있다.
상술된 바를 제3a도 및 제3b도의 파형을 참조하며 설명하기로 한다. 제3a도는 피크 성분이 억제되지 않은 신호의 파형을 도시하며 제3b도는 피크 성분이 수신되기전에 피크 성분이 약 신호의 타이밍으로부터 억제된 신호 파형을 도시하고 있다. 이 방법으로, 급격한 레벨 변동이 방지되어 평활한 피크 성분의 억제가 행해지며, 이에따라 양질의 음향이 재생된다.
전자 또는 기계적 볼륨 제어에 의해 이 방식으로 제어된 증폭기(8)의 이득은 원래의 값으로 점차 복귀될수도 있거나 또는 불변 상태로 유지될 수도 있다. 그러나, 시간축을 따른 왜곡을 고려하면 후자가 바람직하다.
제4도는 본 발명의 제2실시예에 의한 이득 제어 장치의 계통도로서 제1도와 동일한 부분에는 제2도의 부호를 사용하여 상세한 설명을 생략하였다.
제2실시예에 의하면, 디지탈 신호 SD2는 메모리 동작 회로(3')의 보간기에 보간되기 전에 피크 검출기(6')에 공급되어 피크 검출된다. 보간기(10)는 CIRC 방식으로 정정되지 않은 데이타어를 보간시키는 작용을 한다. 디지탈 신호 S'D2는 정정되어진 데이타어에 대한 "양호"플래그 및 정정되어 지지않은 데이타어에 대한 "불량"플래그를 포함하고 있는 디지탈 신호이다. 이러한 플래그를 가진 디지탈 신호 SD2가 보간기(10)에 공급된다. 보간기(10)는 "양호"플래그 및 "불량"플레그를 변별하며 ''불량"플레그를 가진 데이타를 "양호"플래그를 가진 데이타로 보간시킨다. 반면에, 피크 검출기(6')는 디지탈 신호 S'D2의 ''양호''플래그를 포함하는 데이타어에 의거하여 오디오 신호의 피크치를 검출한다. 특히, 피크 검출기(6')는 "양호''플래그를 가진 데이타를 선택하여, 상술한 제1실시예에서 얻어진 것과 비슷한 검출 신호 sp를 발생시킨다. 이 실시예에서 디지탈 신호의 피크치를 디지탈 신호가 보간되기 전에 검출한다. 그러므로 보간기(10)가 보간을 실행하는 동안, 피크 검출의 시점으로부터 지연된 필요한 시간이 얻어진다. 따라서, 보간기(10)는 지연선으로서도 작용하여, 제2실시예에서는 제1실시예에서와 같은 지연선이 필요없게 된다.
보간기(10)로부터의 출력 신호 S'D3은 A/D 변환기(7)에 공급되고, 이로부터의 오디오 아나로그 신호 SA가 증폭기(8) 로 공급된다.
디지탈 신호이서, 어떤 비트는 아나로그 오디오 신호의 피크치에 대응하고, 어떤 레벨을 초과하는 레벨은 디지탈 신호에 존재하지 않는다. 그러므로, 제1 및 제2실시예에서의 이득 제어에 의해 감소되어진 볼륨 레벨이 변동되지 않는다면, 피크치에 대한 볼륨 레벨의 한 설정 동작은 후방의 클리핑을 방지하게 된다. 이와같이, 본 발명의 이득제어 장치는 자동 볼륨 레벨 설정기로서 동작한다.
제6도는 본 발명의 제3실시예의 이득 제어 회로의 계통로로서, 제2도와 동일한 부분에는 같은 부호를 사용하여 그 상세한 설명을 생략한다.
제3실시예에 의하면, 이득 제어가 디지탈 형식으로 실행된다. 지연선(4)에 의해 지연되어진 디지탈 신호 SD3는 이득 제어 회로(11)에 공급된다. 디지탈 이득 제어 회로(11)는 피크 검출기(6)로부터의 검출 신호 sp에 의해 이득을 제어한다. 이 디지탈 이득 제어 회로(11)에 의해 이득 제어된 디지탈 신호는 D/A변환기(7)에 공급된다.
제7도는 지연선(4) 및 디지탈 이득 제어 회로(11)의 회로 구성의 실예를 도시한다. 지연선(4)은 n단의 시프트 레지스터 R1내지 Rn으로 구성되어 있다. 데이타 샘플링 주파수의 시프트 클럭 예를 들면, 44.1㎑는 시프트 레지스터 R1내지 Rn에 각각 공급되어 16비트의 데이타어 또는 디지탈 신호 SD2를 병렬식으로 발생한다. 지연선(4)의 지연 시간은 시프트 레지스터의 수 n으로 결정되며 예를 들면 100으로 설정된다. 지연선(4)으로부터의 디지탈 신호는 논리회로 A를 구비하고 있는 디지탈 이득 제어 회로(11)에 공급된다.
논리 회로 A는, 지연선(4)으로부터의 신호 DD3이 수정없이 증폭기(8)에 공급되는 한 모드와 신호 SD3이 LSB를 향해 한 비트 이동되어 "O"의 MSB에 부가된 후 증폭기(8)에 공급되는 다른 모드 사이에서, 절환될 수 있다. 피크 검출기(6)로부터의 검출 신호 sp는 단자(12)를 거쳐 논리 회로 A에 공급된다. 오디오 신호의 피크치가 변별되어 검출 신호 sp에 의한 수정 레벨을 초과하게 되면, 논리회로 A는 지연회로(4)로 부터의 신호 SD3을 LSB를 향해 한 비트 이동시켜 "O"의 MSB에 부가시킨다. 논리 회로 A의 출력 신호는 D/A변환기(7)를 거쳐 증폭기(8')에 공급된다. 이경우, 신호 SD3의 레벨은 반감된다. 일반적으로, m 비트가 이동하면 그 레벨은 1/2m 만큼 감소되는 것이 된다.
논리회로 A를 생략하는 경우, 지연선(4)외 최종 시프트 레지스터 Rn은 기억된 내용이 m 비트 LSB로 이동되어 레벨이 1/2m로 감소되도록 제어된다.
제8도는 ROM(13)을 구비하고 있는 디지탈 이득 제어 회로(11)의 다른 실시예를 도시한다. ROM(13)은 복수의 데이타 변환단을 기억하여 디지탈 신호 SD3(16비트의 데이타어)의 레벨을 감쇄시킨다. 지연선(4)으로부터의 신호 SD3은 ROM(13)에 어드레스 신호로서 공급되며, 반면에 데이타 변환단을 선택하기 위한 어드레스는 참조부호(14)로 도시된 논리회로 B로부터 ROM(13)에 공급된다.
논리회로 B는 피크 검출기(6)로부터의 검출 신호 sp와 최대 전력을 나타내는 검출 신호 및 볼륨 레벨 위치를 나타내는 검출 신호를 각각 단자(15 및 16)를 거쳐 전력 증폭기로부터 수신한다. 재생파의 클리핑 레벨은 최대 전력 및 사용된 전력 증폭기의 볼륨 레벨 위치에 의해 변동되고, 이 클리핑 레벨에 의해 레벨 감쇄 정도 또는 이득 제어가 조정된다. 최대 전력을 나타내는 검출 신호는 전력 증폭기의 최대 전력에 대응하는 레벨의 신호를 발생하는 발생기로부터 공급된다. 볼륨 레벨 위치를 나타내는 검출 신호는 볼륨 레벨과 동기인 전위차계로부터 공급된다. 따라서 이들 최대 전력 및 전력 증폭기의 볼륨 레벨 위치에 의하여, 논리회로 B는 사용될 데이타 변환단을 결정하게 된다. 오디오 신호의 피크치가 피크 검출기(6)에 의해 검출되면, 신호 SD3은 소정 비율로 그 레벨이 감쇄된 후 멀티플렉서(17)를 거쳐 D/A 변환기(7)에 공급된다.
그러나, 신호 SD2가 소정 레벨을 초과하지 않으면 이 신호는 변형되지 않은채 ROM(13)으로부터 멀티플렉서(17)를 거쳐 D/A 변환기(7)로 공급된다. 오디오 신호의 피크치가 검출되지 않으면, ROM(13)에는 신호가 공급될 필요가 없다. 따라서, 멀티플렉서(17)는 지연선(4)으로부터의 신호 SD2와 레벨 감쇄되어 ROM(13)으로부터 돌출 신호 SD2를 선택 조합하게 된다. 멀티플렉서(17)는 논리 회로 B를 통해 공급되는 피크검출기(6)로부터외 신호에 의해 제어된다.
본 발명은 DAD의 재생 시스템에 관련되어 설명되었으나, 본 발명은 여러 형태의 디지탈 신호 전송시스템에 적용될 수 있음을 두말할 나위도 없다

Claims (6)

  1. (a) 아나로그 신호를 변환하여 얻은 디지탈 신호의 데이타로부터 소정치를 검출하기 위한 검출 수단과, (b) 디지탈 신호를 지연시키기 위한 지연 수단과, (c) 상기 지연 수단으로부터의 디지탈 신호를 아나로그 신호로 변환시키기 위한 변환 수단과, (d) 상기 검출 수단으로부터의 검출 신호에 따라 변환 수단으로부터의 아나로그 신호의 이득을 제어하기 위한 이득 제어 수단을 구비한 이득 제어 장치.
  2. 제1항에 있어서, 상기 이득 제어 수단은 상기 지연 수단으로부터의 디지탈 신호를 제어하기 위한 디지탈 이득 제어 수단을 구비한 이득 제어 장치.
  3. 제1항에 있어서, 상기 이득 제어 수단은 상기 변환 수단으로부터의 아나로그 신호를 제어하기 위한 아나로그 이득 제어 수단을 구비한 이득 제어 장치.
  4. 제1항에 있어서, 상기 변환 수단으로부터의 디지탈 신호의 에러를 검출 및 보정하기 위한 에러 검출 및 보정 수단을 포함하고 있는 이득 제어 장치.
  5. 제4항에 있어서, 상기 지연 수단은 에러 검출 및 보정 수단에 의하여 정정되지 않은 디지탈 신호를 보정된 디지탈 신호로 보간하기 위한 보간 수단으로 작용하는 이득 제어 장치.
  6. 제5항에 있어서. 상기 에러 검출 및 보정 신호로부터의 디지탈 신호는 디지탈 신호가 보정된 경우에 "양호"플래그와, 디지탈 신호가 보정되지 않은 경우에 "불량"플래그를 포함하며, 상기 검출 수단으로부터의 검출 신호는 "양호"플래그를 포함하는 디지탈 신호에 의거하여 얻어지는 이득 제어 장치.
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