DE1816291A1 - Hochgeschwindigkeitsumsetzung analoger in digitale Werte - Google Patents

Description

DR.-IN«. ΒΙΙ»Ι_-ίΝβ. M.3C. UIPL.-PH /S. DR. OIPL.-PHYS.

HÖGER - STELLRECHT - QRiESSBACH - HAECKER

PATENTANWÄLTE IN STUTTGART .

A 36 897 i) 1816291

. . k - 93

2o. 12. 1968

Texas Instruments Incorporated Dallas, Texas, U.S.A.

Hochgeschwindigkeitsumsetzung analoger in digitale Werte

Die Erfindung betrifft ein Verfahren zur Umsetzung eines Analogeingangssignals in ein Digitalsignal.

Es ist häufig wünschenswert, die Amplitude eines Analogsignals oder auch eine Vielzahl seriell abgetasteter Amplituden von Analogsignalen in eine digitale Form umzusetzen, die für die entsprechende Amplitude eines Analogsignals kennzeichnend ist. Beispielsweise kann bei der übertragung breitbandiger Information ein Digitalsignal bei entsprechend vergrösserter Bandbreite mit geringerer Signalverzerrung durch ein gestörtes Medium gebracht und empfangen werden, als dies mit einem Analogsignal gleicher Sendeleistung bei gleichem Medium möglich ist. Zusätzlich ergeben sich bei Benutzung einer Information in digitaler Form weitere . Vorteile infolge der Leichtigkeit, mit der digitale Signale

909833/1223

A 36 897 b

2ö. ?1. 1968

zeitlich unterteilt und durch Mulitplexer*erfasst werden können, sowie infolge der Fähigkeit digitaler Signale, sich leicht speichern und durch Computer verarbeiten zu lassen.

Typische Anwendungsbereiche für Analog-Digitalumsetzer liegen im Echtzeitbetrieb bei digitaler Verarbeitung breitbandiger MHz-Signale im Videobereich die von Radar-, Infrarotoder Fernsehsensoren, von vielerei akustischen Quellen oder dergleichen herrühren. Hinsichtlich der Bandbreite solcher MHz-Signale im Videobereich werden für eine Amplitudenabtastung und Wandlung solcher Analogsignale in Digitalwerte oft Io' o(
pro see. erforderlich.

Digitalwerte oft Io oder mehr Abtastungen und Umsetzungen

Eine ganze Anzahl von Verfahren wurden für Analog-Digital-

7
Umsetzungen von Io pro see. oder mehr entwickelt und angewandt. In einem Verfahren wird eine Vielzahl paralleler Spannungskomparatoren unterschiedlicher Schwellwerte eingesetzt, von denen jeder einen digitalen Ausgang hat. Die z. B. in einem Kodierwerk miteinander verknüpften Ausgänge der parallelen Spannungskomparatoren ergeben z. B. eine binäre Darstellung des abgetasteten Eingangspegelwerts. Während solche Anordnungen hinsichtlich Geschwindigkeit und Genauigkeit der Umwandlung einigermassen zufriedenstellend arbeiten, wird doch ihr Einsatz durch wirtschaftliche Überlegungen stark beschränkt, da (2ⁿ-l) Spannungskomparatoren zu einer n-binär3telligen Umsetzung eines geprüften Analogwerts erforderlich sind. So erfordert beispielsweise eine Anordnung rait Io Binärstellen demgemäss Io23 = .2-1 Spannungskomparatoren, was ausserordentlich teuer wird.

In einer anderen Anordnung eines Analogdigitalumsetzers werden zur schrittweisen Annäherung Tunneldioden für

909833/12 2$

ORlGfNAL

A 36 897 b

k - 93 _,

2o. 12. 1968 - jr-

Spannungskomparatoren sowie zusätzliche digitale Entschlüsselung des binären Inhalts der Spannungskomparatoren verwandt. "The Solid State Circuit Conference Proceedings" Seite loo bis lol vom Februar 196I beschrieben ein solches Verfahren. Zwar wird hier ein vertretbarer Aufwand an Bauteilen getrieben, Genauigkeit und Geschwindigkeit des Verfahrens aber sind stark begrenzt. Ausserdem werden wegen äer erforderlichen Impulsraten dieser Technik Entwicklung und Prüfung äusserst verworren und problematisch. Beispielsweise erfordert ein lo-bit-System, das bei Io Um-, Setzungen pro see. arbeiten soll, eine Geschwindigkeit ; tür den analogen, vergleichenden und digitalen Teil des Geräts von über Io Operationen pro see.

Aufgabe der Erfindung ist es_s ein Verfahren und ein Gerät se dessen Realisierung zu entwickeln_s das bei ausreichender Umsetzgenauigkeit und maximaler Urasetzgesehwindigkeit einen relativ geringen Bauelementbedarf hat ο

Diese Aufgabe wird ausgehend von einem Verfahren der oben genannten Art gemäss der¹ vorliegenden Erfindung gelöst durch die Schritte des sukzessiven Prüfens von Werten des Analogeingangssignals in periodischen Prüfintervallen zur Erstellung einer Serie geprüfter Werte, sowie des Speicheras von Signalen _s die alle in einer Vielzahl aufeinanderfo Igender Prüfintervalle geprüften Werte des Analogeingangssignals darstellen und die Bits eines Binärworts bilden, das dem entsprechenden Analogeingangssignal wertmässig entspricht„

Durch die Erfindung wird der Vorteil erzielt₉ dass bei Umwandlung des Analogsignals in ein n-stelliges Binär-

909833/1223

A 36 897 b

wort nur η Kodierer sowie 1+2+3+ «... + (n-1) Flip-Plops benötigt werden. .

Zweckmässigerweise wird ein Analogsignal sequenziell geprüft, indem es eine Vielzahl seriengeschalteter, unter- ©Inander gleicher Kodierer durchläuft. Jeder Kodierer ersseugt schrittweise analoge Ausgangssignale, die bestimmten Teilwerten des Momentanwertsdes analogen Ein- ' gangssignals entsprechen. Ebenso schrittweise erzeugen die Kodierer binäre Bit-Ausgangssignale, die der Relation eines jeden der analogen Ausgangssignale zu einem vorgewählten Bezugswert entsprechen. Die binären Bit-Ausgangssignale Werden entsprechend der Reihenfolge ihrer Erzeugung abgespeichert, bis jeder Kodierer ein binäres Bit-Ausgangssignal jBUsammen mit einem speziellen Prüfwert als analoges Signal ausgegeben hat, wonach alle gespeicherten binären Bit-Ausgangseignale gleichzeitig als paralleles Digitalwort ausgelesen werden, wobei letzteres dem betreffenden Wert des analogen Eingängssignals entspricht.

Die Kodierer sind von gleichem Aufbau und liefern ein analoges Ausgangssignal, das eine Funktion des Werts des analogen Eingangssignals ist, sowie ein digitales Ausgangssignal, das eine Funktion des analogen Ausgangssignals relativ KU einem bestimmten Bezugspegel darstellt. Jeder Kodierer benutzt zwei Bezugssignale gleicher Amplitude, und entgegengesetzter Polarität, die in Abhängigkeit vom Verhältnis des analogen Ausgangssignals zu einem bestimmten Vergleichepegel selektiv an den Ausgang herausgeführt werden.

Weitere Einzelheiten und Merkmale der Erfindung können den

909833/1223

beigefügten Ansprüchen und/oder der folgenden Beschreibung entnommen werden, die der Erläuterung eines in der Zeichnung dargestellten Ausführungsbeispiels der Erfindung dient: 'Es zeigen:

Fig.l ein Blocksehaltbild eines Ιο-Bit-Analog-Digital-Um setzers gemäss der Erfindung,

Fig.2· ein Flussdiagramm des Signalwegs durch die Anordnung der Fig.l,

' Fig.3 ein Blockschaltbild eines typischen 1-Bit-Kodierers-der Fig.l und ■

Fig. ¹Ja "■",.. ■

bis 4k die überträgungsfunktionen der aufeinander folgenden 1-Bit-Kodierer der Fig.l.

In Fig. 1 ist ein Analog-Digital-Umsetzer, der als Ausführungsbeispiel der Erfindung gebaut wurde, allgemein durch die Zahl 1© gekennzeichnet. Ein Analogeingangssignal VIN wird in der

- Weise abgetastet, dass es an den Eingang VIN eines 1-Bit-Kodierers 12 geführt wird. Dieser hat einen Analogausgang VA, an

- dem ein Ausgangssignal VA als Funktion des Eingangssignals VIN erscheint, sowie einen Digital-Bit-Ausgang DA, der den höchsten Stellenwert von VIN anzeigt. Der Ausgang DA speist ein Schieberegister, das aus 9 seriengeschalteten Flip-Flops lh erstellt ist. Die Flip-Flops 14 sind untereinander gleich und werden in ihrer Schaltung als bekannt vorausgesetzt.

Der Analogausgang VA wird in einen zweiten Kodierer 16 eingeführt, der' seinerseits nach einem Kodierzyklus ein Analogausgangssignal VB sowie ein Digital-Bit-Ausgangssignal DB erzeugt. Letzteres speist ein Schieberegister, das sich aus einer Kette von acht seriengeschalteten Flip-Flops 13 zusammensetzt, während der Analogausgang VB in den Eingang eines weiteren 1-Bit-Kodierers 2ο geführt ist. Nach einem weiteren Kodierzyklus erzeugt der Kodierer 2® sowohl ein digitales Ausgangssignal DC,

vr_ ■ 9.0.4*33/12-23

A 3β 897 b

k - 137
2o.12.68

das in eine Kette aus sieben seriengeschalteten Flip-Flops 22 geleitet wird, als auch ein analoges Ausgangssignal VC zur Beaufschlagung des Eingangs eines 1-Bit-Kodierers 24. Nach jedem Kodierzyklus v/erden die digitalen Bit-Informationen in den als Flip-Flop-Ketten geschalteten Schieberegistern zum jeweils nachfolgenden Flip-Flop weitergeschafft.

In ähnlicher Weise liefert der Kodierer 2¹I nach einem weiteren Kodierzyklus ein digitales Bit-Ausgangssignäl DD an das erste von sechs seriengeschalteten Flip-Flops 26 sowie ein analoges Ausgangssignal VD an einen fünften Kodierer 28. Dieser erstellt ein digitales Bit-Ausgangssignal DE an ein erstes von fünf seriengeschalteten Flip-Flops 3© sowie ein Analog-Ausgangssignal VE zur Beaufschlagung des Eingangs eines 1-Bit-Kodierers 32. Ein digitales Bit-Ausgangssignal DF aus einem Ausgang des Kodierers 32 setzt nach einem Kodierzyklus ein erstes Flip-Flop einer Kette vier seriengeschalteter Flip-Flops 34, während ein Analogausgangssignal VF an den Eingang eines 1-Bit-Kodierers geführt ist. Dieses erstellt ein digitales Bit-Ausgangssignal DG₃ das an den Eingang dreier seriengeschalteter Flip-Flops geführt ist, sowie ein analoges Ausgangssignal VG für den Eingang eines Kodierers 4®, der nach einem Kodierzyklus ein digitales Bit-Ausgangssignal DH zur Beaufschlagung des ersten von zv/ei seriengeschalteten Flip-Flops 42 sowie ein Analogausgangssignal VH zur Beaufschlagung eines 1-Bit-Kodierers erzeugt. Nach einem weiteren Kodierzyklus erstellt letzterer ein digitales Bit-Ausgangssignal DI für den Eingang eines einzelnen Flip-Flops 46 sowie ein analoges Ausgangssignal VI für den Eingang eines 1-Bit-Kodierers 43. Dieser aber erstellt ein digitales Bit-Ausgangssignal DJ, das direkt an einen geeigneten digitalen Abfrageschaltkreis geführt is.t.

Offensichtlich ist die Dauer eines Kodierzyklus gleich der

909833/1223

20.12.68 · - % -

Prüfzeit des Analogsignals. Sobald jeder 1-Bit-Kodierer einen Analogwert verarbeitet hat, wird ihm ein nächster Analogwert zugeführt. Die Anordnung kann somit bei der vollen Prüfseit des Analogsignals arbeiten. Die den speziell geprüften Analogwerten entsprechenden Digitalwerte werden als digitale Bit-Ausgangssignale Flip-Flop-Ketten ^zur Speicherung in der Reihenfolge ihrer Erzeugung zugeführt. Beispielsweise wird das erste , Digital-Bit-Ausgangssignal DA nacheinander schrittweise in den neun Flip-Flops 14 während neun Kodiarsyklen gespeichert. Signal DB wird sukzessive in den acht Flip-Flops 18 während acht Kodierzyklen gespeichert. Die Ausgangssignale DC bis DI werden in schrittweise kürzeren Zeitintervallen gespeichert.

Zum Zeitpunkt der Erzeugung des Ausgangssignals DJ werden die Ausgangssignale aller FÜp-Flops lU - k6_t die in Fig.l unter dem Kodierer 48 liegen, parallel ausgelesen zur Darstellung eines digitalen Parallelworts, das dem speziellen -Wert eines zuvor an VIN angelegten Analogeingangssignals entspricht.

Trotz der Erklärung eines lo-Bit-Wort-Ausführungsbeispiels in Fig.l soll die vorliegende Erfindung in gleicher Weise grössere oder kleinere Ausfuhrungen erfassen, die also zur Darstellung eines digitalen Worts mit mehr oder weniger Bits eine grössere oder kleinere Anzahl an 1-Bit-Kodierern sowie Flip-Flops,ganz nach Wunsch,enthalten. Um beispielsweise am digitalen Ausgang ein- Bit mehr zu haben, müsste ein weiterer 1-Bit-Kodierer, in Serie an den Ausgang der Vorrichtung 48 angeschlossen werden; ausserdem müssten 1Φ weitere Flip-Flops direkt unter den zusätzlichen Kodierer zu liegen kommen, wobei das oberste Flip-Flop über die.Leitung DJ mit dem Kodierer 48 verbunden wird und die restlichen neun darunterliegenden Flip-Flops in die jeweiligen Flip-Flop-Ketten als letzter Teil der jewei-

909833/1223

A 36 897 b k - 137 20.12.68

- 98-16291

ligen Schieberegister eingefügt werden.

Für eine beliebige Zahl η binärer Bits am Ausgang ist die erforderliche Anzahl dafür benötigter 1-Bit-Kodierer gleich n, während die Anzahl von Flip-Flops hierfür ' .

Ci 5

/ist. So sind also beispielsweise für eine -Anordnung mit -Ii. ■/ Bits-'am. Ausgang Iq; 1-Bit-Kodierer und' 45 Flip-Flo.ps erf order-, lieh. Dies steht-in-scharfem Gegensatz zu -den Io23 Vergleic'her- ; kreisen,.;die nach'.dem Stand der 'Technik für Vorrichtungen mit ; ebenfalls- lo-Bit-Ausgang bei gleicher-Veratfbeitungsrate-benötigt wurden. / . , ^:: - .; .'"■''■ .- . : . , :^: ; ■· ■■

Fig*2 sseig-t-.els Plussdiagramm den Meg der Signale durch, die -'■ Anordnung. 4er' Fig. l._S:. wob ei. mit den 'Buchstaben A-J die digita-. ,.

-.....!en Bits bezeichnet, werden;,. die aus ..-den entspceohendeftZKoaie-'- .; ■ rfrn 'kotmen; die Indexzahlen^sollen-die entspreehende Zyklus- ...

;.: Kahl, anzeigen«: "ini Biagramm/.stellt der .Buchstabe. Ä das.' wert-■ '■' ; ^:

■-./höchste Bit, öör. .Buchstabe' J; J:edoch'das; wertniedrigste./B.it .dar_:;. Index. ;&, kennzeichne.' den jüngsten»": der Index. .1 dagegen'., den,.;.

lödlierer:. li^:-%8 :.■ hindurchgeiÜhrt^ ;;'We*t^;;tlb®r-.^:äie:;: .Zieit;_: ö|n^s_:-::i$oaiferZyklus' /!weil»- in-eiße'm Ko-; ■.;^:.

■iiritein/Äntfpr.echenäen/.analögen^ Signal, -erzeugt /irupä-eF,,:·' ■wii»d[-";.scⁱhri1&ⁱii-'' i ■eiri':-.Schiebe;i?egisier/ hindurefege führt ,-..das: an den; Oi- -;

des ^betreffenden- alB-Vergleieher/arbeitiendeh/Ko- _;;./ " .Ängeschlös^:sen':lst'v.;Da;S^:■■Hindurchführett-^durch^-sqlche;/■'■■■■/":../.■■

9Q9833/U2

' 20.12.68 ' " ?*"

Schieberegister dauert solange, bis am Ausgang der Gesämtanor.dnung der jeweilige digitale Bit-Ausgang als Teil eines digitalen Worts, das dem Wert des Analogeingangssignals VIN entspricht, abgefragt ist.

Aus Fig.2 ergibt sich, dass während jedes Kodierzyklus das di-.gitale Wort um ein weiteres, jeweils niederwertigeres Bit erweitert wird, viobei letzteres durch Prüfung des speziellen Analogwerts in dem betreffenden Kodierer .erstellt-wurde«

Beispielsweise wird-während des ersten Kodierzyklus aus einem speziellen VIN signal ein einzelnes Digital-Bit A durch den 1-Bit-Kodierer 12 erzeugt und durch die in Fig.2 als A Io bezeichnete Kammer dargestellt j diese digitale Bit-Information Wird durch das erste Flip-Flop iH der Flip-Flop-Kette 14, das unter dem Kodierer 16 liegt, in dem durch A9 gekennzeichneten Kästchen gespeichert. Im zweiten Kodierzyklus wird ein zweites Binärbit B durch den Kodierer 16 erzeugt und in das Kästchen B8 als erstem Flip-Flop 18 einer Flip-Flop-Kette 18 gebracht, während gleichzeitig das Bit A aus A9 in ein Kästchen A8 geschoben wurde. Während der Zeit des nächsten Kodierzyklus werden die Bits A und B nach A7 bzw. B7 geschoben, während ein Bit C aus dem Kodierer 2o nach Kästchen C7 gebracht wurde. Mit der weiteren Erzeugung eines Bits D liegen bereits k Bits,D6, C6,B6,A6 parallel vor. Das Verfahren des Hinzufügens eines weiteren binären Bits parallel zu den schon vorhandenen Bits dauert auch während der weiteren Kodierzyklen an, bis mit Erzeugung eines digitalen Bits J im Io.Kodierzyklus Io binäre Bits zur Darstellung eines digitalen Worts, das dem Viert des Analogeingangssignal VIN entspricht, vorliegen. Aus der bisherigen Besprechung und aus Fig.2 ist zu ersehen, dass weitere Analogwerte VIN nach jeder Kodierzykluszeit vom Kodierer 12

- Io -

909833/1220

2ο.12.68 * -

angenommen werden, so dass Io voneinander verschiedene digitale Worte von der Anordnung der Pig.l in einem"Zeitpunkt gebildet werden. Das heisst, dass dann₅ -wenn das digitale Wort aus dan Bits Al bis Jl ausgelesen wird_s ein zweites Digitalwort mit den Bits A2 bis 12 gebildet wird. In gleicher Weise v/erden acht andere digitale Worte, jedes in einem schrittweise anderen BiI-dungszustand durch die Anordnung gleichzeitig verarbeitet. Wird die Anordnung in Betrieb genommen, so müssen erst Io Kodierzyklen durchgeführt werden,"bis "am Ausgang ein' vollständig gebildetes Digitalwort erscheint, wonach mit jedem folgenden Kodierzyklus am Ausgang ein voll ausgebildetes Digitalwort verfügbar wird. Die spezielle Anordnung des Ausführungsbeispiels der vorliegenden Erfindung weist damit bei schrittweiser Kodierung eines Analogwerts in digitale Bits eine Verarbeitungsrate von einem Parallelwort je Kodierzyklus auf, wodurch die Anordnung weit.aufwendigeren-bisherigen Anordnungen leistungsgleich wird.

Ein wichtiger Vorteil der Erfindung ist, dass alle Kodierer einander gleich sind, wodurch ein Aufbau von Systemen mit verschiedener Kapazität sowie ein Austausch oder gegenseitiges Ver_ tauschen dieser Bauteile leicht möglich ist. Fig.3 zeigt in einem Blockschaltbild den grundsätzlichen Aufbau eines Ausführungsbeispiels eines erfindungsgemässen solchen Kodierers, bei dem die Eingangs spannung VIlJ an einen Anschluss 5 ο als dem Pluseingang eines Differenzverstärkers Kl hoher Eingangsimpedanz mit einem Stromtreiberausgang geführt ist. Der Verstärker Kl hat hohe SpannungsVerstärkung, wobei So dB typisch sind und einen komplementären Enitterfolgerausgang, der 5o bis loo mA Strom liefern oder ziehen kann. Der Ausgang des Verstärkers Kl führt an Schalter S3 und Sk, die durch entsprechende Steuerkreise wechselweise erregt werden. Zwei seriengeschaltete Kon-

- 11 -

90SB33/1223 IAD omginal

2ο.12.68

• densatoren 52*und §4 liegen an "den Ausgängen der Schalter S3 und,' S^₉ wobei der gemeinsame Anschluss der Kondensatoren 52 und 5k an~ flassepotential gelegt ist«. " .

Ben Kondensatoren 52 und 5¹J sind in der Weise Trennverstärker KSbZVi. KJ nachgesehaltet, dass die aus dem Sehalter S3 an den Kondensator 52 führende Leitung an den positiven Eingang des sls Differenzver8fcSx»k©r ausgebildeten Trennverstärkers K2 dUFohverbunden ist ₉ während die aus dem Schalter S'J an den Kondensator 54 führende"Leitung gleichstifcig an den positiven Eingang des als Differensverstärlcex»" geschalteten Trennverstärkers KjS weiterfuhr^ Di© Verstärker K2 und KJ verhindern eine Entladung der Kondensatoren 52*5^ während ihrer Ladeperioden; ihr Verstärkungsfaktor ist grundsätzlich gleich 1. Der Ausgang Vl des Trennverstärkers K2 ist an den negativen Eingang des als Differenzverstärker geschalteten Verstärkers K2 ssurUckgeführt und ausserdem mit\$inetn Schalter Sl verbunden. In'gleicher V/eiee führt der Aufgang V2 des Trennverstärkers K3 zum negativen Eingang de| Verstärkers ,K3 zurück und susätzlich an einen Schalter S2. Die Schalter Sl und S2 werden durch eine geeignete Steuerung wechselweise erregt. Die Ausgänge der Schalter Sl und S2 sind miteinander verbunden und führen an einen Spannungsteiler 56,58. Während der eine Anschluss des Spannungsteilers mit dem Ausgang der Schalter Sl und S2 verbunden ist, ist der andere Anschluss an Ilassepotential, der gemeinsame mittlere Anschluss aber an den Minuseingang des als Differenzverstärker geschalteten Verstärkers Kl gelegt. Die Leitung Vl am Ausgang des Verstärkers K2 führt Überdies an den Eingang eines Schalters S5s desgleichen führt die Leitung V2 am Ausgang des Verstärkers K3 zum Eingang eines Schalters S6. Die Schalter S5

909833/122s oRir,_WA,

ORIGINAL INSP6GTE0

A 36 897 b · ΐρΐβοοι

k - 137 Io 10/91

2o.12.68

und S6 werden wechselweise erregt. Die Ausgänge der Schalter S5 und S6 sind miteinander verbunden und führen als Leitung ¥3 zu einem Spannungsteiler aus zwei gleichen Widerständen 6o und. 62 ο Die Spannung V3 vfird an den Widerständen 6o und in gleichem Verhältnis aufgeteilt und bildet am Ilittelabgriff des Spannungsteilers 6o_so2 einen Analogausgang VO.

- 13 -

909833/1223 *

BAD ORIGINAL

A 36 897 b .

k - 135 ' «·*

20.. De«. 1968 1816291

'Außerdem wird die Spannung V3 in den positiven Eingang eines ' Komparatorverstärkers K^t geleitet. Der Verstärker__K4 ver- _;

gleicht den Wert der Spannung V3 mit Massepotential.*" Für • Werte V3 >» 0 Volt erzeugt der Verstärker Kk ein Signal gur öffnung eines sonst sperrenden Schalters S7. Bei öff~ • nung des Schalters S7 wird eine Besugsspannung Yk konstanter Amplitude und negativen Betrags durch den Schalter S7 auf ©ine Leitung 6k gebracht₉ die an den unteren Anschluß des Widerstands 62 des Spannungsteilers 6O₉ 62 führt. Die Leitung S²I führt überdies an einen Binär-Bit-Ausgang Do, der - im Falle des Durchreichens der Referenzspannung Yk auf die Leitung 6k deren negatives Potential hat. Ist dagegen der Wert ¥3^© -Volt, so erzeugt der Verstärker K4 eine--Steuerspannung, die einen sonst sperrenden Schalter S8 zur Durchreichung einer positiven Bezugsspannung V5 auf die Leitung Sk veranlaßt, was bedeutet., daß die Spannung V5 am binären Bit-Ausgang Do erscheint, wodurch der Ausgang Do positives Potential erhält» Positives Potential an Do bedeutet logisch "Null", negatives Potential aber "L".

Die Ausgänge der Sehalter 7 und 8 werden über eine Leitung 66 an einen Spannungsteiler 68,70 gebracht, dessen zweiter Eingang an Massepotential und dessen Ausgang an den -Eingang des Verstärkers Kk führt.

Zur Wirkungsweise des in Fig« 3 gezeigten Ein-Bit-Kodierers ist zu sagen, daß in einem ersten, dritten, fünften usw. Kodierzyklus die Schalter Sl, S3, S6 als sog. "A" Schalter leiten, während die Schalter S2,S4,S5 als sog. "B" Schalter . sperren; daß umgekehrt im zweiten, vierten, sechsten usw.

- Ill

909833/122

k - 135

20. Dez«. 1968

Kodierzyklus die "B".Schalter S2,S4,S5 leiten, während die ^".Schalter S1,S3»S6 sperren» Ein erster Analogwert VIN am +Eingang-des Verstärkers Xl durchläuft * nach Verlassen des Verstlrkerausgangs den Schalter S3* falls in diesen Ko-die. r zyklus die "A" Schalter leiten. Damit wird der Kondensator 52 auf dew dem ersten Analogwert entsprechenden und durch den Verstärker Kl entsprechend verstärkten Wert auf-■ geladen, wobei der dem Kondensator nachge^ehaltetä +'Eingang des Ttennverstärkers K2 einen nennenswerten Ladungsentzug aus,diesem ¥erhindert. Öle Ausgangsspannung aus dem Trennverstärker wird nicht nur an seinen eigenen -Eingangs sondern auch über den Schalter Sl sowie den Spannungsleiter 56,58 an den Minuseingang des Verstärkers Kl zur Gegenkopplung zuröckgeführt«, Damit wird der Kondensator 52 solange aufgeladen, bis seine'Spannung .den vorzugsweisen Wert 4„VIN infolge des den Verstärkungsgrad bestimmenden Spannungsdes Teilers 56,58 erreicht hat.

Der londensatop 52 sei also über den.Schalter S3 auf den ent» sprechenden Wert aufgeladen worden. Im nächsten Kodierzyklus werden die in Fig. 3 mit "A" gekennzeichneten Schalter Sl, S3, S6 entregt, dagegen die mit "B" gekennzeichneten Schalter S2_S Sk, S5 erregt. Die am Kondensator 52 gespeicherte Spannung wird jetst über den Trennverstärker K2 und den Schalter S5 weitergereicht, so daß sie als Spannung V3 auf der Leitung V3 erscheint, die an den Spannungsteiler 60, 62 und ebenso an den positiven Eingang des Komparatorverstärkers Kh führt.

- 15 -

909833/1223

A 36 697 b

k - Ϊ35

20. Dez* 1968

gleichen Zeit wird mit der nächsten prüfenden Analogspannung VIM über den - Verstärker Kl und den Schalter S4 der Kondensator 5^ aufgeladen«, Di© Spannung V2 ist an' den Tpennverstärker K3 rückgeführt, sowie Clbes⁵ den Sahalter S2 an den Spannungsteiler¹ 5β _s 58 zur Gegenkopplung des Verstärkers Kl angelegt« In dem vorzugsweise*! Äusführungsbeispiel wird der Kondensator 5h auf den Wert. *LVIN aufgeladen«. Nach Erreichen dieser Spannung ist eine weitere Aufladung des Kondensators 5 Ii nicht mögliche Im nächsten Kodierzyklus werden die eteeh B gekennzeichneten Schalter .entregt und die.durch A gekennzeichneten Sehalter erregt. Die vervielfachte Spannung am Kondensator 5^ id.rd über den Trennverstärker K3 und den Schalter S6 auf die Leitung V3 als Spannung V3 gebracht. V3 speist den positiven Eingang des Verstärkers K¹I und ebenso den Spannungsteiler 60, 62, um am Mittelabgriff des letzteren als Analogausgangsspannung VO zu erscheinen. Kondensator 52 wird wiederum aufgeladen, bis seine Spannung viermal der Spannung des nächstfolgenden Analogeingangssignals ist, und so weiter.

So oft die vervielfachte Spannung V3 an den Eingang des Komparatorverstärkers ΚΊ angelegt wird, wird sie mit Massepotential verglichen. Bei V3> 0 Volt wird der Schalter S7 erregt¹, so daß die negative Bezugs spannung V4 auf die Leitung 64 und damit an den Anschluß DO gebracht wird. Die negative Spannung V4 stellt ein "L" am binären Ausgang DO sowie zusätzlich eine negative Bezugsspannung am einen Eingang des Spannungsteilers 60,. 62 dar, dessen zweiter

Eingang V3 ist. Bei T3<0 Volt wird der Schalter S8 erden regt, so daß die positive Bezugsspannung V5 an/Anschluß DO

- 16 -

909833/122

A 36 897 b .

sowie den einen Eingang des Spannungsteilers gelangt. Am digitalen Ausgang DO bedeutet, die positive Bezugsspannung V5 eine logische Null.

Ein wichtiger Gesichtspunkt der Erfindung ist die Vervielfachung des Analögeingangssignals VIN (xk) bei nachfolgender Halbierung der vervielfachten Spannung V3 am Spannungsteiler 60, 62. Wie später zu ersehen ist, wird dadurch im Endeffekt für den Anstieg der übertragungsfunktion jedes 1-Bit-Kodierers die Verstärkung 2 erreicht. Der Betrag der Bezugsspannungen V^ und V5 ist gleich, die beiden Spannungen haben lediglich entgegengesetzte Polarität. In einem bevorzugten Ausführungsbeispiel der Erfindung wird der Betrag der Bezugsspannung V¹I und V5 2.VIN max. gewählt. Bewegt sich beispielsweise VIN als Analogeingangsspannung zwischen + 5 Volt, so wird die Bezugsspannung VM auf -10 Volt und die Bezugsspannung V5 auf +10 Volt eingestellt. Selbstverständlich kennen die Werte vein Vk und V5 zum Betrieb bei verschiedenen Eingangsbereichen verändert werden.

Ein weiteres wichtiges Merkmal der Erfindung ist die Rückführungsschleife an den negativen Eingang des Verstärkers K*J, die aus der Leitung 66 und dem Spannungsteiler 68, 70 besteht. Dadurch wird ein hartes Umschalten gewährleistet. Falle beispielsweise die Schalter S7 und S8 Transistoren enthalten werden die Widerstände 68 und 70 so ausgewählt, daß die Ausgangs spannung aus dem Komparatorverstärker KiJ so lange nicht unter das Sättigungspotential an der Basis des Transistors des Schalters S7 absinkt, bis die Spannung V3 unter

- 17 -

909833/122

A 36 897 b

k - 135 V

20. Dez. 1968 "1816291

Volt geht. Bei dem Sparinungspegel der Eingangsspannung, bei dem der Transistor des Schalters S7 in den nichtger sättigten Zustand zu gehen beginnt, beginnt auch die Ausgangsspannung Do von ihrem Spannungsbetragswert V4 abzusinken, wodurch auch die Rückführspannung auf der Leitung 66 entsprechend abfällt.

Diese wirkungsvolle Mitkopplung bewirkt eine gleichmäßige weitere Verminderung des an den Transistorsehalter S7 angelegten Spannungsbetrags der seinerseits eine weiter gegen Null gehende Rückführungsspannuhg auf der Leitung 66 erzeugt, so daß schließlich der Transistorschalter S7 sehr rasch entregt wird. Dieser Vorgang hält an, bis die an den Schalter führende Ausgangsspannung des Komparatorverstärkers K4 negativ und entsprechend die an den Schalter S8 führende Ausgangsspannung des !Comparators positiv wurde. Damit wird eine volle Sättigung des Transistors des Schalters S8 sehr rasch erreicht, da zur Einleitung dieser Umschaltung die Spannung V3 ins Negative ging. Der Schaltkreis hat also zwei stabile digitale Ausgangszustände bei scharfer Umschaltung infolge der Mitkopplung.

Obwohl mit der Vergleichervorrichtüng nach Fig. 3 ein binärer Ausgang mit einem Minimum an Aufwand geschaffen wurde, wird die hier vorliegende Erfindung nicht auf die Verwendung eines speziellen Kodierkreises beschränkt. So können beispielsweise eine Vielzahl von Spannungskomparatorkreisen in Serie verbunden werden, wobei ein Eingangsänalogsignal nacheinander an jeden Komparatorkreis angelegt und mit

- 18 -

90 9833/122

ί X

20. Dez. 1968 _

einer unterschiedlichen Sehwellspannung verglichen wird. Die so oder anders gewonnenen digitalen Ausgänge könnten in der gezeigten Art oder anderswie verzögert werden., bis das vollständige digitale Wort parallel ausgelesen wird. Außerdem könnten auch andere Kodiersysteme statt des binären durch geeignete Schaltkreise vorgesehen werden.

Die Fig. 4a bis ¹Ik stellen Diagramme der Übertragungsfunktionen der Kodierer der Fig. 1 dar. Fig. Ma'zeigt die Änalogeingangsspannungen VIN, die mit einer Amplitude zwischen -1 und +1 Volt an das Ausführungsbeispiel gem. Fig. 1 angelegt werden. Die Fig. 4b bis ²Ik zeigen die entsprechenden Signale sowohl der digitalen als auch analogen Ausgänge, Fig. 4b den digitalen Ausgang DA und den analogen VA des Kodierers 12₉ Fig. 4k den digitalen Ausgang DJ des Kodierers 48. Zur besseren Darstellung sind in den Fig. 4h bis 4k nur Teile der Wellenform eingezeichnet worden.

Die Wirkungsweise der Anordnung der Fig. 1 kann durch Punktprobe leicht verifiziert xferden» indem ein spezieller Spannungspegel aus der Kurve VIN der Fig. 4a gewählt wird, wonach die Punkte der darunterliegenden übertragungsfunktionen gesucht werden. Beispielsweise erzeugt der Kodierer 12 bei einer Spannung VIN von -1 Volt einen digitalen Bit-Ausgang DA gleich *2 VoIt₈ was logisch Null darstellt. Zusätzlich wird ein Analogausgang VA gleich-lVolt erzeugt, der für den Kodierer 16 als Eingang dient. Dieser erzeugt ein binäres Bit DB gleich +2VoIt, was logisch O entspricht, sowie eine Analogspannung gleich -1 Volt. Ähnlich erzeugt der nächste Kodierer 20 einen binären Ausgang DC gleich +2 Volt, was wiederum logisch Null ist, und einen

- 19 -

9098.33/122$

A 36 897 b

1fii:629i

Analogausgang VC gleich -IVolt. Bei weiterer Betrachtung der verbleibenden übertragungsfunktionen der Fig. 4e bis 4k ist ersichtlich, daß jeder der verbleibenden Kodierer 24 bis "48 ebenfalls binäre Ausgänge gleich +2 Volt und analoge Ausgänge gleich -1 Volt erzeugt.

Hieraus läßt sieh ersehen, daß jede binäre Ausgangsinformation DA bis DI solange abgespeichert bleibt, als es die Reihenfolge ihrer Erzeugung erfordert. Zum Zeitpunkt der Erzeugung des binären Bits DJ liegen alle 10 binären Bit-Ausgänge DA bis DJ gleichzeitig als parallel digitales Wort vor. Im speziellen Fall eines Analogeingangs VIN gleich -1 Volt enthält»jeder binäre Ausgang Null, d.h. ein binäres Wort OOOOOOGÖOO wurde erzeugt. Da -1 Volt die negativste Spannung am Eingang der Anordnung ist, stellt das besagte digitale Wort eine korrekte Wiedergabe des Werts des geprüften Analogeingangssignals dar.

Im Falle des 10-Bit-Kodiersystems der Fig. 1, kann die Vorrichtung 1024 verschiedene digitale Ausgangsworte erzeugen, wobei jedes Wort einen verschiedenen Spannungspegel des. Analogeingangssignals darstellt. Wird natürlich größere Genaugikeit erforderlich, müßten der Anordnung der Fig. 1 mehr Kodiervorrichtungen und entsprechend mehr Flip-Flops hinzugefügt werden.

Nimmt man als weiteres Beispiel ein Analogeingangssignal VIN mit +1 Volt an, so ist aus den Diagrammen 4b bis 4k zu erkennen, daß jeder der Kodierer ein analoges Ausgangssignal gleich +1 Volt und ein digitales Ausgangssignal

909833/122

A 3δ 897 b k - 135

20. Dez. 1068

,1818291

gleich—2 Volt gleich L erzeugt, Damit wird nach 10 kodiereyklen ein 10-Bit-Binärwort 1111111111 geschaffen. Dieses Wort zeigt, daß der +1V Pegel des analogen Eingangssignals VIN der höchstmögliche Pegel innerhalb des Eingangsbereichs des Signals VIN ist., Durch Punktproben nach dieser Art können für entsprechende Eingangsanalogwerte VIN die resultierenden Binärworte gefunden werden.

Aus den Diagrammen Hh bis Hk ist su ersehen, daß für.jeden folgenden Kodierer die Steilheit der Analpgausgänge um den" Paktor 2 ansteigt. Beispielsweise ist die Steilheit^es Analogausgangs VB doppelt so groß wie diejenige des Analogausgangs VA. Dieses gleichmäßige Anwachsen der-Steilheit der flfoerfcragungsfunktionen ist ein wichtiger Aspekt der Erfindung, da dadurch die Erzeugung eines binären Ausgangs ohne komplexe Kodierschaltungen möglich ist. Der Grund, waruß die Neigung der übertragungsfunktion mit jedem Koäieres? um einen bestimmten Faktor anwächst, liegt in der SpÄunungevervielfächung von VIN um den Paktor vier und die folgen«!« Teilung der so vervielfachten Spannung durch zwei vtrfdttele äes Spannungsteilers 60, 62. Die Vervielfachung der Steilheit der Übertragungsfunktionen zwingt die digitalen Auegänge Do su zwei Zuständen, wodurch erreicht wird, d&fi Jeder folgende Kodierer ein um eins nie^rstelligeres Bit .gegenüber dem vorhergehenden erzeugt.

die Wirkungsweise eines einseinen I-Bit-Kodierers besser BU verstehen» eel eine Spannung VIN an den Anschluß 50 des Ssh&ltkrelses der Fig. 3 angelegt, wobei VIN zwischen den

- 21 -

122

INSPECTED

897 b

•Grenzen +1 und -1 Volt liege. Wird nun beispielsweise eine Spannung VIN gleich -1 Volt an den Anschluß 50 angelegt, so • speichert einer der Kondensatpren 52 oder 54 dafür entsprechend die Spannung -4 Volt, die im folgenden als Spannung V3 .an den Eingang des Komparatorverstärkers K4 und des Spannungsteilers 60, 62 geführt wird.

Mit V3 gleich -4 Volt macht der Komparator K4 den Schalter S8 leitend, so daß V5 gleich +2 Volt auf die Leitung 64 und damit an den digitalen Ausgang Do gelangt. Der Spannungsteiler 60, 62 hat an seinem oberen Eingang die Spannung V3 gleich -4 Volt und an seinem unteren Eingang die Spannung +2 Volt. Daraus resultieren für den Mittelausgang des Spannungsteilers als dem Analogausgang Vo eine Spannung von Vo gleich -1 Volt (gegen Masse).

Auf gleicher Weise wird bei Anlagen einer Analogeingangsspannung VIN gleich +1 Volt eine Spannung von +4 Volt an einem der zwei Kondensatoren -52 oder 54 gespeichert, bis +4 Volt als Spannung V3 an den Eingang des Komparatorverstärkers K4 und des Spannungsteilers 60, 62 angelegt werden. Diesmal wird der Schalter S7 leitend, wodurch die Bezugsspannung V4 gleich -2 Volt nach Leitung 64 und damit an den Digitalausgang Do durchgreift. Jetzt ist Do gleich "L!'. Dieses Resultat stimmt mit der in Fig. 4b gezeigten übertragungsfunktion für di© Eingangsspannung VIN gleich +1 Volt Überein» -Der -Spannungsteiler 6Q₉ 62 erhält einerseits V3 gleich *4

und andererseits V4 gl©ieh -2 VoIt₆ . Hieraus resultieren Yslfc ®ra"Mittelausgang des Spannungsteilers ₃ so daß "V©

I- h.

ι- >■ "

i8t6291

gi®iöfe;f:l· VoJtfc-am.

Andere-, fegel. fö-r 'eine '.Analogeingangespeuaiining"'TOT.' weräeo. '; ■.

.. Attvoti .den i'HU'fcKodierer ^;ih,. gie/^cbe-p H©.is#. verarbeitet _S: .. ".■■■■. 90 daß,, eine weitere-Eipkiarung^hiie^Uber nieht notwendig.- - : ^: '.'■ Es; soli -aucb berausgestelll .werden.» -:daft- Analog-

mit·."anderen lmplitMenfc©reichen-,in, der
Pig. ■ 1' verarbeitet werden können, wobei*, ledigdie-"Bea'ugaspann'Ungen ¥4. und^:¥§^: eine^;ent~siirechende.:^:: -.■ Xnderuhg" erfahren

.- 'Patentansprüche.. ■-

Claims (1)

1. 2o. 12* B

   P a t e nt an s p rti c he :

   1, Verfahren sup Umsetzung eines Analogeingangssignals in ein . Digitalsignal, gekennseis!in©t durch die Sehritte des sukzessiven Prttfens von Metten des Analogeingangssignals in periodischen Prüfintervallen ..but Erstellung einer Serie geprüfter Werte, sowie des Speieherns von Signalen» die tülle in einer Vielzahl aufeinanderfolgender PrfifIntervalle.geprüften Vierte dee Analogeingangssignals darstellen und die Bits eines Binärworts bilden, das dem entsprechenden Analogeingangssignal wertmässig entspricht.

   Verfahren nach Anspruch t_$ dadurch gekennzeichnet, jeder geprüfte Wert des Analogeingangssignals über eine Zeitspanne von η Prüfintervallen gespeichert wird, indem in Jedem der η Prüfintervalle' ein dem geprüften Wert entsprechendes Binftr-bit des Binärworts -erzeugt und gespeichert wird.

   Verfahren nach Anspruch 2, dadurch gekennzeichnet, dass die Bits jedes Binärworts solange gespeichert bleiben, bis alle η Bits des Binärworts erzeugt sind.

   H, Verfahren nach einem oder mehreren der Ansprüche 1 bis 3, ! gekennzeichnet durch sukzessives Erzeugen einer Vielzahl j analoger Signals_s die je einen geprüften Wert der Werte des Analogeingangssignals darstellen» durch sukzessives Erzeugen digitaler Signale in Form der Blnär-Bits, wobei jedsfs Bit £©^m Ergebnis des Vergleichs des cu

   A 3β 897 b

   prüfenden Werts aus den Werten des Analogeingangssignals mit einem bestimmten Vergleichswert entspricht₉ Abspeichern der digitalen Signale über mehrere Zeitintervalle entsprechend der Reihenfolge ihrer Erzeugung, sowie durch das sukzessive Erzeugen binärer Worte aus den gespeicherten Digitalsignalen.

   5. Verfahren nach Anspruch *S₉ dadurch gekennzeichnet, dass : Jedes sukzessiv erzeugte analoge Signal eine geringere Stellenwertigkeit als das zuvor erzeugte und vorhergehende analoge Signal aufweist.

   6. Verfahren nach Anspruch ¹J oder 5, dadurch gekennzeichnet, dass das im Stellenwert höchste digitale Signal zu Beginn der Signalwandlung erzeugt und für die längste Zeitdauer gespeichert wird»

   7. Verfahren nach einem oder mehreren der Ansprüche k bis 6, dadurch gekennzeichnet, dass jedes analoge Signal vor der Erzeugung des zugehörigen digitalen Signals vervielfacht wird.

   8..Verfahren nach Anspruch 4 bis 7» dadurch gekennzeichnet _s dass de? Schritt des Erzeugens eines digitalen Signals einen Vergleich des vervielfachten analogen Signals mit einem vorabbestiiamten Vergleichswert enthält sowie die Erzeugung einer Bezugsspannung fester Amplitude und einer Polarität, die vom Verhältnis des vervielfachten analogen Signals zu dem Vergleichswert abhängt.

   9» Verfahren nach einem oder mehreren der Ansprüche k bis 8_a gekennzeichnet durch ein sukzessiv " erzeugtes analoges

   ' 9098*3/1*223

   A:36 897 b

   Signal, das durch Summierung des vervielfachten Analogeingangssignals mit dem entsprechenden digitalen .^; Signal erzeugt wurde und von geringerer Wertigkeit als das Analogeingangssignal ist.

   10. Analog-Digitalumsetzer zur Durchführung des Verfahrens nach einem oder mehreren der vorstehenden Ansprüche, mit mehreren jeweils ein Bit des Digitalsignals erzeugenden Einbit-Kodierern,die jeweils einäi Vergleicher und einen Digitalausgang aufweisen, sowie mit mehreren Digitalspeichern, dadurch gekennzeichnet, dass die KodieTer (12, 16, 2o) jeweils einen Analogausgang zur Erzeugung einer Folge analoger Ausgangssignale (VA'i VB, VC ... ) aufweisen und in Serie geschaltet sind,wobei die analogen Ausgangssignale den aufeinanderfolgenden Vierten des zu wandelnden Analogsignals (VIN) entsprechen, und dass die Digitalspeicher (Hl, 18, 22) mit den Digitalausgängen (DA,DB,DC ... ) der Kodierer so verbunden sind, dass entsprechend der Aufeinanderfolge der Werte des zu wandelnden Analogsignals die binären Worte apeicherbar sind.

   11. Umsetzer nach Anspruch lo, dadurch gekennzeichnet, dass die Digitalspeicher Flip-Flops sind,

   12. Umsetzer nach Anspruch Io, dadurch gekennzeichnet, dass jeder Einbit-Kodierer einen Verstärker (Kl) festgesetzer Verstärkung zur Vervielfachung des von diesem Kodierer erzeugten analogen Ausgangssignals aufweist, wobei die Wertigkeit des erzeugten analogen Signals grosser als diejenige des nachgeschalteten Kodierers ist.

   13. Umsetzer nach Anspruch 12, dadurch gekennzeichnet, dass jeder Einbit-Kodierer einen Komparator-Verstärker (Κ4)

   909833/1223

   A 36 897 b

   zur Erzeugung von Steuersignalen entsprechend dem Vergleich des vervielfachten analogen Ausgangssignals mit einem bestimmten Vergleichswert sowie zwei durch die Steuersignale getrennt beaufschlagbare Schalter <S7_SS8) zur Durchgabe einer von zwei Bezugsspannungen sur Erzeugung zweier Bit-Zustände.

   14. Umsetzer nach Anspruch 13, dadurch gekennzeichnet j dass jeder Einbit-Kodierer zwei Besugsspannungsquellen (V4₅V5) zur Abgabe zweier Bezugsspannungen gleichen Betrags und entgegengesetzter Polarität hat₃ die an den Schaltern <S7, S8) anliegen, deren Ausgang ein Digital-Ausgangs-Anschluss (Do) zur Ausgabe des digitalen Signals der swei Bitzustände in Abhängigkeit der Betätigung eines der Schalter infolge entsprechender Steuersignale ifc.

   15. Umsetzer nach Anspruch 13 und Ik₃ dadurch gekennzeichnet, dass ein Spannungsteiler (60, 62) an seinem einen Eingang mit dem Digital-Ausgangs-Ansehluss (Do) und an seinem anderen Eingang mit dem Eingang des Komparator-Verstärkers (K¹O verbunden und dass sein Ausgang an einen Analogausgangs-Ansehluss (Vo) geführt ist.

   16. Umsetzer nach einem oder mehreren der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass eine Rückführungsschleife (66) zur Erzeugung steiler Umsehaltflanken bei der Umschaltung

   - der Schalter (S?, S8) zwischen dem Digitalauagangs-Änschluss (Do) und einem weiteren Spannungsteiler (68, 7o) am Eingang des Komparatorverstärkers (K¹I)

   ab
   sur vorbestimmten Dämpfung der Bezugsspannungen aus den BesBugsspannungsquellen (V¹I₉ V5) liegt.

   90S8.33/122S

   INSPSiGTSti

   A 36 897 b ■ 1O1COÜ1

   2o. 12. 1968 - V

   17. Umsetzer nach einem oder mehreren der Ansprüche 13 bis 16, gekennzeichnet durch ein paar wechselweise betätigter Schalter (S3* SO, deren Eingänge mit dem Ausgang des das Analogeingangssignal verviel fachenden Verstärkers (Kl) und deren Ausgänge mit hintereinandergeschalteten und mit dem vervielfachten Verstärkersignal wechselweise beladenen Kondensatoren (52,5¹O verbunden sind.

   18. Umsetzer nach Anspruch 17* dadurch gekennzeichnet, dass der zu entladende Kondensator mit dem Komparatorverstärker (K4) während des Aufladens des anderen Kondensators verbindbar ist.

   19. Umsetzer nach Anspruch 17 oder 18, gekennzeichnet durch zwei Trennverstärker (K2, K3), deren Eingänge mit den Kondensatoren (52_S 54) zur Verhinderung einer nennenswerten Entladung und but leistungsiosen Abfragung ihrer

   ! Ladung verbunden sind und deren Ausgänge sowohl an den Eingang des das Analogeingangssignal vervielfachenden Verstärkers (Kl) zurückgeführt als auch mit zwei weiteren Schaltern (Sl₉ S2) sowie einem Schalterpaar 86) Verbunden sind.

   20. Uesetzer nach Anspruch 19» dadurch gekennzeichnet, dass die zwei weiteren Schalter (Sl, S2) wechselweise betätig bar sind und <2ae· Ihre Ausgänge zur Einstellung der Spannungsverstärkung des das Analogeingangs signal vervielfachenden Verstärkers (Kl) über einen Spannungsteiler (56, 58B aaa den Eingang dieses Verstärkers (Kl) rückgeführt sind·

   21. Umsetzer nach Anspruch 13, 15 und 19, dadurch gekenn-

   909833/1223: "^ <***»

   A 3β 897 b·

   2o. 12. 1968 ^

   zeichnet_a dass das Schalterpaar (85, S6) an seinen Ausgängen rait dem Eingang.des Komparatorverstärkers (K^) sowi.e mit einem Eingang des Spannungsteilers (6o, 62) verbunden ist und dass es zur wechselweisen Weitergabe der an den Kondensatoren (52, 5¹O gespeicherten m-ten und (m+l)-ten Information wechselweise betätigbar ist.

   22. Umsetzer nach Anspruch 15 ₉ dadurch gekennzeichnet, dass der Verstärker (Kl) für das Änalogeingängssignal eine Verstärkung oder Vervielfachung um den Paktor k und dass der Spannungsteiler (6o, 62) eine Teilung des so verstärkten Signals um den Faktor 2 aufweist.

   23. Umsetzer nach einem oder mehreren der oben genannten Ansprüche, dadurch gekennzeichnet, dass die Zahl der verwendeten Einbit-Kodierer bei einem aus einem" entsprechenden Analogeingangssignal resultierenden η-Bit Parallelwort gleich η ist.

   2k, Umsetzer nach einem oder mehreren der oben genannten Ansprüche gekennzeichnet durch η Ausgangsleitungen für das innerhalb von η periodischen Intervallen erstellte η Bit Parallelwort sowie gegebenenfalls eine Ausgangsleitung für den analogen Restbetrag.

   25» Umsetzer nach einem oder mehreren der oben genannten Ansprüche, gekennzeichnet durch ΣΓ χ Digitalspeicher bei Erzeugung eines η Bit Parallelworts.

   90S833/1223