JP2024516674A - 基準バッファ - Google Patents

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Abstract

基準電圧生成器（２００）が、コンパレータ（２２５）と、デジタルアナログコンバータ（ＤＡＣ）（２５５）と、スイッチドキャパシタアキュムレータ（１６０）とを含む。コンパレータは、基準電圧入力（１４４）、フィードバック入力（１９５）、及び制御信号（１４８）を受けとる。ＤＡＣはコンパレータの出力に結合され、スイッチドキャパシタアキュムレータはＤＡＣの出力に結合される。幾つかの実装において、コンパレータの出力とＤＡＣの入力との間にデジタルフィルタが結合される。スイッチドキャパシタアキュムレータは、フィードバック入力と、アナログデジタルコンバータ（ＡＤＣ）のための基準電圧（１３０）とを出力するバッファ（１７０）に結合され得る。幾つかの実装において、フィードバックループは、コンパレータの出力に結合されるＮ個の１ビットＤＡＣと、Ｎ個のスイッチドキャパシタアキュムレータとを含み、その各々は一意の１ビットＤＡＣに結合される。

Description

逐次比較レジスタ（ＳＡＲ）アナログデジタルコンバータ（ＡＤＣ）は、とりわけ、超音波及び他の医療用イメージングシステム、製造検査及び品質制御システム、並びに温度及び応力検知システムなどの、マルチチャネルデータ収集システムにおいて一般的である。ＳＡＲ ＡＤＣでは、バッファによって出力される基準電圧が、ＨＯＬＤ又はＣＯＮＶＥＲＴ位相の間キャパシタを充電するために用いられ、これにより、一定値を維持するのではなく、基準電圧をディップ（ｄｉｐ）させることができる。基準バッファによっては、基準電圧のディップを補正するのを助け、レベル又はＤＣ基準電圧を所望の精度で維持するために、誤差増幅器及びキャパシタを含むものがある。しかしながら、誤差増幅器及びキャパシタは、集積回路の大きな面積を占め、大量の電力を消費する。また、誤差増幅器は、過渡ディップを含む、基準電圧の時間平均値に基づいて、基準電圧のレベル又はＤＣ値を調整する。過渡ディップは信号及び高調波成分を含むので、基準電圧の時間平均値に基づく基準電圧のレベル又はＤＣ値に対する誤差増幅器の調整は、ＡＤＣ出力に基本的誤差及び高調波誤差を導入し得る。
フィードバックループが、コンパレータと、デジタルアナログコンバータ（ＤＡＣ）と、スイッチドキャパシタキュムレータとを含む。コンパレータは、基準電圧入力のための第１の入力と、フィードバック入力のための第２の入力と、制御信号のための第３の入力とを有する。ＤＡＣはコンパレータの出力に結合され、スイッチドキャパシタキュムレータはＤＡＣの出力に結合される。幾つかの実装において、コンパレータの出力とＤＡＣの入力との間にデジタルフィルタが結合される。幾つかの例において、フィードバックループは、フィードバック入力とアナログデジタルコンバータ（ＡＤＣ）のための基準電圧とを出力するように構成されたバッファに結合される。
幾つかの例において、複数のフィードバックループが共通のコンパレータを共有する。第１のフィードバックループが第２の制御信号を受信し、第２のフィードバックループが第３の制御信号を受信する。バッファが、第１のフィードバックループの出力に結合される。セレクタ論理回路が、基準電圧入力とバッファの出力とを受け取り、フィードバック入力を出力する。セレクタ論理回路の制御入力が、第２の制御信号を受信する。第２のフィードバックループは、コンパレータのためのオフセット補正信号を出力する。
複数のフィードバックループが共通のコンパレータを共有する幾つかの実装において、第１のフィードバックループが第１のクロック信号を受信し、第２のフィードバックループが第２のクロック信号を受信する。第１のフィードバックループの出力に結合された第１のバッファが、第１の基準電圧出力を出力し、第２のフィードバックループの出力に結合された第２のバッファが、第２の基準電圧出力を出力する。セレクタ論理回路が、第１及び第２の基準電圧出力を受け取り、フィードバック入力を出力する。セレクタ論理回路の制御入力が、第１のクロック信号を受信する。
種々の例の詳細な説明のため、ここで添付の図面を参照する。
アナログデジタルコンバータ（ＡＤＣ）におけるＳＡＭＰＬＥ及びＣＯＮＶＥＲＴ制御信号のグラフと、ＡＤＣに提供される基準電圧を図示する。
図１Ａに示される基準電圧を提供するように構成された例示の基準電圧生成器を図示する。
１ビットデジタルフィードバックループを有する基準電圧生成器を図示する。
図２Ａに示す基準電圧生成器における制御信号のグラフである。
１ビットデジタルフィードバックループ及びバイアス電圧を有する基準電圧生成器を図示する。
１ビットデジタルフィードバックループ、バイアス電圧、及びデジタルフィルタを有する基準電圧生成器を図示する。
複数の基準電圧出力のための共有コンパレータを有する基準電圧生成器を図示する。
図５Ａに示す基準電圧生成器における制御信号と基準電圧のグラフである。
オートゼロ化を伴う基準電圧生成器を図示する。
図６Ａに示す基準電圧生成器における制御信号のグラフを図示する。
図面において、同一の参照番号は同一又は類似の（機能及び／又は構造による）特徴を示すために用いられる。
記載されるデジタルフィードバックループは、コンパレータと、１ビットデジタルアナログコンバータ（ＤＡＣ）と、スイッチドキャパシタキュムレータとを含む。幾つかの例の回路要素は、従来のアナログ誤差増幅器及びキャパシタよりも、占める面積が少なく、消費電力が少ない。また、フィードバックループはアナログではなくデジタルであるため、フィードバックループは、基準電圧の時間平均値ではなく基準電圧の整定値に基づいて、基準電圧出力を調整する。幾つかの例において、デジタルフィードバックループはさらに、コンパレータからのノイズを低減するためのデジタルフィルタと、直流（ＤＣ）利得を改善するためのバイアス電圧とを含む。
図１Ａは、アナログデジタルコンバータ（ＡＤＣ）におけるＳＡＭＰＬＥ及びＣＯＮＶＥＲＴ制御信号のグラフと、ＡＤＣに提供される基準電圧を図示する。制御信号ＳＡＭＰＬＥ １０５と制御信号ＣＯＮＶＥＲＴ１１０は、互いに対して反転されている。逐次比較レジスタ（ＳＡＲ）ＡＤＣにおいて、基準バッファ出力ＲＥＦ＿ＯＵＴ１３０が、ＣＯＮＶＥＲＴ位相の間キャパシタを充電し、これはＲＥＦ＿ＯＵＴ１３０を一定に維持するのではなくディップさせることができる。
従来の基準バッファには、ＲＥＦ＿ＯＵＴ１３０の時間平均ＶＲＥＦ＿ＡＶＥＲＡＧＥ １１５を入力基準電圧にほぼ等しくなるように維持するものがある。ＲＥＦ＿ＯＵＴ１３０の整定値ＶＲＥＦ＿ＳＥＴＴＬＥＤ １２０は、入力基準電圧に等しくなく、ＳＡＲ ＡＤＣに信号利得誤差及び高調波誤差を生じさせる信号及び高調波成分を含む。ＲＥＦ＿ＯＵＴ１３０における過渡ディップの影響を低減するために、動的誤差補正サイクルと呼ばれる付加的なＳＡＲ比較サイクルが、ＣＯＮＶＥＲＴ位相の間挿入され得る。動的誤差補正サイクル
は、ＡＤＣのための基準電圧生成器が、時間平均ＶＲＥＦ＿ＡＶＥＲＡＧＥ １１５ではなく、整定値ＶＲＥＦ＿ＳＥＴＴＬＥＤ １２０を、入力基準電圧に等しく設定することを可能にする。
図１Ｂは、ＶＲＥＦ＿ＡＶＥＲＡＧＥ １１５ではなくＶＲＥＦ＿ＳＥＴＴＬＥＤ １２０の誤差を補正するデジタルフィードバックループ１４０を有する基準電圧生成器１００を図示する。説明を容易にするために、基準電圧生成器１００は、図１Ａを参照して本明細書に記載され、低帯域幅で高利得のデジタルフィードバックループ１４０と、バッファ段１７０とを含む。デジタルフィードバックループ１４０は、高利得増幅器及びキャパシタを有するアナログフィードバックループよりも小さい面積（例えば、半導体基板上の面積）を有する。幾つかの例において、フィードバックループ１４０は、ＡＤＣ１５０と、ＤＡＣ１５５と、スイッチドキャパシタキュムレータ１６０と共に実装される。バッファ段１７０は、高速整定のための高帯域幅バッファ段であり、この例ではフリップされた電圧フォロワと共に実装されるが、任意の適切なバッファ段が用いられ得る。
デジタルフィードバックループ１４０内のＡＤＣ１５０は、任意の適切なタイプのＡＤＣ又はマルチビットデジタイザーとすることができ、基準電圧入力ＶＲＥＦ＿ＩＮ １４４、クロック入力ＬＡＴＰ １４８、及び基準フィードバック信号ＲＥＦ＿ＦＢ １９５を受信する。ＡＤＣ１５０の出力は、ＳＡＭＰＬＥ １０５も受信するＤＡＣ１５５に提供される。ＤＡＣ１５５のアナログ出力は、スイッチ１６４と蓄積キャパシタＣＤ １６８とを含むスイッチドキャパシタキュムレータ１６０に提供される。スイッチ１６４の一方の端子は、スイッチドキャパシタアキュムレータ１６０の入力に結合され、スイッチ１６４は、ＣＯＮＶＥＲＴ１１０によって制御される。キャパシタＣＤ １６８は、スイッチ１６４の他方の端子と共通電位（例えば接地）１９４との間に結合される。電圧ＶＳＴＧ１は、ＣＤ １６８に統合されたデジタルフィードバックループ１４０の出力であり、バッファ段１７０の入力に供給される。
バッファ段１７０は、この例ではフリップされた電圧フォロワであり、トランジスタＭ１～Ｍ２と、電流源１７５と、それぞれＲ１及びＲ２を有する２つの抵抗器１８０及び１８５と、静電容量Ｃを有するキャパシタ１９０とを含む。トランジスタＭ１～Ｍ２は、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）である。Ｍ１～Ｍ２は、この例ではｐ型ＭＯＳＦＥＴ（ＰＭＯＳ）である。他の例において、Ｍ１～Ｍ２のうちの１つ又は複数が、ｎ型ＭＯＳＦＥＴ（ＮＭＯＳ）又はバイポーラ接合トランジスタ（ＢＪＴ）である。ＢＪＴは、ゲート端子に対応するベースと、ＭＯＳＦＥＴのドレイン端子及びソース端子に対応するコレクタ及びエミッタとを含む。ＢＪＴのベース、及びＭＯＳＦＥＴのゲート端子は、制御入力とも呼ばれる。ＢＪＴのコレクタ及びエミッタ、及びＭＯＳＦＥＴのドレイン及びソース端子は、電流端子とも呼ばれる。
Ｍ１のソース端子が、供給電圧レールＶＤＤ １９８（例えば、５ボルト）に結合され、Ｍ１のドレイン端子が、Ｍ２のソース端子に結合される。Ｍ２のドレイン端子及びＭ１のゲート端子が、電流源１７５の入力に結合され、これはさらに接地１９４に結合される。Ｍ２のゲート端子が、デジタルフィードバックループ１４０の出力に結合される。抵抗器１８０が、Ｍ１のドレイン端子及びＭ２のソース端子に結合される第１の端子と、基準電圧ＲＥＦ＿ＯＵＴ１３０を提供するように構成されたバッファ段１７０の出力に結合される第２の端子とを有する。
抵抗器１８５が、バッファ段１７０の出力及び抵抗器１８０の第２の端子に結合される第１の端子と、キャパシタ１９０の第１の端子に結合される第２の端子とを有する。キャパシタ１９０の第２の端子が、接地１９４に結合される。基準フィードバック信号ＲＥＦ＿ＦＢ １９５は、Ｍ１のドレイン端子とＭ２のソース端子との間からＡＤＣ１５０に出力され、基準電圧出力ＲＥＦ＿ＯＵＴ１３０は、バッファ段１７０からＡＤＣに出力される。
Ｍ１及びＭ２は、アナログ増幅器として作用し、抵抗器１８０の第１の端子における電圧を、電圧ＶＳＴＧ１にＭ２の閾値電圧を加えたものにほぼ等しくする。電流源１７５の両端間の電圧が、Ｍ１を閉スイッチとして動作させ、Ｍ１を介して、抵抗器１８０及び１８５とキャパシタ１９０を介して電流が流れて、バッファ段１７０から出力基準電圧ＲＥＦ＿ＯＵＴ１３０を生成する。電圧ＶＳＴＧ１がＭ２の閾値電圧Ｖｔｈよりも大きいことに応答して、Ｍ２は、閉スイッチとして作用する。Ｍ２が閉スイッチとして作用する間、Ｍ１を介する電流は、Ｍ２及び電流源１７５を介して、並びに抵抗器１８０及び１８５並びにキャパシタ１９０を介して流れ、出力基準電圧ＲＥＦ＿ＯＵＴ１３０の値が入力基準電圧ＶＲＥＦ＿ＩＮ １４４に等しくなるように変化する。
図２Ａは、１ビットデジタルフィードバックループを有する基準電圧生成器２００を図示する。説明を容易にするために、基準電圧生成器２００は、図１Ａ及び図１Ｂを参照して本明細書に記載され、コンパレータ２２５と、１ビットＤＡＣ２５５と、スイッチドキャパシタアキュムレータ１６０とを含む。ＤＡＣ２５５は、この例示の実施例では１ビットＤＡＣであるが、任意の適切な数ＮのＮビットＤＡＣを用いることができる。１ビットＤＡＣは、より大きい値のＮビットＤＡＣと比較して、ＤＡＣ２５５によって用いられる電力消費及び面積を低減する。また、１ビットＤＡＣは、図１Ｂに示されるＡＤＣ１５０がコンパレータ２２５と共に実装されることを可能にする。コンパレータ２２５は、基準電圧入力ＶＲＥＦ＿ＩＮ １４４、クロック入力ＬＡＴＰ １４８、及び基準フィードバック信号ＲＥＦ＿ＦＢ １９５を受信する。コンパレータ２２５は、第１の出力ＢＩＴ及び反転出力ＢＩＴＺをＤＡＣ２５５に出力する。
１ビットＤＡＣ２５５は、４つのスイッチ２３２、２３４、２３６、及び２３８と、サンプリングキャパシタＣｓ２４０とを含む。スイッチ２３２は、供給電圧ＶＤＤ（例えば５ボルト）を受け取るように構成される供給電圧レールに結合され、ＳＡＭＰＬＥ １０５によって制御される。スイッチ２３４は、スイッチ２３２に結合され、コンパレータ２２５の第１の出力ＢＩＴによって制御される。スイッチ２３６は、スイッチ２３４に結合され、コンパレータ２２５の反転出力ＢＩＴＺによって制御される。スイッチ２３８は、スイッチ２３６と、供給電圧ＶＳＳ２１０（例えば－５ボルト）を受け取るように構成された供給電圧レールとに結合される。スイッチ２３８は、ＳＡＭＰＬＥ １０５によって制御される。Ｃｓ２４０は、スイッチ２３４と２３６との間、及び共通電位（例えば、接地）１９４に結合される。スイッチドキャパシタアキュムレータ１６０は、１ビットＤＡＣ２５５の出力と、バッファ段１７０の入力とに結合される。バッファ段１７０は、基準フィードバック信号ＲＥＦ＿ＦＢ １９５及び出力基準電圧ＲＥＦ＿ＯＵＴ１３０を出力する。
図２Ｂは、図２Ａに示される基準電圧生成器２００における制御信号ＳＡＭＰＬＥ １０５、ＣＯＮＶＥＲＴ １１０、及びＬＡＴＰ １４８のグラフを図示する。コンパレータ２２５は、クロック入力ＬＡＴＰ １４８によって示される時間に、基準電圧入力ＶＲＥＦ＿ＩＮ １４４と基準フィードバック信号ＲＥＦ＿ＦＢ １９５との間の差を出力する。バッファ段１７０からの基準フィードバック信号ＲＥＦ＿ＦＢ １９５は、出力基準電圧ＲＥＦ＿ＯＵＴ １３０を表す。クロック入力ＬＡＴＰ １４８は、コンパレータ２２５に、出力基準電圧ＲＥＦ＿ＯＵＴ １３０を、それが整定値ＶＲＥＦ＿ＳＥＴＴＬＥＤ １２０に整定されるＳＡＭＰＬＥ位相の間に一度サンプリングさせる。したがって、コンパレータ２２５は、時間平均値ＶＲＥＦ＿ＡＶＥＲＡＧＥ １１５ではなく、基準電圧入力ＶＲＥＦ＿ＩＮ １４４と整定値ＶＲＥＦ＿ＳＥＴＴＬＥＤ １２０との間の差分ＢＩＴを出力する。
コンパレータ２２５は、差分ＢＩＴと差分ＢＩＴの反転ＢＩＴＺとを出力する。例えば、コンパレータ２２５は、論理１の差分ＢＩＴと論理０の反転ＢＩＴＺとを出力し、一方で、整定値ＶＲＥＦ＿ＳＥＴＴＬＥＤ １２０は、基準電圧入力ＶＲＥＦ＿ＩＮ １４４より小さい。逆に、コンパレータ２２５は、論理０の差分ＢＩＴと論理１の反転ＢＩＴＺとを出力し、一方で、整定値ＶＲＥＦ＿ＳＥＴＴＬＥＤ １２０は、基準電圧入力ＶＲＥＦ＿ＩＮ １４４より大きい。
１ビットＤＡＣ２５５内では、動作のＳＡＭＰＬＥ位相の間、スイッチ２３２及び２３８が閉じている。ＬＡＴＰ １４８は、動作のＳＡＭＰＬＥ位相の間、コンパレータ２２５にＢＩＴ及びＢＩＴＺを出力させるように構成され、スイッチ２３４及び２３６は、それぞれ、ＢＩＴ及びＢＩＴＺの値に基づいて開閉して、供給電圧ＶＤＤ １９８又はＶＳＳ２１０のうちの一方をサンプリングキャパシタＣｓ２４０に結合する。サンプリングキャパシタＣｓ２４０は、動作のＳＡＭＰＬＥ位相の間、ＶＤＤ １９８によって充電されるか又はＶＳＳ２１０によって放電される。
動作のＣＯＮＶＥＲＴ位相の間、スイッチ２３２及び２３８は開いており、供給電圧ＶＤＤ １９８及びＶＳＳ２１０をサンプリングキャパシタＣｓ２４０から切り離す。スイッチドキャパシタアキュムレータ１６０内のスイッチ１６４は閉じており、サンプリングキャパシタＣｓ２４０を蓄積キャパシタＣＤ １６８に結合する。サンプリングキャパシタＣｓ２４０からの電荷は、蓄積キャパシタＣＤ １６８に転送されて、デジタルフィードバックループ１４０の出力上の電圧ＶＳＴＧ１を調整する。
コンパレータ２２５及び１ビットＤＡＣ２５５は、次のように表すことができる出力電流Ｉ ２６０を有するトランスコンダクタとして作用する。
Figure 2024516674000002
ここで、σは、コンパレータノイズの標準偏差を表し、ｋは、コンパレータノイズのノイズ分布のタイプに関連する定数を表し、ＶＳＴＥＰは、１ビットＤＡＣ２５５によって生成される電圧ステップを表し、Ｆｓは、ＡＤＣのサンプリング周波数を表す。ＶＳＴＥＰは、デジタルフィードバックループ１４０の出力上の供給電圧ＶＤＤ １９８とＶＳＴＧ１との差である。
ＶＳＴＥＰがＶＳＴＧ１に依存しない場合、コンパレータ２２５の、ＤＡＣ２５５との直流（ＤＣ）利得は非常に高くなり、その結果、ＤＣオフセットが低くなる。しかしながら、ＶＳＴＥＰはＶＳＴＧ１に依存するので、ＤＣ利得は低減され（例えば、約６０ｄＢ）、それによってＤＣ基準電圧精度が低減される。デジタルフィードバックループ１４０の出力上の電圧ＶＳＴＧ１は、バッファ段１７０に供給され、バッファ段１７０は、基準電圧ＲＥＦ＿ＯＵＴ １３０及び基準フィードバック信号ＲＥＦ＿ＦＢ １９５を出力する。
図３は、デジタルフィードバックループ１４０及びバイアス電圧を有する基準電圧生成器３００を図示する。基準電圧生成器３００は、図２Ａに関して本明細書に記載される基準電圧生成器２００と同様である。基準電圧生成器３００は１ビットＤＡＣ３５５を含み、１ビットＤＡＣ３５５は、幾つかの例において低帯域幅の高利得段であり、スイッチ２３２、２３４、２３６、及び２３８に加えて、スイッチ３３２、３３４、３３６、３３８、及び３６０、及びバッファ３４０と、基準電圧生成器２００内の１ビットＤＡＣ２５５に含まれるサンプリングキャパシタＣｓ２４０とを含む。
スイッチ３３２は、ＶＤＤ １９８を受け取るように構成される供給電圧レールに結合され、ＣＯＮＶＥＲＴ １１０によって制御される。スイッチ３３４は、スイッチ３３２に結合され、コンパレータ２２５の第１の出力ＢＩＴによって制御される。スイッチ３３６は、スイッチ３３４に結合され、コンパレータ２２５の反転出力ＢＩＴＺによって制御される。スイッチ３３８は、スイッチ３３６と、ＶＳＳ２１０を受け取るように構成された供給電圧レールとに結合される。スイッチ３３８はＣＯＮＶＥＲＴ １１０によって制御される。キャパシタＣｓ２４０の第１の端子が、スイッチ２３４と２３６との間と、スイッチ３３４と３３６との間とに結合され、キャパシタＣｓ２４０の第２の端子が、スイッチドキャパシタアキュムレータ１６０に結合される。
スイッチ３６０の一方の端子は、Ｃｓ２４０とスイッチ２５５との間に結合され、スイッチ３６０の他方の端子は、バッファ３４０の出力に結合される。スイッチ３６０はＳＡＭＰＬＥ １０５によって制御される。バッファ３４０は、デジタルフィードバックループ１４０によって設定されたＶＳＴＧ１の値にほぼ等しいバイアス電圧ＶＢＩＡＳ３５０を受け取るように構成される。動作のＳＡＭＰＬＥ位相の間、スイッチ２３２、２３４、２３６、及び２３８は、図２Ａ及び図２Ｂを参照して本明細書に記載されるように動作する。また、スイッチ３６０が閉じており、バイアス電圧ＶＢＩＡＳ３５０をバッファ３４０からＣｓ２４０の第２の端子に結合する。
動作のＣＯＮＶＥＲＴ位相の間、スイッチ３６０は開いており、バッファ３４０をＣｓ２４０の第２の端子から切り離す。スイッチ３３２及び３３８は閉じている。スイッチ３３４及び３３６は、それぞれ、ＢＩＴ及びＢＩＴＺの値に基づいて開閉して、供給電圧ＶＤＤ １９８又はＶＳＳ２１０のうちの一方をサンプリングキャパシタＣｓ２４０に結合する。サンプリングキャパシタＣｓ２４０は、動作のＳＡＭＰＬＥ位相の間、スイッチ３３２を介してＶＤＤ １９８によって充電されるか又はスイッチ３３８を介してＶＳＳ２１０によって放電される。
図２Ａに示される１ビットＤＡＣ２５５に対する１ビットＤＡＣ３５５の改変は、Ｃｓ２４０をバイアスし、ＶＳＴＥＧ１からＶＳＴＥＰを独立させる。基準電圧生成器３００は、基準電圧生成器２００と比較してＤＣ精度を向上させる。基準電圧生成器３００の安定性は、バッファ１７０の遅延をデジタル遅延より小さく保つことによって改善される。したがって、バッファ１７０の帯域幅は、帯域幅の反転がクロック周期よりもはるかに小さくなるように選択される。
図４は、デジタルフィードバックループ１４０と、バイアス電圧と、デジタルフィルタとを有する基準電圧生成器４００を図示する。基準電圧生成器４００は、図３に関して本明細書で説明する基準電圧生成器３００と同様であるが、コンパレータ２２５と電圧バイアスを備える１ビットＤＡＣ３５５との間に結合されたデジタルフィルタ４１０も含む。デジタルフィルタ４１０は、１ビットコンパレータ出力信号を帯域制限又はローパスフィルタリングして、コンパレータ２２５によって導入されるノイズ周波数を除外することができる。デジタルフィルタ４１０は、特定の実装のコンパレータノイズ及びノイズ要件を考慮に入れた任意の適切なデジタルフィルタとすることができる。
例えば、デジタルフィルタ４１０は、Ｍ個のクロックサイクルにわたってコンパレータ出力信号を平均化する１ビットアキュムレータとすることができ、フィルタ出力は、１ビットＤＡＣ３５５をＭクロックサイクルに1度トグルする。別の例において、デジタルフィルタ４１０は、Ｎ個のタップを有する有限インパルス応答フィルタとすることができる。デジタルフィルタ４１０は、高利得増幅器及びキャパシタを有する従来の基準バッファにおいてノイズを帯域制限するために用いられるキャパシタよりも、占める面積が少なく、より少ない電力を用いる。また、デジタルフィルタ４１０は、ノイズ伝達関数に対する微細制御を提供し、その結果、より良好なフィルタリングを提供する。
図５Ａは、複数の基準電圧出力ＲＥＦ＿ＯＵＴ１ １３０Ａ及びＲＥＦ＿ＯＵＴ２ １３０Ｂのための共有コンパレータ２２５を有する基準電圧生成器５００を図示する。コンパレータ２２５の出力は、第１の信号チェーン５４０Ａ及び第２の信号チェーン５４０Ｂに結合される。信号チェーン５４０Ａ及び５４０Ｂの各々は、図５Ａに示されるように、Ｄフリップフロップ５０５、並びに１ビットＤＡＣ及びスイッチドキャパシタアキュムレータ５１０を含む。幾つかの実装において、ＤＡＣ及びアキュムレータ５１０はまた、図３に関して本明細書に記載されるような電圧バイアス、及び／又は図４に関して本明細書に記載されるようなデジタルフィルタを含む。この例では信号チェーン５４０Ａ及び５４０ＢはＤフリップフロップを含むが、ＳＲラッチ等の任意の適切な回路を用いることができる。
信号チェーン５４０Ａにおいて、Ｄフリップフロップ５０５Ａは、コンパレータ２２５から差分ＢＩＴ出力を受け取り、ＳＡＭＰＬＥ１ １０５Ａによって制御される。Ｄフリップフロップ５０５Ａは、ＳＡＭＰＬＥ１ １０５Ａ及びＣＯＮＶＥＲＴ１ １１０Ａによって制御される、ＤＡＣ及びアキュムレータ５１０ＡにＢＩＴ１及びＢＩＴ１Ｚを出力する。ＤＡＣ及びアキュムレータ５１０Ａの出力は、ＲＥＦ＿ＯＵＴ１ １３０Ａを出力するバッファ１７０Ａに提供される。信号チェーン５４０Ｂにおいて、Ｄフリップフロップ５０５Ｂは、コンパレータ２２５から差分ＢＩＴ出力を受け取り、ＳＡＭＰＬＥ２ １０５Ｂによって制御される。Ｄフリップフロップ５０５Ｂは、ＢＩＴ２及びＢＩＴ２ＺをＤＡＣ及びアキュムレータ５１０Ｂに出力し、ＤＡＣ及びアキュムレータ５１０Ｂは、ＳＡＭＰＬＥ２ １０５Ｂ及びＣＯＮＶＥＲＴ２ １１０Ｂによって制御される。ＤＡＣ及びアキュムレータ５１０Ｂの出力は、ＲＥＦ＿ＯＵＴ２ １３０Ｂを出力するバッファ１７０Ｂに提供される。
ＲＥＦ＿ＯＵＴ１ １３０Ａ及びＲＥＦ＿ＯＵＴ２ １３０Ｂは、ＡＤＣ（図示せず）及びマルチプレクサ５７０に提供され、マルチプレクサ５７０は、ＳＡＭＰＬＥ１ １０５Ａに基づいてＲＥＦ＿ＯＵＴ１ １３０Ａ又はＲＥＦ＿ＯＵＴ２ １３０Ｂを選択的に出力する。この例ではマルチプレクサが用いられるが、任意の適切なセレクタ論理回路が用いられ得る。マルチプレクサ５７０の出力は、コンパレータ２２５に提供されるＲＥＦ＿ＦＢ １９５である。
幾つかのＡＤＣにおいて、複数の電圧基準が用いられ得る（例えば、初期判定のための基準電圧及び最終判定のための微細基準電圧）。複数の基準が用いられる場合、それらは整合されるべきであり、したがって、コンパレータ２２５は２つの基準生成器間で共有され得る。例えば、信号チェーン５４０Ｂ及びバッファ１７０Ｂは、最大のキャパシタが充電され、信号依存負荷電流の大部分が供給される、初期ＣＯＮＶＥＲＴ段に用いられる粗い基準電圧のバッファであり得る。
信号チェーン５４０Ａ及びバッファ１７０Ａは、主として信号に依存しない電流を供給するために動的誤差補正サイクル後の最終ＳＡＲ判定のために用いられる微細基準電圧のバッファであり得る。共有コンパレータ２２５によって導入されるいかなる誤差も、ＤＡＣとアキュムレータ５１０Ａ及び５１０Ｂとが一致するように、ＲＥＦ＿ＯＵＴ１ １３０Ａ及びＲＥＦ＿ＯＵＴ２ １３０Ｂの両方に存在する。この例では２つの基準電圧出力チェーンのみが示されているが、任意の適切な数を用いることができる。
図５Ｂは、図５Ａに示す基準電圧生成器５００の制御信号のグラフを示す。ここでは、説明を容易にするために、ＳＡＭＰＬＥ１ １０５Ａ及びＳＡＭＰＬＥ２ １０５Ｂが２つの固有の制御信号として示されている。他の実装において、単一の制御信号ＳＡＭＰＬＥが用いられ、信号チェーン５４０Ａ及び５４０Ｂは、代替のＳＡＭＰＬＥ位相上で動作する。同様に、ＣＯＮＶＥＲＴ１ １１０Ａ及びＣＯＮＶＥＲＴ２１１０Ｂは、説明を容易にするために、ここでは２つの固有の制御信号として示される。他の実装において、単一の制御信号ＣＯＮＶＥＲＴ１ １０が用いられ、信号チェーン５４０Ａ及び５４０Ｂは、代替のＣＯＮＶＥＲＴ位相上で動作する。ＬＡＴＰ １４８は、ＬＡＴＰ １４８の論理高がＳＡＭＰＬＥ１ １０５Ａ及びＳＡＭＰＬＥ２ １０５Ｂの論理高の間に生じるように構成され、コンパレータ２２５は、マルチプレクサ５７０からのＲＥＦ＿ＯＵＴ１ １３０Ａ及びＲＥＦ＿ＯＵＴ２ １３０Ｂ出力の整定値をサンプリングする。
マルチプレクサ５７０及びコンパレータ２２５は、代替のＳＡＭＰＬＥ位相上でＲＥＦ＿ＯＵＴ１ １３０Ａ及びＲＥＦ＿ＯＵＴ２ １３０Ｂをサンプリングし、２つの基準出力チェーン５４０Ａ及び５４０Ｂを独立して調整するために用いられ得る。例えば、ＣＯＮＶＥＲＴ１ １１０Ａが論理高であり、ＳＡＭＰＬＥ１ １０５Ａが論理低である間の動作の第１のＣＯＮＶＥＲＴ位相において、マルチプレクサ５７０がＲＥＦ＿ＯＵＴ１ １３０Ａをフィードバック信号ＲＥＦ＿ＦＢ １９５として出力する。コンパレータ２２５は、トリガ信号ＬＡＴＰ １４８に基づいてＲＥＦ＿ＯＵＴ１ １３０Ａをサンプリングし、ＤＡＣ及びアキュムレータ５１０Ａの出力においてＶＳＴＧ１の値を調整する。ＲＥＦ＿ＯＵＴ２ １３０Ｂは、粗い基準電圧として出力される。ＣＯＮＶＥＲＴ２１１０Ｂが論理高である間の第２のＣＯＮＶＥＲＴ動作位相において、ＳＡＭＰＬＥ２ １０５Ｂは論理低であり、ＳＡＭＰＬＥ１ １０５Ａは論理低であり、マルチプレクサ５７０は、ＲＥＦ＿ＯＵＴ２ １３０Ｂをフィードバック信号ＲＥＦ＿ＦＢ １９５として出力する。コンパレータ２２５は、トリガ信号ＬＡＴＰ １４８に基づいてＲＥＦ＿ＯＵＴ２ １３０Ｂをサンプリングし、ＤＡＣ及びアキュムレータ５１０Ｂの出力においてＶＳＴＧ２の値を調整する。ＲＥＦ＿ＯＵＴ１ １３０Ａは、微細基準電圧として出力される。
図６Ａは、オートゼロ化能力を備える基準電圧生成器６００を図示する。したがって、基準電圧生成器６００は、コンパレータ２２５の入力を短絡し、コンパレータ２２５のための電圧オフセットＶＣＴＲＬ＿ＯＦＦＳＥＴ６３０を生成することによって、温度の変化などによるコンパレータドリフトを補償することができる。共有コンパレータ２２５の出力は、第１の信号チェーン６４０Ａ及び第２の信号チェーン６４０Ｂに結合される。信号チェーン６４０Ａ及び６４０Ｂの各々は、図２Ａに示されるように、Ｄフリップフロップ６０５と、ＤＡＣ及びスイッチドキャパシタアキュムレータ６１０とを含む。幾つかの実装において、ＤＡＣ及びアキュムレータ６１０はまた、図３に関して本明細書に記載されるような電圧バイアス及び／又は図４に関して本明細書に記載されるようなデジタルフィルタを含む。
信号チェーン６４０Ａは、コンパレータドリフトを補償するために、制御信号ＶＣＴＲＬ＿ＯＦＦＳＥＴ６３０をコンパレータ２２５に出力する。信号チェーン６４０Ｂの出力は、基準電圧ＲＥＦ＿ＯＵＴ１３０をＡＤＣ（図示せず）及びマルチプレクサ６５０に出力するバッファ１７０に提供される。マルチプレクサ６５０は、ＳＡＭＰＬＥ１ １０５Ａに基づいて、ＲＥＦ＿ＯＵＴ１３０又はＶＲＥＦ＿ＩＮ １４４を選択的に出力する。この例ではマルチプレクサが用いられるが、任意の適切なセレクタ論理回路が用いられ得る。マルチプレクサ６５０の出力は、コンパレータ２２５に提供されるＲＥＦ＿ＦＢ １９５である。基準電圧生成器６００は、図５Ｂを参照して本明細書で説明した基準電圧生成器５００の動作と同様に動作するが、信号チェーン５４０Ａ及びバッファ１７０ＡがＲＥＦ出力１３０Ａを出力する代わりに、信号チェーン６４０Ａの出力が、コンパレータドリフトを補償するための制御信号としてコンパレータ２２５に提供される。
コンパレータ２２５は、コンパレータ入力の両方がＶＲＥＦ＿ＩＮ １４４を受け取り、信号チェーン６４０Ａがオフセット補正電圧ＶＣＴＲＬ＿ＯＦＦＳＥＴ６３０を生成するＳＡＭＰＬＥ位相の間、オートゼロ化され得る。コンパレータ２２５は、アナログ誤差増幅器をオートゼロ化するために用いられるマイクロ秒と比較して、約１ナノ秒でオートゼロ化され得る。コンパレータをオートゼロにすることで位相ノイズが低減される。また、コンパレータ２２５の帯域幅は、熱的ノイズの寄与を低減するために、オートゼロ化位相の間、動的に変更され得るか又は複数のコンパレータ判定が成され得る。
本記載において、「結合する」という用語は、本記載と一貫する機能的関係を可能にする直接的及び間接的な接続、通信、又は信号経路を包含し得る。例えば、デバイスＡがデバイスＢを制御して或る行為を行うための信号を生成する場合、（Ａ）第１の例において、デバイスＡは直接接続によってデバイスＢに結合され、又は（ｂ）第２の例において、介在構成要素ＣがデバイスＡとデバイスＢとの間の機能的関係を変更しない場合に、デバイスＡは介在構成要素Ｃを介してデバイスＢに結合されて、デバイスＢは、デバイスＡによって生成された制御信号を介してデバイスＡによって制御される。
本記載における「接地電圧電位」という語句の使用は、シャーシ接地、アース接地、浮遊接地、仮想接地、デジタル接地、共通接地、及び／又は本記載の教示に適用可能であるか又はそれに適した任意の他の形態の接地接続を含む。特に明記しない限り、「約」、「およそ」、又は「実質的に」は、記載された値の＋／－１０％を意味する。
本記載で用いられる場合、用語「端子」、「ノード」、「相互接続」、及び「ピン」は、互換的に用いられる。特に断りのない限り、これらの用語は概して、デバイス要素、回路要素、集積回路、デバイス、又は他の電子機器若しくは半導体構成要素の間の相互接続、又はそれらの終端を意味するために用いられる。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (24)

  1. 基準電圧生成器であって、
    基準電圧入力、フィードバック入力、制御信号入力、及び出力を有するコンパレータと、
    前記コンパレータの前記出力に結合される入力と、出力と、を有する１ビットデジタルアナログコンバータ（ＤＡＣ）と、
    前記１ビットＤＡＣの前記出力に結合される入力と、前記コンパレータの前記フィードバック入力に結合される出力と、を有するスイッチドキャパシタアキュムレータと、
    を含む、基準電圧生成器。
  2. 請求項１に記載の基準電圧生成器であって、前記制御信号入力がクロック入力である、基準電圧生成器。
  3. 請求項１に記載の基準電圧生成器であって、前記スイッチドキャパシタアキュムレータが、
    前記１ビットＤＡＣの前記出力と前記基準電圧生成器の前記出力とに結合されるスイッチと、
    前記基準電圧生成器の前記出力と接地とに結合されるキャパシタと、
    を含む、基準電圧生成器。
  4. 請求項１に記載の基準電圧生成器であって、前記コンパレータの前記出力と前記１ビットＤＡＣの前記入力との間に結合されるデジタルフィルタをさらに含む、基準電圧生成器。
  5. 請求項１に記載の基準電圧生成器であって、前記制御信号が第１の制御信号であり、
    前記１ビットＤＡＣが、
    第１の供給電圧レールに結合され、第２の制御信号入力を有する第１のスイッチと、
    前記第１のスイッチに結合され、前記コンパレータの前記出力に結合される入力を有する第２のスイッチと、
    前記第２のスイッチに結合され、前記コンパレータの反転出力に結合される入力を有する第３のスイッチと、
    前記第３のスイッチと第２の供給電圧レールとに結合され、前記第２の制御信号入力を有する第４のスイッチと、
    前記第２のスイッチ及び前記第３のスイッチの間と接地とに結合されるサンプリングキャパシタと、
    を含む、基準電圧生成器。
  6. 請求項１に記載の基準電圧生成器であって、前記制御信号が第１の制御信号であり、
    前記１ビットＤＡＣが、
    第１の供給電圧レールに結合される第１のスイッチ及び第２のスイッチであって、前記第１のスイッチが第２の制御信号入力を有し、前記第２のスイッチが第３の制御信号入力を有する、前記第１のスイッチ及び第２のスイッチと、
    前記コンパレータの前記出力に結合される入力を有する第３のスイッチ及び第４のスイッチであって、前記第３のスイッチが前記第１のスイッチに結合され、前記第４のスイッチが前記第２のスイッチに結合される、前記第３のスイッチ及び第４のスイッチと、
    前記コンパレータの反転出力に結合される入力を有する第５のスイッチ及び第６のスイッチであって、前記第５のスイッチが前記第３のスイッチに結合され、前記第６のスイッチが前記第４のスイッチに結合される、前記第５のスイッチ及び第６のスイッチと、
    第２の供給電圧レールに結合される第７のスイッチ及び第８のスイッチであって、前記第７のスイッチが前記第５のスイッチに結合され、前記第２の制御信号入力を有し、前記第８のスイッチが、前記第６のスイッチに結合され、前記第３の制御信号入力を有する、前記第７のスイッチ及び第８のスイッチと、
    前記第３及び第５のスイッチと前記第４及び第６のスイッチとの間に結合され、前記１ビットＤＡＣの前記出力に結合されるサンプリングキャパシタと、
    前記１ビットＤＡＣの前記出力に結合され、前記第２の制御信号入力を有する第９のスイッチと、
    前記第９のスイッチに結合され、バイアス電圧入力を有するバッファと、
    を含む、基準電圧生成器。
  7. 請求項１に記載の基準電圧生成器であって、前記基準電圧生成器がバッファに結合され、前記バッファが、アナログデジタルコンバータのための基準電圧と前記フィードバック入力とを有する、基準電圧生成器。
  8. 装置であって、
    基準電圧入力、フィードバック入力、第１の制御信号入力、及び出力を有するコンパレータと、
    前記コンパレータの前記出力に結合され、第２の制御信号入力と出力とを有する第１のフィードバックループと、
    前記第１のフィードバックループの前記出力に結合され、出力を有するバッファと、
    前記基準電圧入力に結合される第１の入力と、前記バッファの前記出力に結合される第２の入力と、第３の制御信号入力と、前記フィードバック入力に結合される出力と、を有するセレクタ論理回路と、
    前記コンパレータの前記出力に結合され、前記第３の制御信号入力と前記コンパレータのためのオフセット補正信号のための出力とを有する第２のフィードバックループと、
    を含む、装置。
  9. 請求項８に記載の装置であって、前記セレクタ論理回路が、前記基準電圧入力を出力するように構成され、前記第２のフィードバックループが、前記オフセット補正信号を出力するように構成され、一方で、前記第２の制御信号が論理高であり、前記第３の制御信号が論理低である、装置。
  10. 請求項８に記載の装置であって、前記第１及び第２のフィードバックループの各々が、
    前記コンパレータの前記出力に結合され、出力を有する、１ビットデジタルアナログコンバータ（ＤＡＣ）と、
    前記１ビットＤＡＣの前記出力に結合されるスイッチドキャパシタアキュムレータと、
    を含む、装置。
  11. 請求項１０に記載の装置であって、前記第１及び第２のフィードバックループのうちの少なくとも一方が、前記コンパレータの前記出力と前記１ビットＤＡＣの入力との間に結合されるデジタルフィルタをさらに含む、装置。
  12. 請求項１０に記載の装置であって、前記１ビットＤＡＣが、
    第１の供給電圧レールに結合され、前記第２の制御信号入力を有する、第１のスイッチと、
    前記第１のスイッチに結合され、前記コンパレータの前記出力に結合される入力を有する、第２のスイッチと、
    前記第２のスイッチに結合され、前記コンパレータの反転出力に結合される入力を有する、第３のスイッチと、
    前記第３のスイッチ及び第２の供給電圧レールに結合され、前記第２の制御信号入力を有する、第４のスイッチと、
    前記第２のスイッチ及び前記第３のスイッチの間と接地とに結合されるサンプリングキャパシタと、
    を含む、装置。
  13. 請求項１０に記載の装置であって、前記１ビットＤＡＣが、
    第１の供給電圧レールに結合される第１のスイッチ及び第２のスイッチであって、前記第１のスイッチが前記第２の制御信号入力を有し、前記第２のスイッチが前記第３の制御信号入力を有する、前記第１のスイッチ及び第２のスイッチと、
    前記コンパレータの前記出力に結合される入力を有する第３のスイッチ及び第４のスイッチであって、前記第３のスイッチが前記第１のスイッチに結合され、前記第４のスイッチが前記第２のスイッチに結合される、前記第３のスイッチ及び第４のスイッチと、
    前記コンパレータの反転出力に結合される入力を有する第５のスイッチ及び第６のスイッチであって、前記第５のスイッチが前記第３のスイッチに結合され、前記第６のスイッチが前記第４のスイッチに結合される、前記第５のスイッチ及び第６のスイッチと、
    第２の供給電圧レールに結合される第７のスイッチ及び第８のスイッチであって、前記第７のスイッチが、前記第５のスイッチに結合され、前記第２の制御信号入力を有し、前記第８のスイッチが、前記第６のスイッチに結合され、前記第３の制御信号入力を有する、前記第７のスイッチ及び第８のスイッチと、
    前記第３及び第５のスイッチと前記第４及び第６のスイッチとの間に結合され、前記１ビットＤＡＣの前記出力に結合されるサンプリングキャパシタと、
    前記１ビットＤＡＣの出力に結合され、前記第２の制御信号入力を有する第９のスイッチと、
    前記第９のスイッチに結合され、バイアス電圧入力を有するバッファと、
    を含む、装置。
  14. 請求項１０に記載の装置であって、前記スイッチドキャパシタアキュムレータが、
    前記１ビットＤＡＣの前記出力とそれぞれの１ビットデジタルフィードバックループの出力とに結合されるスイッチであって、前記第３の制御信号入力を有する前記スイッチと、
    前記それぞれの１ビットデジタルフィードバックループの前記出力と接地とに結合されるキャパシタと、
    を含む、装置。
  15. 請求項８に記載の装置であって、アナログデジタルコンバータ（ＡＤＣ）が前記装置を含み、前記装置の出力が、前記ＡＤＣに基準電位を提供するように構成される、装置。
  16. 請求項１５に記載の装置であって、前記ＡＤＣが逐次比較レジスタＡＤＣであり、前記装置の前記出力が、前記ＡＤＣ内の少なくとも１つのキャパシタを充電するように構成される、装置。
  17. 基準電圧生成器であって、
    基準電圧入力、フィードバック入力、第１のクロック入力、及び出力を有するコンパレータと、
    前記コンパレータの前記出力に結合され、第２のクロック入力と出力とを有する第１のフィードバックループと、
    前記第１のフィードバックループの前記出力に結合され、第１の基準電圧出力を有する第１のバッファと、
    前記コンパレータの前記出力に結合され、第３のクロック入力及び出力を有する第２のフィードバックループと、
    前記第２のフィードバックループの前記出力に結合され、第２の基準電圧出力を有する第２のバッファと、
    前記第１の基準電圧出力に結合される第１の入力と、前記第２の基準電圧出力に結合される第２の入力と、前記第１のクロック信号を受信するように構成される制御入力と、を有するセレクタ論理回路であって、前記フィードバック入力に結合される出力を有する、前記セレクタ論理回路と、
    を含む、基準電圧生成器。
  18. 請求項１７に記載の基準電圧生成器であって、前記第１のフィードバックループ及び前記第１のバッファが粗基準電圧生成器を含み、前記第２のフィードバックループ及び前記第２のバッファが微細基準電圧生成器を含む、基準電圧生成器。
  19. 請求項１７に記載の基準電圧生成器であって、さらに、
    前記コンパレータの前記出力に結合されるＮ個のフィードバックループであって、各フィードバックループが、一意のクロック入力及び出力を有する、前記Ｎ個のフィードバックループと、
    Ｎ個のバッファであって、各バッファが、前記Ｎ個のフィードバックループからの一意のフィードバックループの前記出力に結合され、各バッファが、一意の基準電圧出力を有する、前記Ｎ個のフィードバックループと、
    を含む、基準電圧生成器。
  20. 請求項１９に記載の基準電圧生成器であって、前記Ｎ個の固有クロック信号の周波数がＮ分周される、基準電圧生成器。
  21. 請求項１７に記載の基準電圧生成器であって、前記第１及び第２クロック信号が互いに反転されている、基準電圧生成器。
  22. 請求項１７に記載の基準電圧生成器であって、前記第１及び第２クロック信号の周波数が、前記制御信号の周波数の約半分に等しい、基準電圧生成器。
  23. 請求項１７に記載の基準電圧生成器であって、前記第１及び第２のフィードバックループが各々、
    前記コンパレータの前記出力に結合され、出力を有する、１ビットデジタルアナログコンバータ（ＤＡＣ）と、
    前記１ビットＤＡＣの出力に結合されるスイッチドキャパシタアキュムレータと、
    を含む、基準電圧生成器。
  24. 請求項２３に記載の基準電圧生成器であって、前記第１及び第２のフィードバックループのうちの少なくとも一方が、前記コンパレータの前記出力と前記１ビットＤＡＣの入力との間に結合されるデジタルフィルタをさらに含む、基準電圧生成器。
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Publication number Priority date Publication date Assignee Title
US6747589B2 (en) 2001-12-28 2004-06-08 Texas Instruments Incorporated Error correction architecture to increase speed and relax current drive requirements of SAR ADC
US7746129B2 (en) 2008-04-04 2010-06-29 Freescale Semiconductor, Inc. Ultra low power servo-controlled single clock ramp generator with amplitude independent to clock frequency
TWI431918B (zh) 2009-06-19 2014-03-21 Leadtrend Tech Corp 控制方法、定電流控制方法、產生一實際電流源以代表一繞組之平均電流之方法、定電流定電壓電源轉換器、開關控制器、以及平均電壓偵測器
US9501073B2 (en) 2015-01-12 2016-11-22 Huawei Technologies Co., Ltd. Low-noise sampled voltage regulator
US11777517B2 (en) * 2020-11-12 2023-10-03 Cirrus Logic, Inc. Gain error reduction in switched-capacitor delta-sigma data converters sharing a voltage reference with a disabled data converter

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