CN117178485A - 基准缓冲器 - Google Patents

基准缓冲器 Download PDF

Info

Publication number
CN117178485A
CN117178485A CN202280030280.3A CN202280030280A CN117178485A CN 117178485 A CN117178485 A CN 117178485A CN 202280030280 A CN202280030280 A CN 202280030280A CN 117178485 A CN117178485 A CN 117178485A
Authority
CN
China
Prior art keywords
coupled
switch
output
input
reference voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280030280.3A
Other languages
English (en)
Inventor
S·保罗
R·N·斯里尼瓦撒
S·B·塞沙德里
S·杜塔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of CN117178485A publication Critical patent/CN117178485A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
    • H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
    • H03M1/466—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter using switched capacitors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/575—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices characterised by the feedback circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/001—Analogue/digital/analogue conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0626—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by filtering
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/1205—Multiplexed conversion systems
    • H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/74—Simultaneous conversion
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/177—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components arranged in matrix form
    • H03K19/17748—Structural details of configuration resources
    • H03K19/17764—Structural details of configuration resources for reliability

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

基准电压发生器(200)包括比较器(225)、数模转换器(DAC)(255)和开关电容器累加器(160)。该比较器接收基准电压输入(144)、反馈输入(195)和控制信号(148)。该DAC被耦合到比较器的输出，并且该开关电容器累加器被耦合到DAC的输出。在一些实施方式中，数字滤波器被耦合在比较器的输出和DAC的输入之间。该开关电容器累加器可以被耦合到缓冲器(170)，该缓冲器输出反馈输入和用于模数转换器(ADC)的基准电压(130)。在一些实施方式中，反馈回路包括N个开关电容器累加器和耦合到比较器的输出的N个一位DAC，这些开关电容器累加器中的每个都耦合到唯一的一位DAC。

Description

基准缓冲器
背景技术
逐次逼近寄存器(SAR)模数转换器(ADC)在多通道数据采集系统中很常见，诸如超声和其他医学成像系统、制造检查和质量控制系统以及温度和应力感测系统等。在SAR ADC中，由缓冲器输出的基准电压被用于在保持(HOLD)或转换(CONVERT)阶段期间对电容器充电，这可能导致基准电压骤降而不是维持恒定值。一些基准缓冲器包括误差放大器和电容器，以帮助校正基准电压的骤降并帮助以期望的准确度维持电平或DC基准电压。然而，误差放大器和电容器占据集成电路的大面积并消耗大量的功率。此外，误差放大器基于包括瞬态骤降的基准电压的时间平均值来调整基准电压的电平或DC值。因为瞬态骤降包含信号和谐波含量，误差放大器基于基准电压的时间平均值对基准电压的电平或DC值的调整可能将基本误差和谐波误差引入到ADC输出中。
发明内容
一种反馈回路包括比较器、数模转换器(DAC)和开关电容器累加器。该比较器具有用于基准电压输入的第一输入、用于反馈输入的第二输入和用于控制信号的第三输入。该DAC被耦合到比较器的输出，并且该开关电容器累加器被耦合到DAC的输出。在一些实施方式中，数字滤波器被耦合在比较器的输出与DAC的输入之间。在一些示例中，该反馈回路被耦合到缓冲器，该缓冲器被配置为输出反馈输入和用于模数转换器(ADC)的基准电压。
在一些示例中，多个反馈回路共享公共比较器。第一反馈回路接收第二控制信号，并且第二反馈回路接收第三控制信号。缓冲器被耦合到第一反馈回路的输出。选择器逻辑电路接收基准电压输入和缓冲器的输出，并输出反馈输入。选择器逻辑电路的控制输入接收第二控制信号。第二反馈回路输出用于比较器的偏移校正信号。
在多个反馈回路共享公共比较器的一些实施方式中，第一反馈回路接收第一时钟信号，并且第二反馈回路接收第二时钟信号。耦合到第一反馈回路的输出的第一缓冲器输出第一基准电压输出，并且耦合到第二反馈回路的输出的第二缓冲器输出第二基准电压输出。选择器逻辑电路接收第一基准电压输出和第二基准电压输出并输出反馈输入。选择器逻辑电路的控制输入接收第一时钟信号。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1A示出模数转换器(ADC)中的采样(SAMPLE)和转换(CONVERT)控制信号以及提供给ADC的基准电压的曲线图。
图1B示出被配置为提供图1A所示的基准电压的示例基准电压发生器。
图2A示出具有一位数字反馈回路的基准电压发生器。
图2B示出图2A所示的基准电压发生器中的控制信号的曲线图。
图3示出具有一位数字反馈回路和偏置电压的基准电压发生器。
图4示出具有一位数字反馈回路、偏置电压和数字滤波器的基准电压发生器。
图5A示出具有用于多个基准电压输出的共享比较器的基准电压发生器。
图5B示出图5A所示的基准电压发生器中的控制信号和基准电压输出的曲线图。
图6A示出具有自动调零的基准电压发生器。
图6B示出图6A所示的基准电压发生器中的控制信号的曲线图。
在附图中使用相同的附图标记来表示相同或相似(按照功能和/或结构)的特征。
具体实施方式
所描述的数字反馈回路包括比较器、一位数模转换器(DAC)和开关电容器累加器。一些示例的电路系统比传统的模拟误差放大器和电容器占用更少的面积并且消耗更少的功率。此外，因为反馈回路是数字的而不是模拟的，所以反馈回路基于基准电压的稳定值而不是基准电压的时间平均值来调整基准电压输出。在一些示例中，数字反馈回路还包括数字滤波器以减少来自比较器的噪声，并包括偏置电压以改进直流(DC)增益。
图1A示出模数转换器(ADC)中的采样(SAMPLE)和转换(CONVERT)控制信号以及提供给ADC的基准电压的曲线图。控制信号SAMPLE 105和控制信号CONVERT 110相对于彼此反相。在逐次逼近寄存器(SAR)ADC中，基准缓冲器输出REF_OUT 130在CONVERT阶段期间对电容器充电，这可能导致REF_OUT 130骤降而不是保持恒定值。
一些常规基准缓冲器将REF_OUT 130的时间平均值VREF_AVERAGE 115保持为近似等于输入基准电压。REF_OUT 130的稳定值VREF_SETTLED 120不等于输入基准电压，并包括导致SAR ADC具有信号增益误差和谐波误差的信号和谐波含量。可以在CONVERT阶段期间插入被称为动态误差校正周期的附加SAR比较周期，以减小REF_OUT 130中的瞬态骤降的影响。动态误差校正周期允许ADC的基准电压发生器将稳定值VREF_SETTLED 120而不是时间平均值VREF_AVERAGE 115设置为等于输入基准电压。
图1B示出具有数字反馈回路140的基准电压发生器100，该数字反馈回路校正VREF_SETTLED 120而不是VREF_AVERAGE 115中的误差。为了便于说明，在本文中参考图1A描述基准电压发生器100，并且其包括低带宽、高增益的数字反馈回路140和缓冲器级170。数字反馈回路140比具有高增益放大器和电容器的模拟反馈回路具有更小的面积(例如，半导体衬底上的面积)。在一些示例中，反馈回路140用ADC 150、DAC 155和开关电容器累加器160来实施。缓冲器级170是用于快速稳定的高带宽缓冲器级，并且在该示例中用翻转电压跟随器来实施，但是可以使用任何适当的缓冲器级。
数字反馈回路140中的ADC 150可以是任何适当类型的ADC或多位数字转换器，并接收基准电压输入VREF_IN 144、时钟输入LATP 148和基准反馈信号REF_FB 195。ADC 150的输出被提供给DAC 155，该DAC也接收SAMPLE 105。DAC 155的模拟输出被提供给开关电容器累加器160，该开关电容器累加器包括开关164和累积电容器CD 168。开关164的一个端子被耦合到开关电容器累加器160的输入，并且开关164由CONVERT 110控制。电容器CD 168被耦合在开关164的另一端子与公共电势(例如接地)194之间。电压VSTG1是集成在CD 168之上的数字反馈回路140的输出，并被提供给缓冲器级170的输入。
缓冲器级170在该示例中是翻转电压跟随器，并包括晶体管M1-M2、电流源175、分别具有电阻R1和R2的两个电阻器180和185，以及具有电容C的电容器190。晶体管M1-M2是金属氧化物半导体场效应晶体管(MOSFET)。在该示例中，M1-M2是p型MOSFET(PMOS)。在其他示例中，M1-M2中的一个或多个是n型MOSFET(NMOS)或双极结晶体管(BJT)。BJT包括对应于栅极端子的基极，以及对应于MOSFET的漏极和源极端子的集电极和发射极。BJT的基极和MOSFET的栅极端子也被称为控制输入。BJT的集电极和发射极以及MOSFET的漏极和源极端子也被称为电流端子。
Ml的源极端子被耦合到电源电压轨VDD 198(例如，5伏)，并且Ml的漏极端子被耦合到M2的源极端子。M2的漏极端子和M1的栅极端子被耦合到电流源175的输入，该电流源被进一步耦合到接地194。M2的栅极端子被耦合到数字反馈回路140的输出。电阻器180具有耦合到M1的漏极端子和M2的源极端子的第一端子，以及耦合到缓冲器级170的输出的第二端子，该缓冲器级被配置为提供基准电压REF_OUT 130。
电阻器185的第一端子被耦合到缓冲器级170的输出和电阻器180的第二端子，并且电阻器185的第二端子被耦合到电容器190的第一端子。电容器190的第二端子被耦合到接地194。基准反馈信号REF_FB 195被从M1的漏极端子与M2的源极端子之间输出到ADC150，并且基准电压输出REF_OUT 130被从缓冲器级170输出到ADC。
M1和M2充当模拟放大器，并使电阻器180的第一端子处的电压近似等于电压VSTG1加上M2的阈值电压。电流源175两端的电压使Ml充当闭合开关，并且电流流过Ml并流经电阻器180和185与电容器190以从缓冲器级170生成输出基准电压REF_OUT 130。响应于电压VSTG1大于M2的阈值电压Vth，M2充当闭合开关。当M2充当闭合开关时，通过M1的电流流过M2和电流源175并且流过电阻器180和185与电容器190，从而将输出基准电压REF_OUT 130的值改变为等于输入基准电压VREF_IN 144。
图2A示出具有一位数字反馈回路的基准电压发生器200。为了便于说明，在本文中参考图1A和图1B描述基准电压发生器200，并且其包括比较器225、一位DAC 255和开关电容器累加器160。在该示例实施例中，DAC 255是一位DAC，但是可以使用任何适当数量的N个位的N位DAC。相对于N位DAC的较大值，一位DAC减小了DAC 255所使用的功耗和面积。此外，一位DAC允许用比较器225来实施图1B所示的ADC 150。比较器225接收基准电压输入VREF_IN144、时钟输入LATP 148和基准反馈信号REF_FB 195。比较器225向DAC 255输出第一输出BIT和反相输出BITZ。
一位DAC 255包括四个开关232、234、236和238以及采样电容器Cs 240。开关232被耦合到配置为接收电源电压VDD 198(例如5伏)的电源电压轨，并由SAMPLE 105控制。开关234被耦合到开关232并由比较器225的第一输出BIT控制。开关236被耦合到开关234并由比较器225的反相输出BITZ控制。开关238被耦合到开关236并耦合到配置为接收电源电压VSS210(例如-5伏)的电源电压轨。开关238由SAMPLE 105控制。Cs 240被耦合在开关234与236之间并耦合到公共电势(例如接地)194。开关电容器累加器160被耦合到一位DAC 255的输出并耦合到缓冲器级170的输入。缓冲器级170输出基准反馈信号REF_FB 195和输出基准电压REF_OUT 130。
图2B示出图2A所示的基准电压发生器200中的控制信号SAMPLE 105、CONVERT 110和LATP 148的曲线图。比较器225在由时钟输入LATP 148指示的时间处输出基准电压输入VREF_IN 144与基准反馈信号REF_FB 195之间的差值。来自缓冲器级170的基准反馈信号REF_FB 195表示输出基准电压REF_OUT 130。时钟输入LATP 148使比较器225在SAMPLE阶段期间的某个时刻对输出基准电压REF_OUT 130进行采样，在该时刻处，输出基准电压被稳定在稳定值VREF_SETTLED 120。这样一来，比较器225输出基准电压输入VREF_IN 144与稳定值VREF_SETTLED 120而不是时间平均值VREF_AVERAGE 115之间的差值BIT。
比较器225输出差值BIT和差值BIT的反相BITZ。例如，当稳定值VREF_SETTLED 120小于基准电压输入VREF_IN 144时，比较器225输出为逻辑1的差BIT和为逻辑0的反相BITZ。相反地，当稳定值VREF_SETTLED 120大于基准电压输入VREF_IN 144时，比较器225输出为逻辑0的差值BIT和为逻辑1的反相BITZ。
在一位DAC 255内，开关232和238在操作的SAMPLE阶段期间闭合。LATP 148被配置为使得比较器225在操作的SAMPLE阶段期间输出BIT和BITZ，并且开关234和236分别基于BIT和BITZ的值打开和闭合，从而将电源电压VDD 198或VSS210中的一个耦合到采样电容器Cs 240。采样电容器Cs 240在操作的SAMPLE阶段期间由VDD 198充电或由VSS210放电。
在操作的CONVERT阶段期间，开关232和238打开，从而使电源电压VDD 198和VSS210与采样电容器Cs 240解耦。开关电容器累加器160中的开关164闭合，从而将采样电容器Cs 240耦合到累积电容器CD 168。来自采样电容器Cs 240的电荷被转移到累积电容器CD 168，从而调整数字反馈回路140的输出端上的电压VSTG1。
比较器225和一位DAC 255充当具有输出电流I 260的跨导器，该输出电流I 260可以被表示为：
其中σ表示比较器噪声的标准偏差，k表示与比较器噪声的噪声分布类型相关联的常数，VSTEP表示由一位DAC 255生成的电压阶跃，并且Fs表示ADC的采样频率。VSTEP是数字反馈回路140的输出端上的电源电压VDD 198和VSTG1之间的差值。
如果VSTEP的值独立于VSTG1，则具有DAC 255的比较器225的直流(DC)增益非常高，从而导致低DC偏移。然而，由于VSTEP依赖于VSTG1，DC增益减小(例如大约60dB)，从而降低DC基准电压准确度。数字反馈回路140的输出端上的电压VSTG1被提供给缓冲器级170，该缓冲器级170输出基准电压REF_OUT 130和基准反馈信号REF_FB 195。
图3示出具有数字反馈回路140和偏置电压的基准电压发生器300。基准电压发生器300类似于本文中参考图2A描述的基准电压发生器200。基准电压发生器300包括一位DAC355，在一些示例中，该一位DAC是低带宽高增益级，除了包含在基准电压发生器200中的一位DAC 255中的开关232、234、236和238以及采样电容器Cs 240之外，该低带宽高增益级还包括开关332、334、336、338和360以及缓冲器340。
开关332被耦合到配置为接收VDD 198的电源电压轨并由CONVERT 110控制。开关334被耦合到开关332，并由比较器225的第一输出BIT控制。开关336被耦合到开关334并由比较器225的反相输出BITZ控制。开关338被耦合到开关336并耦合到配置为接收VSS210的电源电压轨。开关338由CONVERT 110控制。电容器Cs 240的第一端子被耦合在开关234与236之间以及开关334与336之间，并且电容器Cs的第二端子被耦合到开关电容器累加器160。
开关360的一个端子被耦合在Cs 240与开关255之间，并且开关360的另一端子被耦合到缓冲器340的输出。开关360由SAMPLE 105控制。缓冲器340被配置为接收偏置电压VBIAS 350，该偏置电压大致等于由数字反馈回路140设置的VSTG1的值。在操作的SAMPLE阶段期间，开关232、234、236和238如本文中参考图2A和图2B所述进行操作。此外，开关360闭合，从而将来自缓冲器340的偏置电压VBIAS 350耦合到Cs 240的第二端子。
在操作的CONVERT阶段期间，开关360打开并且将缓冲器340与Cs 240的第二端子断开连接。开关332和338闭合。开关334和336分别基于BIT和BITZ的值打开和闭合，从而将电源电压VDD 198或VSS210中的一个耦合到采样电容器Cs 240。采样电容器Cs 240在操作的SAMPLE阶段期间经由开关332由VDD 198充电或经由开关338由VSS210放电。
一位DAC 355相对于图2A所示的一位DAC 255的修改对Cs 240进行偏置并使VSTEP独立于VSTGl。与基准电压发生器200相比，基准电压发生器300改进了DC准确度。通过保持缓冲器170的延迟小于数字延迟，基准电压发生器300的稳定性被改进。因此，缓冲器170的带宽被选择为使得带宽的倒数远小于时钟周期。
图4示出具有数字反馈回路140、偏置电压和数字滤波器的基准电压发生器400。基准电压发生器400类似于本文中参考图3描述的基准电压发生器300，但还包括耦合在比较器225与具有电压偏置的一位DAC 355之间的数字滤波器410。数字滤波器410可以对一位比较器输出信号进行带限或低通滤波，以消除由比较器225引入的噪声频率。数字滤波器410可以是考虑比较器噪声和特定实施方式的噪声要求的任何适当的数字滤波器。
例如，数字滤波器410可以是一位累加器，其在M个时钟周期内对比较器输出信号进行平均，并且滤波器输出在M个时钟周期中切换一位DAC 355一次。在另一示例中，数字滤波器410可以是具有N个抽头的有限脉冲响应滤波器。与在具有高增益放大器和电容器的传统基准缓冲器中用于对噪声进行带限的电容器相比，数字滤波器410占用更少的面积并且使用更少的功率。此外，数字滤波器410提供对噪声传递函数的精细控制，并因此提供更好的滤波。
图5A示出具有用于多个基准电压输出REF_OUTl 130A和REF_OUT2 130B的共享比较器225的基准电压发生器500。比较器225的输出被耦合到第一信号链540A和第二信号链540B。信号链540A和540B中的每个包括D触发器505以及一位DAC和开关电容器累加器510，如图2A所示。在一些实施方式中，DAC和累加器510还包括如本文中参考图3所述的电压偏置和/或如本文中参考图4所述的数字滤波器。在该示例中，信号链540A和540B包括D触发器，但是可以使用任何适当的电路，诸如SR锁存器等。
在信号链540A中，D触发器505A接收来自比较器225的差值BIT输出，并由SAMPLE1105A控制。D触发器505A将BIT1和BIT1Z输出到由SAMPLE 1 105A和CONVERT1 110A控制的DAC和累加器510A。DAC和累加器510A的输出被提供给缓冲器170A，该缓冲器170A输出REF_OUTl 130A。在信号链540B中，D触发器505B接收来自比较器225的差值BIT输出，并由SAMPLE2105B控制。D触发器505B将BIT2和BIT2Z输出到由SAMPLE2 105B和CONVERT2 110B控制的DAC和累加器510B。DAC和累加器510B的输出被提供给缓冲器170B，该缓冲器170B输出REF_OUT2 130B。
REF OUT1 130A和REF OUT2 130B被提供给ADC(未示出)和多路复用器570，该多路复用器570基于SAMPLE1 105A选择性地输出REF_OUT1 130A或REF_OUT2 130B。在该示例中使用多路复用器，但是可以使用任何适当的选择器逻辑电路。多路复用器570的输出是被提供给比较器225的REF_FB 195。
在一些ADC中，可以使用多个电压基准(例如，用于初始决定的粗略基准电压和用于最终决定的精细基准电压)。如果使用多个基准，则它们应该匹配，并因此，比较器225可以在两个基准发生器之间被共享。例如，信号链540B和缓冲器170B可以是粗略基准电压缓冲器，其用于初始CONVERT阶段，在该阶段期间最大电容器被充电，并且大部分依赖于信号的负载电流被提供。
信号链540A和缓冲器170A可以是精细基准电压缓冲器，其用于在动态纠错周期后的最终SAR决定，以提供很大程度上独立于信号的电流。由共享比较器225引入的任何误差都存在于REF_OUT 1 130A和REF_OUT2 130B两者中，使得DAC与累加器510A和510B匹配。在该示例中，仅示出两个基准电压输出链，但是可以使用任何适当的数量。
图5B示出图5A所示的基准电压发生器500中的控制信号的曲线图。为了便于解释，这里将SAMPLE1 105A和SAMPLE2 105B显示为两个独特的控制信号。在其他实施方式中，使用单个控制信号SAMPLE 105，并且信号链540A和540B在交替的SAMPLE阶段上进行操作。类似地，为了便于说明，这里将CONVERT 1 110A和CONVERT2 110B显示为两个独特的控制信号。在其他实施方式中，使用单个控制信号CONVERT 110，并且信号链540A和540B在交替的CONVERT阶段上进行操作。LATP 148被配置为使得LATP 148的逻辑高在SAMPLE1 105A和SAMPLE2 105B的逻辑高期间发生，并且比较器225对从多路复用器570输出的REF_OUTl130A和REF_OUT2 130B的稳定值进行采样。
多路复用器570和比较器225可被用于在交替的SAMPLE阶段上对REF_OUTl 130A和REF_OUT2 130B进行采样，并独立调整两个基准输出链540A和540B。例如，在操作的第一CONVERT阶段中，当CONVERT1 110A为逻辑高且SAMPLE1 105A为逻辑低时，多路复用器570输出REF_OUT1 130A作为反馈信号REF_FB 195。比较器225基于触发信号LATP 148对REF_OUT1130A进行采样，并调整DAC和累加器510A的输出处的VSTG1的值。REF_OUT2 130B被输出作为粗略基准电压。在操作的第二CONVERT阶段中，当CONVERT2 110B为逻辑高、SAMPLE2105B为逻辑低并且SAMPLE1 105A为逻辑低时，多路复用器570输出REF_OUT2 130B作为反馈信号REF_FB 195。比较器225基于触发信号LATP 148对REF_OUT2 130B进行采样，并调整DAC和累加器510B的输出处的VSTG2的值。REF_OUTl 130A被输出作为精细基准电压。
图6A示出具有自动调零能力的基准电压发生器600。因此，基准电压发生器600能够通过将比较器225的输入短接在一起并为比较器225生成电压偏移VCTRL_OFFSET 630，来补偿由于温度等的变化而引起的比较器漂移。共享比较器225的输出被耦合到第一信号链640A和第二信号链640B。信号链640A和640B中的每个包括D触发器605以及DAC和开关电容器累加器610，如图2A所示。在一些实施方式中，DAC和累加器610还包括如本文中参考图3所述的电压偏置和/或如本文中参考图4所述的数字滤波器。
信号链640A向比较器225输出控制信号VCTRL_OFFSET 630以补偿比较器漂移。信号链640B的输出被提供给缓冲器170，该缓冲器170将基准电压REF_OUT 130输出到ADC(未示出)和多路复用器650。多路复用器650基于SAMPLE1 105A选择性地输出REF_OUT 130或VREF_IN 144。在该示例中，使用多路复用器，但是可以使用任何适当的选择器逻辑电路。多路复用器650的输出是被提供给比较器225的REF_FB 195。基准电压发生器600的操作类似于如本文中参考图5B所述的基准电压发生器500的操作，但是代替输出REF_OUT 130A的信号链540A和缓冲器170A，将信号链640A的输出作为控制信号提供给比较器225以补偿比较器漂移。
比较器225可以在SAMPLE阶段期间被自动调零，在该阶段期间两个比较器输入都接收VREF_IN 144，并且信号链640A生成偏移校正电压VCTRL_OFFSET 630。与用于自动调零模拟误差放大器的数微秒相比，比较器225可以在大约一纳秒内被自动调零。比较器的自动调零可以减小相位噪声。此外，比较器225的带宽可以被动态地修改，或者可以在自动调零阶段期间做出多个比较器决定，以减小热噪声贡献。
在该说明书中，术语“耦合”可以涵盖实现与该说明书一致的功能关系的直接和间接连接、通信或信号路径。例如，如果装置A生成信号以控制装置B执行动作：(A)在第一示例中，装置A通过直接连接耦合到装置B；或者(b)在第二示例中，如果介入部件C不改变装置A和装置B之间的功能关系，则装置A通过介入部件C耦合到装置B，使得装置B由装置A经由装置A生成的控制信号进行控制。
该说明书中使用的短语“接地电压电势”包括底盘接地、地面接地、浮动接地、虚拟接地、数字接地、公共接地和/或适用于或适于该说明书的教导的任何其他形式的接地连接。除非另有陈述，否则数值前面的“约”、“大约”或“实质上”表示所述数值的+/-10％。
如本文所用，术语“端子”、“节点”、“互连”和“引脚”可互换使用。除非相反地具体陈述，否则这些术语通常用于表示装置元件、电路元件、集成电路、装置或其他电子器件或半导体部件之间的互连或其末端。
在权利要求的范围内，所描述的实施例中的修改是可能的，并且其他实施例也是可能的。

Claims (24)

1.一种基准电压发生器，其包括：
比较器，其具有基准电压输入、反馈输入、控制信号输入和输出；
一位数模转换器即一位DAC，其具有与所述比较器的所述输出耦合的输入并具有输出；以及
开关电容器累加器，其具有与所述一位DAC的所述输出耦合的输入和与所述比较器的所述反馈输入耦合的输出。
2.根据权利要求1所述的基准电压发生器，其中所述控制信号输入是时钟输入。
3.根据权利要求1所述的基准电压发生器，其中所述开关电容器累加器包括：
开关，其耦合到所述一位DAC的所述输出并耦合到所述基准电压发生器的输出；以及
电容器，其耦合到所述基准电压发生器的所述输出并耦合到接地。
4.根据权利要求1所述的基准电压发生器，其进一步包括数字滤波器，所述数字滤波器被耦合在所述比较器的所述输出与所述一位DAC的所述输入之间。
5.根据权利要求1所述的基准电压发生器，其中所述控制信号是第一控制信号，并且其中所述一位DAC包括：
第一开关，其被耦合到第一电源电压轨，并具有第二控制信号输入；
第二开关，其被耦合到所述第一开关，并具有与所述比较器的所述输出耦合的输入；
第三开关，其被耦合到所述第二开关，并具有与所述比较器的反相输出耦合的输入；
第四开关，其被耦合到所述第三开关并耦合到第二电源电压轨，并具有所述第二控制信号输入；以及
采样电容器，其被耦合在所述第二开关与所述第三开关之间并被耦合到接地。
6.根据权利要求1所述的基准电压发生器，其中所述控制信号是第一控制信号，并且其中所述一位DAC包括：
耦合到第一电源电压轨的第一开关和第二开关，其中所述第一开关具有第二控制信号输入，其中所述第二开关具有第三控制信号输入；
具有与所述比较器的所述输出耦合的输入的第三开关和第四开关，其中所述第三开关被耦合到所述第一开关，其中所述第四开关被耦合到所述第二开关；
具有与所述比较器的反相输出耦合的输入的第五开关和第六开关，其中所述第五开关被耦合到所述第三开关，其中所述第六开关被耦合到所述第四开关；
耦合到第二电源电压轨的第七开关和第八开关，其中所述第七开关被耦合到所述第五开关并具有所述第二控制信号输入，其中所述第八开关被耦合到所述第六开关并具有所述第三控制信号输入；
采样电容器，其被耦合在所述第三开关和所述第五开关与所述第四开关和所述第六开关之间，并耦合到所述一位DAC的所述输出；
第九开关，其被耦合到所述一位DAC的所述输出并具有所述第二控制信号输入；以及
缓冲器，其被耦合到所述第九开关并具有偏置电压输入。
7.根据权利要求1所述的基准电压发生器，其中所述基准电压发生器被耦合到缓冲器，其中所述缓冲器具有用于模数转换器的基准电压输出和所述反馈输入。
8.一种设备，其包括：
比较器，其具有基准电压输入、反馈输入、第一控制信号输入和输出；
第一反馈回路，其被耦合到所述比较器的所述输出并具有第二控制信号输入和输出；
缓冲器，其被耦合到所述第一反馈回路的所述输出并具有输出；
选择器逻辑电路，其具有与所述基准电压输入耦合的第一输入、与所述缓冲器的所述输出耦合的第二输入、第三控制信号输入和与所述反馈输入耦合的输出；以及
第二反馈回路，其被耦合到所述比较器的所述输出并具有所述第三控制信号输入和用于所述比较器的偏移校正信号的输出。
9.根据权利要求8所述的设备，其中所述选择器逻辑电路被配置为输出所述基准电压输入，并且所述第二反馈回路被配置为在所述第二控制信号为逻辑高并且所述第三控制信号为逻辑低时输出所述偏移校正信号。
10.根据权利要求8所述的设备，其中所述第一反馈回路和所述第二反馈回路中的每个包括：
一位数模转换器即一位DAC，其被耦合到所述比较器的所述输出并具有输出；以及
开关电容器累加器，其被耦合到所述一位DAC的所述输出。
11.根据权利要求10所述的设备，其中所述第一反馈回路和所述第二反馈回路中的至少一个进一步包括耦合在所述比较器的所述输出和所述一位DAC的输入之间的数字滤波器。
12.根据权利要求10所述的设备，其中所述一位DAC包括：
第一开关，其被耦合到第一电源电压轨，并具有所述第二控制信号输入；
第二开关，其被耦合到所述第一开关，并具有与所述比较器的所述输出耦合的输入；
第三开关，其被耦合到所述第二开关，并具有与所述比较器的反相输出耦合的输入；
第四开关，其被耦合到所述第三开关并耦合到第二电源电压轨，并具有所述第二控制信号输入；以及
采样电容器，其被耦合在所述第二开关与所述第三开关之间并耦合到接地。
13.根据权利要求10所述的设备，其中所述一位DAC包括：
耦合到第一电源电压轨的第一开关和第二开关，其中所述第一开关具有所述第二控制信号输入，其中所述第二开关具有所述第三控制信号输入；
具有与所述比较器的所述输出耦合的输入的第三开关和第四开关，其中所述第三开关被耦合到所述第一开关，其中所述第四开关被耦合到所述第二开关；
具有与所述比较器的反相输出耦合的输入的第五开关和第六开关，其中所述第五开关被耦合到所述第三开关，其中所述第六开关被耦合到所述第四开关；
耦合到第二电源电压轨的第七开关和第八开关，其中所述第七开关被耦合到所述第五开关并具有所述第二控制信号输入，其中所述第八开关被耦合到所述第六开关并具有所述第三控制信号输入；
采样电容器，其被耦合在所述第三开关和所述第五开关与所述第四开关和所述第六开关之间，并被耦合到所述一位DAC的所述输出；
第九开关，其被耦合到所述一位DAC的所述输出并具有所述第二控制信号输入；以及
缓冲器，其被耦合到所述第九开关并具有偏置电压输入。
14.根据权利要求10所述的设备，其中所述开关电容器累加器包括：
开关，其被耦合到所述一位DAC的所述输出并耦合到相应的一位数字反馈回路的输出，其中所述开关具有所述第三控制信号输入；以及
电容器，其被耦合到相应的一位数字反馈回路的所述输出并耦合到接地。
15.根据权利要求8所述的设备，其中模数转换器即ADC包括所述设备，并且其中所述设备的输出被配置为向所述ADC提供基准电压。
16.根据权利要求15所述的设备，其中所述ADC是逐次逼近寄存器ADC，并且其中所述设备的所述输出被配置为对所述ADC中的至少一个电容器充电。
17.一种基准电压发生器，其包括：
比较器，其具有基准电压输入、反馈输入、第一时钟输入和输出；
第一反馈回路，其被耦合到所述比较器的所述输出，并具有第二时钟输入和输出；
第一缓冲器，其被耦合到所述第一反馈回路的所述输出，并具有第一基准电压输出；
第二反馈回路，其被耦合到所述比较器的所述输出，并具有第三时钟输入和输出；
第二缓冲器，其被耦合到所述第二反馈回路的所述输出，并具有第二基准电压输出；以及
选择器逻辑电路，其具有耦合到所述第一基准电压输出的第一输入、耦合到所述第二基准电压输出的第二输入，以及被配置为接收所述第一时钟信号的控制输入，所述选择器逻辑电路具有耦合到所述反馈输入的输出。
18.根据权利要求17所述的基准电压发生器，其中所述第一反馈回路和所述第一缓冲器包括粗略基准电压发生器，其中所述第二反馈回路和所述第二缓冲器包括精细基准电压发生器。
19.根据权利要求17所述的基准电压发生器，其进一步包括：
N个反馈回路，其被耦合到所述比较器的所述输出，其中每个反馈回路具有唯一的时钟输入和输出；以及
N个缓冲器，其中每个缓冲器被耦合到所述N个反馈回路中的唯一反馈回路的所述输出，并且其中每个缓冲器具有唯一基准电压输出。
20.根据权利要求19所述的基准电压发生器，其中所述N个唯一时钟信号的频率是1除以N。
21.根据权利要求17所述的基准电压发生器，其中所述第一时钟信号和所述第二时钟信号相对于彼此反相。
22.根据权利要求17所述的基准电压发生器，其中所述第一时钟信号和所述第二时钟信号的频率大约等于所述控制信号的频率的一半。
23.根据权利要求17所述的基准电压发生器，其中所述第一反馈回路和所述第二反馈回路中的每个包括：
一位数模转换器即一位DAC，其被耦合到所述比较器的所述输出并具有输出；以及
开关电容器累加器，其被耦合到所述一位DAC的所述输出。
24.根据权利要求23所述的基准电压发生器，其中所述第一反馈回路和所述第二反馈回路中的至少一个进一步包括耦合在所述比较器的所述输出与所述一位DAC的输入之间的数字滤波器。
CN202280030280.3A 2021-04-30 2022-04-28 基准缓冲器 Pending CN117178485A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/245,940 US11646662B2 (en) 2021-04-30 2021-04-30 Reference buffer
US17/245,940 2021-04-30
PCT/US2022/026627 WO2022232334A1 (en) 2021-04-30 2022-04-28 A reference buffer

Publications (1)

Publication Number Publication Date
CN117178485A true CN117178485A (zh) 2023-12-05

Family

ID=81654705

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280030280.3A Pending CN117178485A (zh) 2021-04-30 2022-04-28 基准缓冲器

Country Status (5)

Country Link
US (1) US11646662B2 (zh)
EP (1) EP4331119A1 (zh)
JP (1) JP2024516674A (zh)
CN (1) CN117178485A (zh)
WO (1) WO2022232334A1 (zh)

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6747589B2 (en) 2001-12-28 2004-06-08 Texas Instruments Incorporated Error correction architecture to increase speed and relax current drive requirements of SAR ADC
US7746129B2 (en) 2008-04-04 2010-06-29 Freescale Semiconductor, Inc. Ultra low power servo-controlled single clock ramp generator with amplitude independent to clock frequency
TWI431918B (zh) 2009-06-19 2014-03-21 Leadtrend Tech Corp 控制方法、定電流控制方法、產生一實際電流源以代表一繞組之平均電流之方法、定電流定電壓電源轉換器、開關控制器、以及平均電壓偵測器
US9501073B2 (en) 2015-01-12 2016-11-22 Huawei Technologies Co., Ltd. Low-noise sampled voltage regulator
US11777517B2 (en) * 2020-11-12 2023-10-03 Cirrus Logic, Inc. Gain error reduction in switched-capacitor delta-sigma data converters sharing a voltage reference with a disabled data converter

Also Published As

Publication number Publication date
JP2024516674A (ja) 2024-04-16
WO2022232334A1 (en) 2022-11-03
EP4331119A1 (en) 2024-03-06
US20220352820A1 (en) 2022-11-03
US11646662B2 (en) 2023-05-09

Similar Documents

Publication Publication Date Title
US7319425B2 (en) Comparator-based switched capacitor circuit for scaled semiconductor fabrication processes
Zheng et al. A 14-bit 250 MS/s IF sampling pipelined ADC in 180 nm CMOS process
US8232905B2 (en) Sequentially configured analog to digital converter
US9362931B2 (en) Semiconductor device
US9654126B2 (en) Systems and methods for providing a pipelined analog-to-digital converter
US8049653B2 (en) Amplifier and analog/digital converter
JP2014161005A (ja) パッシブ増幅回路およびアナログデジタルコンバータ
JP2009118049A (ja) 離散時間型増幅回路及びアナログ・ディジタル変換器
US9806730B1 (en) Apparatus having source follower based DAC inter-symbol interference cancellation
Van Der Ploeg et al. A 3.3-V, 10-b, 25-MSample/s two-step ADC in 0.35-/spl mu/m CMOS
CN106656183B (zh) 流水线模数转换器输入共模误差前馈补偿电路
US11929765B2 (en) Loop delay compensation in a delta-sigma modulator
US20220345138A1 (en) Compensated digital-to-analog converter (dac)
CN111245383B (zh) 用于误差信号放大及处理的电路和方法
Yoon et al. An 8-bit 125 MS/s CMOS folding ADC for Gigabit Ethernet LSI
US11509320B2 (en) Signal converting apparatus and related method
US11646662B2 (en) Reference buffer
US20220131551A1 (en) Current-based track and hold circuit
Cho A 2.24-mW, 61.8-dB SNDR, 20-MS/s pipelined ADC with charge-pump-based dynamic biasing for power reduction in op amp sharing
Varzaghani et al. A 600MS/s, 5-bit pipelined analog-to-digital converter for serial-link applications
KR102169714B1 (ko) 초 저전력 및 와이드 레인지 입력 방식의 아날로그-디지털 변환기
US20070164888A1 (en) Robust reference generation circuit for A/D converter
Movahedian et al. A low voltage low power 8-bit folding/interpolating ADC with rail-to-rail input range
Germano et al. A Programmable Gain Dynamic Residue Amplifier in 65nm CMOS
US10523231B1 (en) Dynamic integrator with boosted output impedance of the transconductance

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination