CN111740744A - Sar模数转换器的亚稳态检测纠正电路及异步sar模数转换器 - Google Patents

Abstract

本发明公开一种SAR模数转换器的亚稳态检测纠正电路及异步SAR模数转换器，包括比较器、亚稳态检测电路、SAR存储模块和数字编码纠正模块；比较器与亚稳态检测电路互相连接，亚稳态检测电路的输出端与数字编码纠正模块的输入端连接，SAR存储模块的输出端分别与亚稳态检测电路的控制端和数字编码纠正模块的数据读取端连接；亚稳态检测电路包括比较时间检测模块和N个锁存器，比较时间检测模块的输出端分别与每一锁存器的输入端连接，每一锁存器的输出端分别与数字编码纠正模块的输入端连接，用于检测比较器的比较时间，并经N个锁存器的处理输出亚稳态指示信号至数字编码纠正模块。本发明技术方案提升了异步SAR模数转换器的可靠性。

Description

SAR模数转换器的亚稳态检测纠正电路及异步SAR模数转换器

技术领域

本发明涉及模数转换器技术领域，特别涉及一种SAR模数转换器的亚稳态检测纠正电路及异步SAR模数转换器。

背景技术

模数转换器（ADC）广泛应用于测试仪器（如示波器）、射频接收器和磁盘驱动读取等应用中。在这些通信和磁盘驱动读取应用中，误码率是一个非常重要的指标，需要模数转换器的误码率非常的低，模数转换器中误码率的来源有噪声和比较器的亚稳态。随着工艺制程的快速发展，SAR（逐次逼近型）ADC的模拟部分结构简单受到越来越多的关注，在高速应用中，一般采用异步转换时钟SAR ADC，由于SAR ADC数字量化是逐次的，留给比较器的比较时间很短，比较器很容易处于亚稳态的状态，因而导致SAR ADC转换数据出错。

目前存在一些方案在理想的检测电路情况下可以有效的减少发生亚稳态的概率，如图1所示，然而由于这些方案锁存器对输入信号的有效持续时间有要求，对于比较窄的脉冲，可能使锁存器发生亚稳态的问题，经过较长的时间才使锁存器的输出有效，导致转换位产生的亚稳态指示信号指示位置错误，以致发生数字纠正逻辑编码错误。

发明内容

本发明的主要目的是提出一种SAR模数转换器的亚稳态检测纠正电路及异步SAR模数转换器，旨在提升SAR模数转换器的可靠性。

为实现上述目的，本发明提出的SAR模数转换器的亚稳态检测纠正电路包括比较器、亚稳态检测电路、SAR存储模块和数字编码纠正模块；

所述比较器与所述亚稳态检测电路互相连接，所述亚稳态检测电路的输出端与所述数字编码纠正模块的输入端连接，所述SAR存储模块的输出端分别与所述亚稳态检测电路的控制端和所述数字编码纠正模块的数据读取端连接；

所述比较器，用于输入DAC正端电压和负端电压进行比较，以产生对应的比较结果；

所述亚稳态检测电路包括比较时间检测模块和N个锁存器，所述比较时间检测模块的输出端分别与每一所述锁存器的输入端连接，每一所述锁存器的输出端分别与所述数字编码纠正模块的输入端连接，用于检测所述比较器的比较时间，并经N个所述锁存器的处理输出亚稳态指示信号至所述数字编码纠正模块；

所述SAR存储模块，用于存储所述比较器的输出信号，并输出N组位转换指示信号至N个所述锁存器，且N组所述位转换指示信号与N个所述锁存器一一对应，以及输出原始数据至所述数字编码纠正模块；

所述数字编码纠正模块，用于对所述亚稳态检测电路输出的亚稳态指示信号进行纠正，以输出纠正后的数据或者所述原始数据。

可选地，所述SAR模数转换器的亚稳态检测纠正电路还包括ADC输入采样开关，所述ADC输入采样开关与所述比较器的输入端连接，且其采样端与所述SAR存储模块互相连接；

所述ADC输入采样开关，用于在采样时钟Фs采集所述SAR模数转换器的ADC输入信号。

可选地，所述SAR模数转换器的亚稳态检测纠正电路还包括电容阵列CDAC，所述电容阵列CDAC连接于所述ADC输入采样开关与所述比较器之间，所述电容阵列CDAC的受控端与所述SAR存储模块的控制端连接；

所述SAR存储模块，还用于输出开关控制信号控制所述电容阵列CDAC；

所述电容阵列CDAC，用于将所述ADC输入采样开关采集的ADC输入信号进行转换并保持。

可选地，所述SAR模数转换器的亚稳态检测纠正电路还包括RS锁存器，所述RS锁存器的输入端与所述比较器的输出端连接；

所述RS锁存器，用于将所述比较器的输出结果保持在一个比较周期，并输出所述比较器的输出结果至所述SAR存储模块。

可选地，所述SAR模数转换器的亚稳态检测纠正电路还包括有效指示信号产生器，所述有效指示信号产生器的输入端连接于所述比较器的输出端；

所述有效指示信号产生器，用于检测所述比较器的输出结果，在所述输出信号达到一个有效逻辑状态时产生一个有效信号。

可选地，所述SAR模数转换器的亚稳态检测纠正电路还包括时钟发生器，所述时钟发生器的输入端与所述有效指示信号产生器的输出端连接，所述时钟发生器的输出端分别与所述比较器的控制端和所述比较时间检测模块的输入端连接；

所述时钟发生器，根据采样时钟Фs和接收所述有效指示信号产生器产生的有效信号，产生下一个比较时钟触发信号输出至所述比较器。

可选地，所述比较器进行比较的比较时钟为时钟发生器输出的比较时钟触发信号。

可选地，N个所述锁存器中的N为模数转换器的量化位数。

可选地，所述SAR存储模块为SAR逻辑和数据存储模块。

本发明还提出一种异步SAR模数转换器，所述SAR模数转换器包括如上所述的SAR模数转换器的亚稳态检测纠正电路，所述SAR模数转换器的亚稳态检测纠正电路包括比较器、亚稳态检测电路、SAR存储模块和数字编码纠正模块；

所述比较器与所述亚稳态检测电路互相连接，所述亚稳态检测电路的输出端与所述数字编码纠正模块的输入端连接，所述SAR存储模块的输出端分别与所述亚稳态检测电路的控制端和所述数字编码纠正模块的数据读取端连接；

所述比较器，用于输入DAC正端电压和负端电压进行比较，以产生对应的比较结果；

所述亚稳态检测电路包括比较时间检测模块和N个锁存器，所述比较时间检测模块的输出端分别与每一所述锁存器的输入端连接，每一所述锁存器的输出端分别与所述数字编码纠正模块的输入端连接，用于检测所述比较器的比较时间，并经N个所述锁存器的处理输出亚稳态指示信号至所述数字编码纠正模块；

所述SAR存储模块，用于存储所述比较器的输出信号，并输出N组位转换指示信号至N个所述锁存器，且N组所述位转换指示信号与N个所述锁存器一一对应，以及输出原始数据至所述数字编码纠正模块；

所述数字编码纠正模块，用于对所述亚稳态检测电路输出的亚稳态指示信号进行纠正，以输出纠正后的数据或者所述原始数据。

本发明技术方案通过SAR模数转换器的亚稳态检测纠正电路包括比较器、亚稳态检测电路、SAR存储模块和数字编码纠正模块，其中，比较器与亚稳态检测电路互相连接，亚稳态检测电路的输出端与数字编码纠正模块的输入端连接，SAR存储模块的输出端分别与亚稳态检测电路的控制端，数字编码纠正模块的数据读取端和电容阵列CDAC控制端连接；亚稳态检测电路包括比较时间检测模块和N个锁存器，比较时间检测模块的输出端分别与每一锁存器的输入端连接，每一锁存器的输出端分别与数字编码纠正模块的输入端连接，用于检测比较器的比较时间，并经N个锁存器的处理输出亚稳态指示信号至数字编码纠正模块；SAR存储模块可以存储所述比较器的输出信号，并输出N组位转换指示信号至N个锁存器，且N组位转换指示信号与N个锁存器一一对应，还可以输出原始数据至数字编码纠正模块；当亚稳态检测电路中比较时间检测模块检测到比较器的位转换发生亚稳态，即可对发生亚稳态的亚稳态指示信号进行纠正以输出，当不出现亚稳态时，则把SAR存储模块输出的原始数据直接输出。同时，由于亚稳态检测电路中具有N个锁存器，每一锁存器均输出亚稳态指示信号至数字编码纠正模块，且SAR存储模块一一对应输出N组位转换指示信号至N个锁存器进行控制，也即是N个锁存器分别采集比较器对应位转换是否发生亚稳态的指示信号，对每个位转换的亚稳态问题单独处理，可以准确地找到比较器中发生亚稳态的位置，使得数字编码纠正模块可以正确地输出编码。本发明技术方案提升了异步SAR模数转换器的可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。

图1为现有技术SAR模数转换器的亚稳态检测纠正电路一实施例的结构示意图；

图2为图1中SAR模数转换器的亚稳态检测纠正电路的工作状态一实施例的波形示意图；

图3为图1中SAR模数转换器的亚稳态检测纠正电路的锁存器亚稳态状态一实施例的波形示意图；

图4为本发明SAR模数转换器的亚稳态检测纠正电路一实施例的结构示意图；

图5为为图4中SAR模数转换器的亚稳态检测纠正电路的工作状态一实施例的波形示意图。

附图标号说明：

标号	名称	标号	名称
				10	比较器	60	电容阵列CDAC
20	亚稳态检测电路	70	RS锁存器
				30	SAR存储模块	80	有效指示信号产生器
40	数字编码纠正模块	90	时钟发生器
				50	ADC输入采样开关

本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

另外，若本发明实施例中有涉及“第一”、“第二”等的描述，则该“第一”、“第二”等的描述仅用于描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，若全文中出现的“和/或”的含义为，包括三个并列的方案，以“A和/或B”为例，包括A方案，或B方案，或A和B同时满足的方案。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本发明要求的保护范围之内。

本发明提出一种SAR模数转换器的亚稳态检测纠正电路，应用于异步SAR模数转换器。在相关技术中，参照如图1所示，异步SAR模数转换器具有ADC输入采样开关、电容阵列CDAC、比较器、RS锁存器、SAR逻辑和数据存储模块、电容阵列开关控制电路、有效指示信号产生器、时钟发生器和数字编码纠正模块。

在异步SAR模数转换器中，输入信号在采样时钟Фs采集所述SAR模数转换器的ADC输入信号，并在电容阵列CDAC保持，然后通过比较器进行第一次比较，并输出结果负极信号Cmpop和正极信号Cmpon，比较器输出的这两个信号至RS锁存器，RS锁存器使比较器的输出结果保持一个比较周期，RS锁存器的输出保持在一个比较周期的输出结果，传输至SAR逻辑与数据存储模块，在SAR逻辑与数据存储模块中经过处理输出电容阵列开关控制信号SDAC和存储第一次量化结果。

在此方案中，异步SAR模数转换器的转换时钟不需要外部输入一个高频时钟，而是由内部电路按一定的逻辑产生的，参照如图1所示，比较器第一次比较时钟由采样时钟Фs的延时决定，后续的比较时钟由内部时钟发生器产生。例如第一次比较完成后，有效指示信号产生器检测比较器输出结果有效，然后这个有效指示信号输入至时钟发生器中，时钟发生器产生第二个比较时钟信号，由于数字逻辑的延时和开关电容阵列的建立时间，时钟发生器在接收有效信号后经过一定的延时再输出给比较器，循环下去直到该采样点最后一位转换完成。在异步SAR模数转换器中，比较器的比较时间不是固定的，而是与比较器的输入大小相关，可以缩短比较完成后进行下一个操作前的等待时间，以此提高转化速度。

当比较器差分输入电压ΔVi很小时，比较器需要较长的时间来完成有效的输出，就会导致留给后面位数的转换时间很小，因而不能完全转换，导致该采样点量化出错。因此采用了亚稳态检测-阻止转换-重置未转换的位编码的方法来减小亚稳态带来的影响，参照如图1所示，亚稳态检测和纠正电路由比较时间检测模块、锁存器和数字编码纠正模块组成。

参照如图2所示为亚稳态检测和纠正亚稳态问题的工作过程波形图。在比较时间检测模块中有个固定延时的定时器电路，这个电路对比较时钟的初始时刻有个固定延时Tmeta，当比较器的比较时间超过固定延时Tmeta时，比较时间检测模块输出信号Tm变为高电平，由于比较时间检测模块是比较时钟clkc和比较器的参考时钟Tref的组合运算，因而比较时间检测模块输出信号Tm是个脉冲信号，因此需要在比较器的比较时间检测模块的输出加上一个锁存器。锁存器是为了使检测到的亚稳态指示信号在下一个采样时钟来之前保持住，给数字编码纠正模块保留时间。比较时间检测模块输出信号Tm变为高电平后，寄存器输出的亚稳态指示信号Mts变高，把亚稳态指示信号Mts输出至时钟发生器中，使时钟发生器在该转换剩余时间不输出比较时钟，同时亚稳态指示信号Mts也输出至数字编码纠正模块。数字编码纠正模块接收SAR逻辑和存储数据模块输出的原始数据、位转换信号和亚稳态检测电路输出的亚稳态指示信号Mts。若不出现亚稳态，则数字编码纠正模块把原始数据直接输出；若出现亚稳态，则数字纠正模块把发生亚稳态的转换位及其后面的剩余的转换位用1000…替代输出。

如图1所示的方案在理想的检测电路情况下可以有效的减少发生亚稳态的概率，然而由于存在锁存器，该具有锁存器的结构也会发生亚稳态的问题，导致一个时刻转换位产生的亚稳态指示信号指示到下一个时刻的转换位，因而会发生数字纠正逻辑编码错误。参照如图3所示，即是锁存器发生亚稳态的问题，导致数字纠正逻辑错误的状态。第二个转换位比较时，比较器的比较时间大于固定延时Tmeta，由于比较时间检测模块需要一定的时间产生输出脉冲信号Tm，而此时比较时钟clkc的下降沿由有效信号决定，因而导致脉冲信号Tm很窄，由于锁存器对输入信号的有效持续时间有要求，因此很窄的脉冲，可能会使得锁存器处于亚稳态状态，经过较长的时间才使亚稳态指示信号Mts输出有效，而亚稳态指示信号Mts输出有效时，异步SAR模数转换器在比较第三个转换位了，因而数字纠错逻辑认为是在第三个转换位发生亚稳态，以致输出11100…编码，就会出现较大的误差。同时为了正确地阻止转换，要求比较时间检测模块和锁存器的延时非常小，对阻止回路的延时有严格的要求。也即是，锁存器可能处于亚稳态状态，使得数字纠正逻辑错误编码，产生错误的输出，异步SAR模数转换器输出结果出现错误的概率较大。

为了解决上述问题，在本发明一实施例中，参照如图4所示，该SAR模数转换器的亚稳态检测纠正电路包括比较器10、亚稳态检测电路20、SAR存储模块30和数字编码纠正模块40；

所述比较器10与所述亚稳态检测电路20互相连接，所述亚稳态检测电路20的输出端与所述数字编码纠正模块40的输入端连接，所述SAR存储模块30的输出端分别与所述亚稳态检测电路20的控制端和所述数字编码纠正模块40的数据读取端连接；

所述比较器10，用于输入DAC正端电压和负端电压进行比较，以产生对应的比较结果；

所述亚稳态检测电路20包括比较时间检测模块和N个锁存器，所述比较时间检测模块的输出端分别与每一所述锁存器的输入端连接，每一所述锁存器的输出端分别与所述数字编码纠正模块40的输入端连接，用于检测所述比较器10的比较时间，并经N个所述锁存器的处理输出亚稳态指示信号至所述数字编码纠正模块40；

所述SAR存储模块30，用于存储所述比较器10的输出信号，并输出N组位转换指示信号至N个所述锁存器，且N组所述位转换指示信号与N个所述锁存器一一对应，以及输出原始数据至所述数字编码纠正模块40；

所述数字编码纠正模块40，用于对所述亚稳态检测电路20输出的亚稳态指示信号进行纠正，以输出纠正后的数据或者所述原始数据。

本实施例中，亚稳态检测电路20中具有比较时间检测模块和N个锁存器，SAR存储模块30将比较器10输出的转换位指示信号分解成N组，以输出N组位转换指示信号，且N组位转换指示信号与N个锁存器一一对应，每一位转换指示信号控制对应的锁存器。也即是比较时间检测模块检测比较器10的比较时间，并输出脉冲信号Tm至每一锁存器，然后每一锁存器在SAR存储模块30输出的对应位转换指示信号的控制下，每一锁存器均输出亚稳态指示信号Mts至数字编码纠正模块40，在数字编码纠正模块40的处理下，以输出最终结果。由于亚稳态检测电路20中具有N个锁存器，每一锁存器均输出亚稳态指示信号至数字编码纠正模块40，且SAR存储模块30一一对应输出N组位转换指示信号至N个锁存器进行控制，也即是N个锁存器分别采集比较器10对应位转换是否发生亚稳态，对每个位转换的亚稳态问题单独处理，可以准确地找到比较器10中发生亚稳态的位置，使得数字编码纠正模块40可以正确地输出编码。本方案提升了异步SAR模数转换器的可靠性。

进一步地，参照如图4所示，异步SAR模数转换器中的比较时间检测模块的输出脉冲信号Tm传输至N个锁存器Lm1、Lm2…Lmn，这N个锁存器由SAR存储模块30中位转换的指示信号S1、S2…Sn分别控制，S1表示异步SAR模数转换器的最高有效位MSB位发生转换，S2为表示异步SAR模数转换器的次最高有效位MSB位发生转换，以此类推，Sn为表示异步SAR模数转换器的最低有效位LSB位发生转换。锁存器Lm1、锁存器Lm2…锁存器Lmn的输出脉冲信号分别为Mts1、Mts2…Mtsn，这些信号输出至数字编码纠正模块40。输出脉冲信号Mts1变高，表示异步SAR模数转换器的最高位发生亚稳态，输出脉冲信号Mts2变高表示异步SAR模数转换器的次高位发生亚稳态，以此类推，输出脉冲信号Mtsn变高表示异步SAR模数转换器的最低位发生亚稳态。由于SAR存储模块30输出的位转换指示信号一一对应锁存器，因而可以准确地知道哪个位转换发生亚稳态。本方案提升了异步SAR模数转换器的可靠性。

本实施例中，由于亚稳态检测电路20中的锁存器也会发生亚稳态，因而需要给锁存器保留充足的时间来输出正确的值，因而数字编码纠正模块40可以在下一个采样点结束时刻对输出脉冲信号Mts1、Mts2…Mtsn进行采集并重置，以此降低了亚稳态检测电路20中的锁存器发生亚稳态的概率。参照如图5所示，即是本方案中在下一个采样点结束时刻对输出脉冲信号Mts1、Mts2…Mtsn进行采集并重置，解决了相关技术中锁存器发生亚稳态，以导致的数字编码纠正模块40错误输出编码的问题。由于第二个转换位发生亚稳态，因而数字编码纠正模块40最终采集到输出脉冲信号Mts2变为高电平，因此最终输出的编码为11000…，输出编码没有出现误差。

需要说明的是，上述方案中N个所述锁存器中的N为模数转换器的量化位数，可以理解的是，当实际应用中模数转换器的量化位数可以为8位、16位、32位等，那么在本方案中，锁存器的数量也对应模数转换器量化位数，可以是8个、16个、32个等，根据实际应用情况设定。SAR存储模块30为SAR逻辑和数据存储模块。

基于上述实施例，比较时间检测模块可以但不限于采用定时器电路实现；锁存器也可以是其他用于存储数据的电路；数字编码纠正模块40对输出脉冲信号Mts不限定是在下一个采样时刻结束时刻采集，也可以是当输出脉冲信号Mts稳定后再采集。

本发明技术方案通过SAR模数转换器的亚稳态检测纠正电路包括比较器10、亚稳态检测电路20、SAR存储模块30和数字编码纠正模块40，其中，比较器10与亚稳态检测电路20互相连接，亚稳态检测电路20的输出端与数字编码纠正模块40的输入端连接，SAR存储模块30的输出端分别与亚稳态检测电路20的控制端，数字编码纠正模块40的数据读取端和电容阵列CDAC60受控端连接；亚稳态检测电路20包括比较时间检测模块和N个锁存器，比较时间检测模块的输出端分别与每一锁存器的输入端连接，每一锁存器的输出端分别与数字编码纠正模块40的输入端连接，用于检测比较器10的比较时间，并经N个锁存器的处理输出亚稳态指示信号至数字编码纠正模块40；SAR存储模块30可以存储所述比较器10的输出信号，并输出N组位转换指示信号至N个锁存器，且N组位转换指示信号与N个锁存器一一对应，还可以输出原始数据至数字编码纠正模块40；当亚稳态检测电路20中比较时间检测模块检测到比较器10的位转换发生亚稳态，即可对发生亚稳态的亚稳态指示信号进行纠正以输出，当不出现亚稳态时，则把SAR存储模块30输出的原始数据直接输出。同时，由于亚稳态检测电路20中具有N个锁存器，每一锁存器均输出亚稳态指示信号至数字编码纠正模块40，且SAR存储模块30一一对应输出N组位转换指示信号至N个锁存器进行控制，也即是N个锁存器分别采集比较器10对应位转换是否发生亚稳态的指示信号，对每个位转换的亚稳态问题单独处理，可以准确地找到比较器10中发生亚稳态的位置，使得数字编码纠正模块40可以正确地输出编码。本发明技术方案提升了异步SAR模数转换器的可靠性。

在一实施例中，参照如图4所示，所述SAR模数转换器的亚稳态检测纠正电路还包括ADC输入采样开关50，所述ADC输入采样开关50与所述比较器10的输入端连接，且其采样端与所述SAR存储模块30互相连接；

所述ADC输入采样开关50，用于在采样时钟Фs采集所述SAR模数转换器的ADC输入信号。

进一步地，所述SAR模数转换器的亚稳态检测纠正电路还包括电容阵列CDAC60，所述电容阵列CDAC60连接于所述ADC输入采样开关50与所述比较器10之间，所述电容阵列CDAC60的受控端与所述SAR存储模块30的控制端连接；

所述SAR存储模块30，还用于输出开关控制信号控制所述电容阵列CDAC60；

所述电容阵列CDAC60，用于将所述ADC输入采样开关50采集的ADC输入信号进行转换并保持。

在一实施例中，参照如图4所示，所述SAR模数转换器的亚稳态检测纠正电路还包括RS锁存器70，所述RS锁存器70的输入端与所述比较器10的输出端连接；

所述RS锁存器70，用于将所述比较器10的输出结果保持在一个比较周期，并输出所述比较器10的输出结果至所述SAR存储模块30。

在一实施例中，参照如图4所示，所述SAR模数转换器的亚稳态检测纠正电路还包括有效指示信号产生器80，所述有效指示信号产生器80的输入端连接于所述比较器10的输出端；

所述有效指示信号产生器80，用于检测所述比较器10的输出结果，在所述输出信号达到一个有效逻辑状态时产生一个有效信号。

进一步地，所述SAR模数转换器的亚稳态检测纠正电路还包括时钟发生器90，所述时钟发生器90的输入端与所述有效指示信号产生器80的输出端连接，所述时钟发生器90的输出端分别与所述比较器10的控制端和所述比较时间检测模块的输入端连接；

所述时钟发生器90，根据采样时钟Фs和接收所述有效指示信号产生器80产生的有效信号，产生下一个比较时钟触发信号输出至所述比较器10。

需要说明的是，所述比较器10进行比较的比较时钟为时钟发生器90输出的比较时钟触发信号。

基于上述实施例，在异步SAR模数转换器中，输入信号在采样时钟Фs采集所述SAR模数转换器的ADC输入信号，并在电容阵列CDAC60保持，然后通过比较器10进行比较，并输出结果负极信号Cmpop和正极信号Cmpon，比较器10输出的这两个信号至RS锁存器70，RS锁存器70使比较器10的输出结果保持一个比较周期，RS锁存器70的输出保持在一个比较周期的输出结果，传输至SAR逻辑与数据存储模块，在SAR逻辑与数据存储模块中经过处理输出电容阵列开关控制信号SDAC和存储第一次量化结果。SAR逻辑与数据存储模块输出N组位转换指示信号，并一一对应输出至亚稳态检测电路20中的N个锁存器，对N个锁存器进行控制，比较时间检测模块输出脉冲信号Tm至N个锁存器，并将亚稳态指示信号输出至数字编码纠正模块40进行处理。通过亚稳态检测电路20、数字编码纠正模块40和SAR逻辑与数据存储模块的配合，可以使得N个锁存器分别采集比较器10对应位转换是否发生亚稳态，对每个位转换的亚稳态问题单独处理，可以准确地找到比较器10中发生亚稳态的位置，使得数字编码纠正模块40可以正确地输出编码。以此实现异步SAR模数转换器可靠性的提升。

本发明还提出一种异步SAR模数转换器，所述SAR模数转换器包括如上所述的SAR模数转换器的亚稳态检测纠正电路，所述SAR模数转换器的亚稳态检测纠正电路包括比较器10、亚稳态检测电路20、SAR存储模块30和数字编码纠正模块40；

所述比较器10与所述亚稳态检测电路20互相连接，所述亚稳态检测电路20的输出端与所述数字编码纠正模块40的输入端连接，所述SAR存储模块30的输出端分别与所述亚稳态检测电路20的控制端和所述数字编码纠正模块40的数据读取端连接；

所述比较器10，用于输入DAC正端电压和负端电压进行比较，以产生对应的比较结果；

所述亚稳态检测电路20包括比较时间检测模块和N个锁存器，所述比较时间检测模块的输出端分别与每一所述锁存器的输入端连接，每一所述锁存器的输出端分别与所述数字编码纠正模块40的输入端连接，用于检测所述比较器10的比较时间，并经N个所述锁存器的处理输出亚稳态指示信号至所述数字编码纠正模块40；

所述SAR存储模块30，用于存储所述比较器10的输出信号，并输出N组位转换指示信号至N个所述锁存器，且N组所述位转换指示信号与N个所述锁存器一一对应，以及输出原始数据至所述数字编码纠正模块40；

所述数字编码纠正模块40，用于对所述亚稳态检测电路20输出的亚稳态指示信号进行纠正，以输出纠正后的数据或者所述原始数据。

该SAR模数转换器的亚稳态检测纠正电路的具体结构参照上述实施例，由于本异步SAR模数转换器采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有有益效果，在此不再一一赘述。

以上所述仅为本发明的可选实施例，并非因此限制本发明的专利范围，凡是在本发明的方案构思下，利用本发明说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本发明的专利保护范围内。

Claims (10)

1.一种SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述SAR模数转换器的亚稳态检测纠正电路包括比较器、亚稳态检测电路、SAR存储模块和数字编码纠正模块；

所述比较器与所述亚稳态检测电路互相连接，所述亚稳态检测电路的输出端与所述数字编码纠正模块的输入端连接，所述SAR存储模块的输出端分别与所述亚稳态检测电路的控制端和所述数字编码纠正模块的数据读取端连接；

所述比较器，用于输入DAC正端电压和负端电压进行比较，以产生对应的比较结果；

所述亚稳态检测电路包括比较时间检测模块和N个锁存器，所述比较时间检测模块的输出端分别与每一所述锁存器的输入端连接，每一所述锁存器的输出端分别与所述数字编码纠正模块的输入端连接，用于检测所述比较器的比较时间，并经N个所述锁存器的处理输出亚稳态指示信号至所述数字编码纠正模块；

所述SAR存储模块，用于存储所述比较器的输出信号，并输出N组位转换指示信号至N个所述锁存器，且N组所述位转换指示信号与N个所述锁存器一一对应，以及输出原始数据至所述数字编码纠正模块；

所述数字编码纠正模块，用于对所述亚稳态检测电路输出的亚稳态指示信号进行纠正，以输出纠正后的数据或者所述原始数据。

2.如权利要求1所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述SAR模数转换器的亚稳态检测纠正电路还包括ADC输入采样开关，所述ADC输入采样开关与所述比较器的输入端连接，且其采样端与所述SAR存储模块互相连接；

所述ADC输入采样开关，用于在采样时钟Фs采集所述SAR模数转换器的ADC输入信号。

3.如权利要求2所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述SAR模数转换器的亚稳态检测纠正电路还包括电容阵列CDAC，所述电容阵列CDAC连接于所述ADC输入采样开关与所述比较器之间所述电容阵列CDAC的受控端与所述SAR存储模块的控制端连接；

所述SAR存储模块，还用于输出开关控制信号控制所述电容阵列CDAC；

所述电容阵列CDAC，用于将所述ADC输入采样开关采集的ADC输入信号进行转换并保持。

4.如权利要求2所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述SAR模数转换器的亚稳态检测纠正电路还包括RS锁存器，所述RS锁存器的输入端与所述比较器的输出端连接；

所述RS锁存器，用于将所述比较器的输出结果保持在一个比较周期，并输出所述比较器的输出结果至所述SAR存储模块。

5.如权利要求2所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述SAR模数转换器的亚稳态检测纠正电路还包括有效指示信号产生器，所述有效指示信号产生器的输入端连接于所述比较器的输出端；

所述有效指示信号产生器，用于检测所述比较器的输出结果，在所述输出信号达到一个有效逻辑状态时产生一个有效信号。

6.如权利要求5所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述SAR模数转换器的亚稳态检测纠正电路还包括时钟发生器，所述时钟发生器的输入端与所述有效指示信号产生器的输出端连接，所述时钟发生器的输出端分别与所述比较器的控制端和所述比较时间检测模块的输入端连接；

所述时钟发生器，根据采样时钟Фs和接收所述有效指示信号产生器产生的有效信号，产生下一个比较时钟触发信号输出至所述比较器。

7.如权利要求6所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述比较器进行比较的比较时钟为时钟发生器输出的比较时钟触发信号。

8.如权利要求1至7任意一项所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，N个所述锁存器中的N为模数转换器的量化位数。

9.如权利要求1至7任意一项所述的SAR模数转换器的亚稳态检测纠正电路，其特征在于，所述SAR存储模块为SAR逻辑和数据存储模块。

10.一种异步SAR模数转换器，其特征在于，所述SAR模数转换器包括如权利要求1至9任意一项所述的SAR模数转换器的亚稳态检测纠正电路。

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