TWI813457B

TWI813457B - 基於快閃式類比數位轉換的時間交錯式類比數位轉換器

Info

Publication number: TWI813457B
Application number: TW111137115A
Authority: TW
Inventors: 黃詩雄
Original assignee: 瑞昱半導體股份有限公司
Priority date: 2022-09-29
Filing date: 2022-09-29
Publication date: 2023-08-21
Also published as: US20240113720A1

Abstract

時間交錯式類比數位轉換器包含多個電容陣列電路、快閃式類比數位轉換器、多個第一與第二電路、轉換器與編碼器電路。多個電容陣列電路取樣輸入訊號，並根據第一量化訊號產生多個第一殘值訊號。快閃式類比數位轉換器取樣輸入訊號並產生第一量化訊號。多個第一電路自電容陣列電路傳遞第一殘值訊號。轉換器根據第一與第二殘值訊號執行訊號轉換，以產生第二量化訊號。多個第二電路自電容陣列電路傳遞第二殘值訊號到轉換器。電容陣列電路更響應該訊號轉換產生第二殘值訊號。編碼器電路根據該些第一量化訊號中的一者與第二量化訊號產生數位輸出。

Description

基於快閃式類比數位轉換的時間交錯式類比數位轉換器

本案是關於時間交錯式類比數位轉換器，尤其是基於快閃式類比數位轉換的時間交錯式類比數位轉換器。

類比數位轉換器常見於各種電子裝置中，以轉換類比訊號為對應數位訊號以進行後續的訊號處理。隨著操作速度越來越快，類比數位轉換器轉換訊號的可操作期間越來越短。如此一來，將造成類比數位轉換器的部分電路（例如：取樣電路、比較器電路等等）所需要的規格要求（例如：開關切換的速度、功率消耗等等）越來越高，進而使得適合高速應用的類比數位轉換器之電路實現難度明顯增加。

於一些實施態樣中，本案的目的之一為（但不限於）提供一種基於快閃式類比數位轉換的時間交錯式類比數位轉換器，以改善先前技術的不足。

於一些實施態樣中，時間交錯式類比數位轉換器包含複數個電容陣列電路、快閃式類比數位轉換器電路系統、複數個第一傳遞電路、一轉換器電路系統、複數個第二傳遞電路以及編碼器電路。複數個電容陣列電路用以依序取樣一輸入訊號，並根據複數個第一量化訊號產生複數個第一殘值訊號。快閃式類比數位轉換器電路系統用以取樣該輸入訊號並依序產生該些第一量化訊號。複數個第一傳遞電路用以根據複數個第一控制訊號依序自該些電容陣列電路傳遞該些第一殘值訊號。轉換器電路系統用以根據該些第一殘值訊號中的一第一訊號以及複數個第二殘值訊號中的一第二訊號執行一雜訊整形式訊號轉換，以產生一第二量化訊號。複數個第二傳遞電路用以根據複數個第二控制訊號依序自該些電容陣列電路傳遞該些第二殘值訊號到該轉換器電路系統，其中該些電容陣列電路更響應該雜訊整形式訊號轉換產生該些第二殘值訊號。編碼器電路用以根據該些第一量化訊號中的一對應訊號與該第二量化訊號產生一數位輸出。

有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統』可為由至少一電路形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。

如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。

於一些實施例中，部分電路之實施方式可參考第一文獻（美國專利US 10,763, 875）、第二文獻（美國專利US 10,778,242）以及第三文獻（美國專利US 10,790, 843）中的相關電路，但該些電路之實施方式並不以上述文獻提及的實施方式為限。

圖1A為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器100的示意圖。於一些實施例中，時間交錯式類比數位轉換器100主要基於快閃式類比數位轉換來產生數位輸出DO。

時間交錯式類比數位轉換器100包含多個電容陣列電路110～111、快閃式類比數位轉換器電路系統120、轉換器電路系統130、多個傳遞電路T1～T2、多個傳遞電路141～142、控制邏輯電路150以及編碼器電路160。多個電容陣列電路110～111根據多個控制訊號CK _S1與CK _S2依序取樣輸入訊號VIN，並根據多個量化訊號S1[1]～S1[2]產生多個訊號S10與S20。例如，電容陣列電路110根據控制訊號CK _S1對輸入訊號VIN取樣，並根據數位碼D1（其為基於量化訊號S1[1]產生）切換以產生訊號S10。類似地，電容陣列電路111根據控制訊號CK _S2對輸入訊號VIN取樣，並根據數位碼D2（其為基於量化訊號S1[2]產生）切換以產生訊號S20。

於一些實施例中，多個電容陣列電路110與111中每一者的實施方式可參考第一文獻中的電容C1或是第二文獻與第三文獻中的電容陣列電路CT1，但本案不以此為限。以電容陣列電路110為例，電容陣列電路110可包含多個開關（未示出）以及多個電容（未示出）。該些電容的多個第一端可經由一開關（其受控於控制訊號CK _S1）接收輸入訊號VIN，且該些電容的多個第二端可經由剩餘的開關（後稱特定開關）選擇性地切換以接收不同參考電壓，其中該些特定開關經由數位碼D1的不同位元控制，且數位碼D1是根據量化訊號S1[1]產生。在取樣期間，該些電容可儲存相應於輸入訊號VIN的電荷。接著，在該些特定開關響應於數位碼D1被切換後，該些電容上的殘餘電壓可形成該時刻下的訊號S10。依此類推，應可理解電容陣列電路111的相關設置方式。在另一些實施例中，該些電容的多個第一端可設置為輸出訊號S10，且該些電容的多個第二端可經由多個開關選擇性地接收輸入訊號VIN、第一參考電壓或第二參考電壓，其中該第一參考電壓與該第二參考電壓可分別為第一文獻、第二文獻與/或第三文獻中提及的參考電壓V _refp與參考電壓V _refn。於一些實施例中，多個訊號S10以及S20中每一者可為第一文獻、第二文獻與/或第三文獻中提及的節點N1上的訊號，但本案不以此為限。

為方便理解，在本案中，電容陣列電路110在經由數位碼D1切換後所產生的訊號S10以及電容陣列電路111在經由數位碼D2切換後所產生的訊號S20將稱為多個『第一殘值訊號』。另外，在本案中，電容陣列電路110與電容陣列電路111響應於轉換器電路統130執行的雜訊整形式訊號轉換所分別產生的訊號S10以及訊號S20將稱為多個『第二殘值訊號』。

快閃式類比數位轉換器電路系統120可取樣輸入訊號VIN並產生多個量化訊號S1[1]與S1[2]，其中量化訊號S1[1]對應於電容陣列電路110，且量化訊號S1[2]對應於電容陣列電路111。於此例中，快閃式類比數位轉換器電路系統120包含快閃式類比數位轉換器電路121與快閃式類比數位轉換器電路122。快閃式類比數位轉換器電路121根據控制訊號CK _S1對輸入訊號VIN取樣，並根據控制訊號CK _1C轉換取樣到的輸入訊號（例如為圖3中的訊號VIN’）為量化訊號S1[1]。類似地，快閃式類比數位轉換器電路122根據控制訊號CK _S2對輸入訊號取樣，並根據控制訊號CK _2C轉換取樣到的輸入訊號（例如為圖3中的訊號VIN’）為量化訊號S1[2]。

在一些實施例中，控制訊號CK _S1與控制訊號CK _1S具有相同的致能期間，使得電容陣列電路110與快閃式類比數位轉換器電路121可同時對輸入訊號VIN取樣。類似地，在一些實施例中，控制訊號CK _S2與控制訊號CK _2S具有相同的致能期間，使得電容陣列電路111與快閃式類比數位轉換器電路122可同時對輸入訊號VIN取樣。

控制邏輯電路150根據多個量化訊號S1[1]與S1[2]中之一對應者產生數位碼D1與數位碼D2中之一對應者。例如，控制邏輯電路150可根據量化訊號S1[1]產生數位碼D1，並根據量化訊號S1[2]產生數位碼D2。於一些實施例中，控制邏輯電路150可由用來處理編碼、冗餘與/或錯誤（例如為，但不限於，泡沫錯誤）校正等等操作的多個數位電路實施。

在一些實施例中，多個快閃式類比數位轉換器電路121與122中每一者可包含多個比較器電路（例如為圖3的比較器電路320[1]～320[N]）以及編解碼器電路（例如為圖3的編解碼器電路330）。於此條件下，多個量化訊號S1[1]與S1[2]可為該編解碼器電路的輸出。或者，於一些實施例中，多個快閃式類比數位轉換器電路121與122中每一者未包含該編解碼器電路。於此條件下，多個量化訊號S1[1]與S1[2]可為該些比較器電路的輸出，且控制邏輯電路150可用來執行該編解碼器電路的原有操作。上述關於控制邏輯電路150的設置方式與相關操作僅用於示例，且本案並不以此為限。

多個傳遞電路T1與T2用以根據多個控制訊號CK _1T與CK _2T依序自多個電容陣列電路110與111傳遞該些訊號S10與S20（即多個第一殘值訊號）到轉換器電路系統130。詳細而言，多個傳遞電路T1與T2中每一者是在快閃式類比數位轉換器電路121與122中之一對應者產生對應的量化訊號（例如為量化訊號S1[1]或S1[2]）後，根據多個控制訊號CK _1T以及CK _2T中的一對應者從對應的電路陣列電路110或111傳遞對應的訊號S10或S20到轉換器電路系統130。例如，在快閃式類比數位轉換器電路121產生量化訊號S1[1]後，傳遞電路T1根據控制訊號CK _1T導通，以將電容陣列電路111上殘餘電壓（即該時刻的訊號S10）輸出為多個第一殘值訊號中之一者。依此類推，應可理解訊號S20、快閃式類比數位轉換器電路122與傳遞電路T2之間的對應關係。於一些實施例中，各個傳遞電路T1～T2可由開關電路實施，但本案並不以此為限。

轉換器電路系統130根據多個第一殘值訊號中的第一訊號與多個第二殘值訊號中的第二訊號執行雜訊整形式訊號轉換，以產生量化訊號S2。在一些實施例中，多個電容陣列電路110與111更響應於雜訊整形式訊號轉換產生多個第二殘值訊號（即該時刻的訊號S10或S20）。舉例來說，在傳遞電路T1傳遞訊號S10給轉換器電路系統130後，轉換器電路系統130可執行雜訊整形式訊號轉換。在此雜訊整形式訊號轉換執行完後，電容陣列電路110上的訊號S10（相當於電容陣列電路110在此時刻上的殘餘電壓）為多個第二殘值訊號中之一者。或者，在傳遞電路T2傳遞訊號S20給轉換器電路系統130後，轉換器電路系統130可執行雜訊整形式訊號轉換。在此雜訊整形式訊號轉換執行完後，電容陣列電路111上的訊號S20（相當於電容陣列電路111在此時刻上的殘值電壓）為多個第二殘值訊號中之一者。轉換器電路系統130可對多個第二殘值訊號中之一者（即第二訊號）進行處理，並根據處理後的結果（即訊號SI）以及第一訊號執行進行量化以產生量化訊號S2。

多個傳遞電路141與142用以根據多個控制訊號CK _1F與CK _2F依序自多個電容陣列電路110與111傳遞多個第二殘值訊號到轉換器電路系統130。如前所述，多個第二殘值訊號為多個電容陣列電路110與111響應於轉換器電路系統130執行的雜訊整形式訊號轉換所產生的訊號。換言之，在雜訊整形式訊號轉換被執行後，訊號S10與訊號S20中之一對應者即為多個第二殘值訊號中之一對應者。例如，當接續於量化訊號S1[1]產生後所執行的雜訊整形式訊號轉換完成後，傳遞電路141可根據控制訊號CK _1F導通以自電容陣列電路110轉移訊號S10為多個第二殘值訊號中之一對應者。或者，當接續於量化訊號S1[2]產生後所執行的雜訊整形式訊號轉換完成後，傳遞電路142可根據控制訊號CK _2F導通以自電容陣列電路111轉移訊號S20為多個第二殘值訊號中之一對應者。在一些實施例中，各個傳遞電路141與142可由一開關電路實施，但本案並不以此為限。

在一些實施例中，轉換器電路系統130包含雜訊整形電路131以及量化器電路132。雜訊整形電路131耦接至多個傳遞電路141與142以依序接收多個第二殘值訊號，並處理該些第二殘值訊號中的第二訊號以產生訊號SI。量化器電路132可自多個傳遞電路T1～T2依序接收多個第一殘值訊號，並根據該些第一殘值訊號中的第一訊號以及訊號SI進行量化以產生量化訊號S2。在此實施例中，量化器電路132可為具有超過2個輸入端的比較器電路（未示出）。例如，比較器電路可包含兩個輸入對（其對應於前述的多個輸入端），其中一個輸入對接收第一訊號，另一個輸入對接收訊號SI，且比較器電路可根據第一訊號以及訊號SI之加總產生量化訊號S2。於一些實施例中，雜訊整形電路131可包含積分器電路以及用來儲存第二訊號的電路部分。於一些實施例中，多個傳遞電路141～142之實施方式可參考第三文獻之圖5A中的多個電容Cex5～Cex6，雜訊整形電路131之實施方式可參考第三文獻之圖5A中的電路120（或電路122），且量化器電路132之實施方式可參考第三文獻之圖5A中的電路140A（或電路140B），但本案並不以此為限。

編碼器電路160用以根據多個量化訊號S1[1]與S1[2]中的對應訊號以及量化訊號S2產生數位輸出DO。如前所述，量化訊號S[2]是根據多個第一殘值訊號中的第一訊號以及多個第二殘值訊號中的第二訊號產生。若上述的第一訊號是由電容陣列電路110產生，多個量化訊號S1[1]與S1[2]中的對應訊號為量化訊號S1[1]（因產生量化訊號S1[1]的快閃式類比數位轉換器電路系統120與電容陣列電路110為同時取樣輸入訊號VIN，以分別產生量化訊號S1[1]以及該第一訊號），且編碼器電路160可組合數位碼D1（其根據該對應訊號（即量化訊號S1[1]）產生）以產生數位輸出DO。

或者，若上述的第一訊號是由電容陣列電路111產生，多個量化訊號S1[1]與S1[2]中的對應訊號為量化訊號S1[2]（因快閃式類比數位轉換器電路系統120與電容陣列電路111是同時取樣輸入訊號VIN，以分別產生量化訊號S1[2]以及該第一訊號），且編碼器電路160可組合數位碼D2（其根據該對應訊號（即量化訊號S1[2]）產生）以產生數位輸出DO。於一些實施例中，編碼器電路160可由數個數位邏輯電路實施。

圖1B為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器105的示意圖。相較於圖1A的時間交錯式類比數位轉換器100，在時間交錯式類比數位轉換器105中，轉換器電路系統130更包含加總電路135，其可用以加總第一殘值訊號（即多個訊號S10與S20中之一對應者）以及訊號SI。於此實施例中，量化器電路132可為具有兩個輸入端的比較器電路，其中一個輸入端可接收第一輸入訊號，且另一個輸入端（未於圖中示出）可接收。量化器電路132可根據第一殘值訊號與訊號SI之加總進行量化以產生量化訊號S2。於一些實施例中，加總電路135可由切換式電容電路實施。例如，量化器電路132之實施方式可參考第一文獻中的比較器電路220，且加總電路135之實施方式可參考第一文獻中的切換電路120，但本案並不以此為限。

圖2A為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器200的示意圖。相較於圖1A或圖1B，於此例中，快閃式類比數位轉換器電路系統120僅包含一個快閃式類比數位轉換器電路123。快閃式類比數位轉換器電路123根據控制訊號CK _3S依序地對輸入訊號VIN取樣，並根據控制訊號CK _3C轉換取樣到的輸入訊號VIN為量化訊號S1[3]。

在一些實施例中，控制訊號CK _3S的致能期間相當於圖1A或圖1B中的多個控制訊號CK _1S與CK _2S的致能期間之組合，控制訊號CK _3C的致能期間相當於圖1A或圖1B中的多個控制訊號CK _1C與CK _2C的致能期間之組合。如此，可進一步節省電路面積。在此例中，多個電容陣列電路110與111中之任一者與快閃式類比數位轉換器電路123可同時對輸入訊號VIN進行取樣。

例如，當電容陣列電路110對輸入訊號VIN取樣時，快閃式類比數位轉換器電路123對輸入訊號VIN取樣。於此條件下，快閃式類比數位轉換器電路123所產生的量化訊號S1[3]相當於圖1A或圖1B中的量化訊號S1[1]。或者，當電容陣列電路111對輸入訊號VIN取樣時，快閃式類比數位轉換器電路123對輸入訊號VIN取樣。於此條件下，快閃式類比數位轉換器電路123所產生的量化訊號S1[3]相當於圖1A或圖1B中的量化訊號S1[2]。換言之，量化訊號S1[3]在不同時序上依序對應於前述的量化訊號S1[1]與S1[2]。

在一些實施例中，控制邏輯電路150更根據致能訊號E1與致能訊號E2輸出數位碼D1或D2到多個電容陣列電路110與111中之一對應者。例如，當電容陣列電路110與快閃式類比數位轉換器電路123同時對輸入訊號VIN取樣時，量化訊號S1[3]對應到數位碼D1。在此條件下，在快閃式類比數位轉換器電路123產生量化訊號S1[3]後，致能訊號E1會切換到一預設邏輯值（例如為，但不限於，邏輯值1）。如此，控制邏輯電路150可根據量化訊號S1[3]產生數位碼D1，並將數位碼D1傳輸到電容陣列電路110。或者，當電容陣列電路111與快閃式類比數位轉換器電路123同時對輸入訊號VIN取樣時，量化訊號S1[3]對應到數位碼D2。在此條件下，在快閃式類比數位轉換器電路123產生量化訊號S1[3]後，致能訊號E2會切換到一預設邏輯值（例如為，但不限於，邏輯值1）。如此，控制邏輯電路150可根據量化訊號S1[3]產生數位碼D2，並將數位碼D2傳輸到電容陣列電路111。關於這部分的詳細說明可參照圖5。

圖2B為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器205的示意圖。相較於圖2A的時間交錯式類比數位轉換器200，在時間交錯式類比數位轉換器205中，轉換器電路系統130更包含加總電路135。關於加總電路135的相關說明可參考圖1B，故於此不再重複贅述。

在圖1A與圖1B中，電容陣列電路的數量相同於快閃式類比數位轉換器電路的數量，但本案並不以此為限。在不同實施例中，電容陣列電路的數量可依據實際需求設定，而快閃式類比數位轉換器電路的數量可依據不同實施方式設定。

圖3為根據本案一些實施例繪製的一種快閃式類比數位轉換器電路300的示意圖。在一些實施例中，快閃式類比數位轉換器電路300可用於實施圖1A、圖1B、圖2A與/或圖2B中的一或多個快閃式類比數位轉換器電路（例如為，快閃式類比數位轉換器電路121～123）。快閃式類比數位轉換器電路300包含取樣電路305、電壓產生電路310、多個比較器電路320[1]～320[N]以及編解碼器電路330。取樣電路305可根據多個控制訊號CK _1S～CK _3S中的一對應者對輸入訊號VIN取樣，以產生取樣到的輸入訊號VIN’。電壓產生電路310用以產生具有不同數值的多個電壓VR ₁～VR _N。例如，電壓產生電路310可為電壓分壓電路，其可用來對參考電壓VREF1與參考電壓VREF2進行分壓以產生多個電壓VR ₁～VR _N。多個比較器電路320[1]～320[N]可根據多個控制訊號CK _1C、CK _2C或CK _3C中一對應者將取樣到的輸入訊號VIN’與多個參考電壓VR ₁～VR _N分別進行比較，以產生多個決策訊號D[1]～D[N]。編解碼器電路330可將多個決策訊號D[1]～D[N]轉換為多個量化訊號S1[1]、S1[2]與S1[3]中的一對應者的多個位元b1～bn。例如，編解碼器電路330可將溫度計碼（即多個決策訊號D[1]～D[N]）轉換為二位元碼（即多個位元b1～bn），但本案並不以此為限。

例如，若取樣電路305接收控制訊號CK _1S且多個比較器電路320[1]～320[N]接收控制訊號CK _1C，編解碼器電路330產生量化訊號S1[1]。若取樣電路305接收控制訊號CK _2S且多個比較器電路330接收控制訊號CK _2C，編解碼器電路330產生量化訊號S1[2]。或者，若取樣電路305接收控制訊號CK _3S且多個比較器電路320接收控制訊號CK _3C，編解碼器電路330產生量化訊號S1[3]。如前所述，在一些實施例中，快閃式類比數位轉換器電路300可不包含編解碼器電路330。於此條件下，多個決策訊號D[1]～D[N]可被輸出為多個量化訊號S1[1]、S1[2]與S1[3]中的一對應者的多個位元。

圖4為根據本案一些實施例繪製圖1A或圖1B中的時間交錯式類比數位轉換器之操作時序的示意圖。在期間t1，控制訊號CK _S1與控制訊號CK _1S具有致能位準。於此條件下，電容陣列電路110與快閃式類比數位轉換器電路121同時對輸入訊號VIN取樣。在期間t2，控制訊號CK _1C具有致能位準。於此條件下，快閃式類比數位轉換器電路121根據取樣到的輸入訊號VIN’產生量化訊號S1[1]，且控制邏輯電路150可根據量化訊號S1[1]產生數位碼D1來切換電容陣列電路110。在期間t3與期間t4，控制訊號CK _1T具有致能位準。於此條件下，傳遞電路T1可自電容陣列電路110傳遞訊號S10（即第一殘值訊號）到轉換器電路系統130，且轉換器電路系統130可根據多個第二殘值訊號中的第二訊號（於此時刻為0）以及此訊號S10產生量化訊號S2。如此，編碼器電路160可組合數位碼D1以及量化訊號S2為數位輸出DO。在產生量化訊號S2之後（例如為期間t4之後），控制訊號CK _1F（未示出）可切換到致能位準，以自電容陣列電路110傳遞訊號S10（即第二殘值訊號）到轉換器電路系統130。

另外，在期間t3，控制訊號CK _S2與控制訊號CK _2S具有致能位準。於此條件下，電容陣列電路111與快閃式類比數位轉換器電路122同時對輸入訊號VIN取樣。在期間t4，控制訊號CK _2C具有致能位準。於此條件下，快閃式類比數位轉換器電路122根據取樣到的輸入訊號VIN產生量化訊號S1[2]，且控制邏輯電路150可根據量化訊號S1[2]產生數位碼D2來切換電容陣列電路111。在期間t5與期間t6，控制訊號CK _2T具有致能位準。於此條件下，傳遞電路T2可自電容陣列電路121傳遞訊號S20（即第一殘值訊號）到轉換器電路系統130，且轉換器電路系統130可根據此訊號S20以及先前收到的第二殘值訊號產生量化訊號S2。如此，編碼器電路160可組合數位碼D2以及量化訊號S2為數位輸出DO。在產生量化訊號S2之後（例如為期間t6之後），控制訊號CK _2F（未示出）可切換到致能位準，以自電容陣列電路111傳遞訊號S20（即第二殘值訊號）到轉換器電路系統130。

依此類推，應可理解剩餘多個期間t7～t10的多個操作，故於此不再重複說明。如圖4所示，當轉換器電路系統130在轉換期間（例如為期間t3與期間t4）根據來自電容陣列電路110的第一殘值訊號（即訊號S10）以及先前收到的第二殘值訊號執行雜訊整形式訊號轉換時，另一電容陣列電路111在取樣期間（例如為期間t3）對輸入訊號VIN進行取樣，其中轉換期間與取樣期間為部分重疊。或者，當轉換器電路系統130在轉換期間（例如為期間t5與期間t6）根據來自電容陣列電路111的第一殘值訊號（即訊號S20）以及先前收到的第二殘值訊號執行雜訊整形式訊號轉換時，另一電容陣列電路110在取樣期間（例如為期間t5）對輸入訊號VIN進行取樣，其中轉換期間與取樣期間為部分重疊。

類似地，如圖4所示，當轉換器電路系統130在第一轉換期間（例如為期間t5與期間t6）根據來自電容陣列電路111的第一殘值訊號（即訊號S20）以及先前收到的第二殘值訊號執行雜訊整形式訊號轉換時，快閃式類比數位轉換器電路121在第二轉換期間（例如為期間t6）產生量化訊號S1[1]，其中第一轉換期間與第二轉換期間為部分重疊。或者，當轉換器電路系統130在第一轉換期間（例如為期間t7與期間t8）根據來自電容陣列電路110的第一殘值訊號（即訊號S10）以及先前收到的第二殘值訊號執行雜訊整形式訊號轉換時，快閃式類比數位轉換器電路122在第二轉換期間（例如為期間t8）產生量化訊號S1[2]，其中第一轉換期間與第二轉換期間為部分重疊。如圖4所示，前述的第一轉換期間久於前述的第二轉換期間，並久於前述的取樣期間。藉由上述的時序設置方式，時間交錯式類比數位轉換器100（或105）可交替地取樣輸入訊號VIN，並依序執行雜訊整形式訊號轉換以產生數位輸出DO。

圖5為根據本案一些實施例繪製圖2A或圖2B中的時間交錯式類比數位轉換器之操作時序的示意圖。如前所述，控制訊號CK _3S的致能期間為多個控制訊號CK _1S與CK _2S的致能期間之組合，控制訊號CK _3C的致能期間為多個控制訊號CK _1C與CK _2C的致能期間之組合。如圖4所示，多個控制訊號CK _1S與CK _2S分別在期間t1、t3、t5、t7以及t9具有致能位準。相應地，如圖5所示，控制訊號CK _3S在t1、t3、t5、t7以及t9亦具有致能位準。類似地，如圖4所示，多個控制訊號CK _1C與CK _2C分別在期間t2、t4、t6、t8以及t10具有致能位準。相應地，如圖5所示，控制訊號CK _3C在多個期間t2、t4、t6、t8以及t10亦具有致能位準。因此，圖5中的多數操作相同於圖4中的操作，故於此不再重複贅述。

如圖5所示，在期間t2後，致能訊號E1切換到致能位準。如此，控制邏輯電路150可根據快閃式類比數位轉換器電路123所產生的量化訊號S1[3]產生數位碼D1，並傳輸數位碼D1給電容陣列電路110。類似地，在期間t4後，致能訊號E2切換到致能位準。如此，控制邏輯電路150可根據快閃式類比數位轉換器電路123所產生的量化訊號S1[3]產生數位碼D2，並傳輸數位碼D2給電容陣列電路111。依此類推，應可理解致能訊號E1與致能訊號E2的設置方式。

綜上所述，在本案一些實施例中提供的時間交錯式類比數位轉換器可主要基於快閃式類比數位轉換來產生數位碼，並可依序地進行雜訊整形來進一步地提高訊號雜訊比。如此，可適用於高速應用的需求。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100,105,200,205:時間交錯式類比數位轉換器 110,111:電容陣列電路 120:快閃式類比數位轉換器電路系統 121~123,300:快閃式類比數位轉換器電路 130:轉換器電路系統 131:雜訊整形電路 132:量化器電路 135:加總電路 141~142,T1~T2:傳遞電路 150:控制邏輯電路 160:編碼器電路 305:取樣電路 310:電壓產生電路 320[1]~320[n]:比較器電路 330:編解碼器電路 CK _1C,CK _2C,CK _3C,CK _1S,CK _2S,CK _3S:控制訊號 CK _1F,CK _2F,CK _1T,CK _2T:控制訊號 CK _S1,CK _S2:控制訊號 D1,D2:數位碼 D[1]~D[N]:決策訊號 DO:數位輸出 E1~E2:致能訊號 S1[1]~S1[3],S2:量化訊號 S10,S20:訊號 SI:訊號 T1,T2:傳遞電路 VIN:輸入訊號 VIN’:取樣到的輸入訊號 VR ₁~VR _N:電壓 VREF1,VREF2:參考電壓 b1~bn:位元 t1~t10:期間

［圖1A］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖；［圖1B］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖；［圖2A］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖；［圖2B］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖；［圖3］為根據本案一些實施例繪製的一種快閃式類比數位轉換器電路的示意圖；［圖4］為根據本案一些實施例繪製圖1A或圖1B中的時間交錯式類比數位轉換器之操作時序的示意圖；以及［圖5］為根據本案一些實施例繪製圖2A或圖2B中的時間交錯式類比數位轉換器之操作時序的示意圖。

100:時間交錯式類比數位轉換器

110,111:電容陣列電路

120:快閃式類比數位轉換器電路系統

121~122:快閃式類比數位轉換器電路

130:轉換器電路系統

131:雜訊整形電路

132:量化器電路

141~142,T1~T2:傳遞電路

150:控制邏輯電路

160:編碼器電路

CK_1C,CK_2C,CK_1S,CK_2S:控制訊號

CK_1F,CK_2F,CK_1T,CK_2T:控制訊號

CK_S1,CK_S2:控制訊號

D1,D2:數位碼

DO:數位輸出

S1[1]~S1[2],S2:量化訊號

S10,S20:訊號

SI:訊號

T1,T2:傳遞電路

VIN:輸入訊號

Claims

一種時間交錯式類比數位轉換器，包含：複數個電容陣列電路，用以依序取樣一輸入訊號，並根據複數個第一量化訊號產生複數個第一殘值訊號；快閃式類比數位轉換器電路系統，用以取樣該輸入訊號並依序產生該些第一量化訊號；複數個第一傳遞電路，用以根據複數個第一控制訊號依序自該些電容陣列電路傳遞該些第一殘值訊號；一轉換器電路系統，用以根據該些第一殘值訊號中的一第一訊號以及複數個第二殘值訊號中的一第二訊號執行一雜訊整形式訊號轉換，以產生一第二量化訊號；複數個第二傳遞電路，用以根據複數個第二控制訊號依序自該些電容陣列電路傳遞該些第二殘值訊號到該轉換器電路系統，其中該些電容陣列電路更響應該雜訊整形式訊號轉換產生該些第二殘值訊號；以及一編碼器電路，用以根據該些第一量化訊號中的一對應訊號與該第二量化訊號產生一數位輸出。
如請求項1之時間交錯式類比數位轉換器，其中該些電容陣列電路中之一者與該快閃式類比數位轉換器電路系統同時對該輸入訊號進行取樣。
如請求項1之時間交錯式類比數位轉換器，其中該快閃式類比數位轉換器電路系統包含複數個快閃式類比數位轉換器電路，且該些快閃式類比數位轉換器電路用以依序地取樣該輸入訊號，並根據取樣到的該輸入訊號產生該些第一量化訊號。
如請求項3之時間交錯式類比數位轉換器，更包含：一控制邏輯電路，用以根據該對應訊號產生一數位碼，其中，該些電容陣列電路中之一者更用以根據該數位碼產生該些第一殘值訊號中的一者，且該編碼器電路更用以根據該數位碼與該第二量化訊號產生該數位輸出。
如請求項3之時間交錯式類比數位轉換器，其中該些快閃式類比數位轉換器電路的數量相同於該些電容陣列電路的數量。
如請求項1之時間交錯式類比數位轉換器，更包含：一控制邏輯電路，用以根據該對應訊號產生一數位碼，並根據複數個致能訊號輸出該數位碼到該些電容陣列電路中之一對應者，其中，該些電容陣列電路中之該對應者更根據該數位碼產生該些第一殘值訊號中之一對應者，且該編碼器電路更用以根據該數位碼與該第二量化訊號產生該數位輸出。
如請求項1之時間交錯式類比數位轉換器，其中該轉換器電路系統在一轉換期間根據該第一訊號與該第二訊號執行該雜訊整形式訊號轉換，該第一訊號來自該些電容陣列電路中的一第一電容陣列電路，該些電容陣列電路中的一第二電容陣列電路在一取樣期間對該輸入訊號進行取樣，且該轉換期間與該取樣期間部分重疊。
如請求項7之時間交錯式類比數位轉換器，其中該轉換期間久於該取樣期間。
如請求項1之時間交錯式類比數位轉換器，其中該轉換器電路系統在一第一轉換期間根據該第一訊號以及該第二訊號執行該雜訊整形式訊號轉換，該快閃式類比數位轉換器電路系統在一第二轉換期間產生該些第一量化訊號，且該第一轉換期間與該第二轉換期間部分重疊。
如請求項1之時間交錯式類比數位轉換器，其中該第一轉換期間久於該第二轉換期間。