TW202415005A - 基於計數器控制的時間交錯式類比數位轉換器 - Google Patents

Abstract

時間交錯式類比數位轉換器包含電容陣列電路、第一與第二傳遞電路、細轉換器電路系統、控制電路系統與編碼器電路。電容陣列電路取樣輸入訊號，並根據第一量化訊號產生第一殘值。第一與第二傳遞電路分別傳遞第一與第二殘值。細轉換器電路系統根據轉換控制訊號對第一與第二殘值執行訊號轉換以產生第二量化訊號。控制電路系統根據第二量化訊號產生計數訊號，並輸出計數訊號為切換訊號。電容陣列電路響應訊號轉換產生第二殘值，並根據切換訊號調整第二殘值。編碼器電路根據對應的第一量化訊號與第二量化訊號產生數位輸出。

Description

基於計數器控制的時間交錯式類比數位轉換器

本案是關於時間交錯式類比數位轉換器，尤其是具有雜訊整形功能之基於計數器控制的時間交錯式類比數位轉換器。

類比數位轉換器常見於各種電子裝置中，以轉換類比訊號為對應數位訊號以進行後續的訊號處理。隨著操作速度越來越快，類比數位轉換器轉換訊號的可操作期間越來越短。如此一來，將造成類比數位轉換器的部分電路（例如：取樣電路、比較器電路等等）所需要的規格要求（例如：開關切換的速度、功率消耗等等）越來越高，進而使得適合高速應用的類比數位轉換器之電路實現難度明顯增加。

於一些實施態樣中，本案的目的之一為（但不限於）提供一種基於計數器控制的時間交錯式類比數位轉換器，以改善先前技術的不足。

於一些實施態樣中，時間交錯式類比數位轉換器包含複數個電容陣列電路、複數個第一傳遞電路、細轉換器電路系統、控制電路系統、複數個第二傳遞電路以及編碼器電路。複數個電容陣列電路用以依序取樣一輸入訊號，並根據複數個第一量化訊號產生複數個第一殘值訊號，其中該些第一量化訊號是基於該輸入訊號所執行的一粗類比數位轉換所產生。複數個第一傳遞電路用以根據複數個第一控制訊號依序自該些電容陣列電路傳遞該些第一殘值訊號。細轉換器電路系統用以根據一轉換控制訊號對該些第一殘值訊號中的一第一訊號以及複數個第二殘值訊號中的一第二訊號執行一雜訊整形式訊號轉換，以產生一第二量化訊號。控制電路系統用以根據該第二量化訊號進行計數產生一計數訊號，並根據該些第一控制訊號將該計數訊號輸出為一切換訊號。複數個第二傳遞電路用以根據複數個第二控制訊號依序自該些電容陣列電路傳遞該些第二殘值訊號到該細轉換器電路系統，其中該些電容陣列電路更響應該雜訊整形式訊號轉換產生該些第二殘值訊號，並根據該切換訊號調整該些第二殘值訊號。編碼器電路用以根據該些第一量化訊號中的一對應者與該第二量化訊號產生一數位輸出。

有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。

關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統』可為由至少一電路形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。

如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。

於一些實施例中，部分電路之實施方式可參考第一文獻（美國專利US 10,763, 875）、第二文獻（美國專利US 10,778,242）以及第三文獻（美國專利US 10,790, 843）中的相關電路，但該些電路之實施方式並不以上述文獻提及的實施方式為限。

圖1A為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器100的示意圖。時間交錯式類比數位轉換器100包含多個電容陣列電路110～111、粗類比數位轉換器電路系統120、細轉換器電路系統130、多個傳遞電路T1～T2、多個傳遞電路141～142、控制邏輯電路150、編碼器電路160以及控制電路系統170。

多個電容陣列電路110～111根據多個控制訊號CK _S1與CK _S2依序取樣輸入訊號VIN，並根據多個量化訊號S1[1]～S1[2]產生多個訊號S10與S20。例如，電容陣列電路110根據控制訊號CK _S1對輸入訊號VIN取樣，並根據數位碼D1（其為基於量化訊號S1[1]產生）切換以產生訊號S10。類似地，電容陣列電路111根據控制訊號CK _S2對輸入訊號VIN取樣，並根據數位碼D2（其為基於量化訊號S1[2]產生）切換以產生訊號S20。

於一些實施例中，多個電容陣列電路110與111中每一者的實施方式可參考第一文獻中的電容C1或是第二文獻與第三文獻中的電容陣列電路CT1，但本案不以此為限。於一些實施例中，多個訊號S10以及S20中每一者可為第一文獻、第二文獻與/或第三文獻中提及的節點N1上的訊號，但本案不以此為限。關於多個電容陣列電路110與111的設置方式將於後參照圖2說明。

為方便理解，電容陣列電路110在經由數位碼D1切換後所產生的訊號S10以及電容陣列電路111在經由數位碼D2切換後所產生的訊號S20稱為多個『第一殘值訊號』。另外，電容陣列電路110與電容陣列電路111響應於細轉換器電路系統130執行的雜訊整形式訊號轉換所分別產生的訊號S10以及訊號S20稱為多個『第二殘值訊號』。

粗類比數位轉換器電路系統120可基於輸入訊號VIN（或訊號S10與訊號S20）執行粗類比數位轉換以產生多個量化訊號S1[1]與S1[2]。在不同實施例中，粗類比數位轉換器電路系統120可包含逐漸逼近暫存器式（successive approximation register, SAR）類比數位轉換或快閃式類比數位轉換，但本案並不以此為限。例如，若粗類比數位轉換為SAR類比數位轉換，粗類比數位轉換器電路系統120可包含多個量化器電路（未示出），其可分別根據訊號S10與訊號S20產生多個量化訊號S1[1]與S1[2]。於此條件下，控制邏輯電路150可根據多個量化訊號S1[1]與S1[2] 中之一對應者執行SAR演算法，以產生多個數位碼D1與D2中之一對應者。或者，若粗類比數位轉換為快閃式類比數位轉換，粗類比數位轉換器電路系統120可包含多個量化器電路（未示出），其可取樣輸入訊號VIN，並將取樣到的輸入訊號VIN分別與多個不同的參考電壓進行比較以產生多個量化訊號S1[1]與S1[2]。於此條件下，控制邏輯電路150可根據多個量化訊號S1[1]與S1[2] 中之一對應者進行編解碼、冗餘計算與/或錯誤校正等操作，以產生多個數位碼D1與D2中之一對應者。於一些實施例中，控制邏輯電路150可由執行上述對應操作的一或多個數位電路實施。

多個傳遞電路T1與T2根據多個控制訊號CK _1T與CK _2T依序自多個電容陣列電路110與111傳遞該些訊號S10與S20（即多個第一殘值訊號）到細轉換器電路系統130。詳細而言，多個傳遞電路T1與T2中每一者是在多個量化訊號S1[1]與S1[2]中一對應者產生後，根據多個控制訊號CK _1T以及CK _2T中的一對應者從對應的電路陣列電路110或111傳遞對應的訊號S10或S20到細轉換器電路系統130。例如，在量化訊號S1[1]產生後，傳遞電路T1根據控制訊號CK _1T導通，以將電容陣列電路110上的殘值電壓（相當於該時刻的訊號S10）輸出為多個第一殘值訊號中之一者。依此類推，應可理解訊號S20、量化訊號S1[2]與傳遞電路T2之間的對應關係。於一些實施例中，各個傳遞電路T1～T2可由開關電路實施，但本案並不以此為限。

細轉換器電路系統130根據轉換控制訊號CK _C對多個第一殘值訊號中的第一訊號與多個第二殘值訊號中的第二訊號執行雜訊整形式訊號轉換，以產生量化訊號S2。詳細而言，細轉換器電路系統130可在轉換控制訊號CK _C的一預設期間（例如為，但不限於，具有低位準的期間）內根據前述的第一與第二訊號執行雜訊整形式訊號轉換以產生量化訊號S2。或者，細轉換器電路系統130可在轉換控制訊號CK _C的一重置期間（例如為，但不限於，具有高位準的期間）進行重置（例如為將量化訊號S2重置到預設位準）。

在一些實施例中，多個電容陣列電路110與111更響應於雜訊整形式訊號轉換產生多個第二殘值訊號（即該時刻的訊號S10或S20）。如前所述，在傳遞電路T1傳遞訊號S10給細轉換器電路系統130時，細轉換器電路系統130可執行雜訊整形式訊號轉換。在雜訊整形式訊號轉換執行完後，電容陣列電路110上的訊號S10（相當於電容陣列電路110在此時刻的殘值電壓）為多個第二殘值訊號中之一者。或者，在傳遞電路T2傳遞訊號S20給細轉換器電路系統130時，細轉換器電路系統130可執行雜訊整形式訊號轉換。在此雜訊整形式訊號轉換執行完後，電容陣列電路111上的訊號S20（相當於電容陣列電路111在此時刻的殘值電壓）為多個第二殘值訊號中之一者。

多個傳遞電路141與142根據多個控制訊號CK _1F與CK _2F依序自多個電容陣列電路110與111傳遞多個第二殘值訊號到細轉換器電路系統130。如前所述，多個第二殘值訊號為多個電容陣列電路110與111響應於雜訊整形式訊號轉換所分別產生的訊號。換言之，在雜訊整形式訊號轉換執行完後，多個電容陣列電路110與111中之一者的殘值電壓（即訊號S10與訊號S20中之一對應者）即為多個第二殘值訊號中之一對應者。例如，在細轉換器電路系統130完成雜訊整形式訊號轉換（其接續在量化訊號S1[1]產生後執行）後，傳遞電路141可根據控制訊號CK _1F導通以自電容陣列電路110轉移訊號S10為多個第二殘值訊號中之一對應者。或者，在細轉換器電路系統130完成雜訊整形式訊號轉換（其接續在量化訊號S1[2]產生後執行）後，傳遞電路142可根據控制訊號CK _2F導通以自電容陣列電路111轉移訊號S20為多個第二殘值訊號中之一對應者。在一些實施例中，各個傳遞電路141與142可由一開關電路實施，但本案並不以此為限。

細轉換器電路系統130可對多個第二殘值訊號中之一者（即第二訊號）進行處理，並根據處理後的結果（即訊號SI）以及第一訊號進行量化以產生量化訊號S2。在一些實施例中，細轉換器電路系統130包含雜訊整形電路131以及量化器電路132。雜訊整形電路131耦接至多個傳遞電路141與142以依序接收多個第二殘值訊號，並處理該些第二殘值訊號中的第二訊號以產生訊號SI。量化器電路132可自多個傳遞電路T1～T2依序接收多個第一殘值訊號，並根據該些第一殘值訊號中的第一訊號以及訊號SI進行量化以產生量化訊號S2。在此實施例中，量化器電路132可為具有超過2個輸入端的比較器電路（未示出）。例如，比較器電路可包含兩個輸入對（其對應於前述的多個輸入端），其中一個輸入對接收第一訊號，另一個輸入對接收訊號SI，且比較器電路可根據第一訊號以及訊號SI之加總產生量化訊號S2。於一些實施例中，雜訊整形電路131可包含積分器電路以及用來儲存第二訊號的電路部分。於一些實施例中，多個傳遞電路141～142之實施方式可參考第三文獻之圖5A中的多個電容Cex5～Cex6，雜訊整形電路131之實施方式可參考第三文獻之圖5A中的電路120（或電路122），且量化器電路132之實施方式可參考第三文獻之圖5A中的電路140A（或電路140B），但本案並不以此為限。

編碼器電路160根據多個量化訊號S1[1]與S1[2]中的一對應者以及量化訊號S2產生數位輸出DO。詳細而言，當量化訊號S2來自於多個第一殘值訊號中的一對應者時，編碼器電路160可組合一對應數位碼（其為根據多個量化訊號S1[1]與S1[2]中的一對應者產生）與量化訊號S2為數位輸出DO。例如，當傳遞電路T1將訊號S10（即該時刻的第一殘值訊號）傳輸給量化器電路132以產生量化訊號S2時，編碼器電路160可組合對應於量化訊號S1[1]的數位碼D1以及量化訊號S2為數位輸出DO。或者，當傳遞電路T2將訊號S20（即該時刻的第一殘值訊號）傳輸給量化器電路132以產生量化訊號S2時，編碼器電路160可組合對應於量化訊號S1[2]的數位碼D2以及量化訊號S2為數位輸出DO。於一些實施例中，編碼器電路160可由數個數位邏輯電路實施。

控制電路系統170用以根據量化訊號S2進行計數以產生計數訊號（例如為圖3中的計數訊號CT），並根據多個控制訊號CK _1T與CK _2T將計數訊號輸出為切換訊號SS。在一些實施例中，控制電路系統170可根據多個控制訊號CK _1T與CK _2T產生時脈訊號（例如為圖3中的時脈訊號CLK），並根據此時脈訊號、量化訊號S2以及計數訊號CT中的最後位元產生轉換控制訊號CK _C。在一些實施例中，多個電容陣列電路110與111更根據切換訊號SS調整該些第二殘值訊號。關於上述的多個操作將於後參照圖3說明。

在實際應用中，若量化器電路132與其它電路之間的走線太長，將使得量化器電路132的負載變高，導致量化器電路132的處理速度變慢。因此，在佈局設計上，控制器電路系統170可鄰近設置於量化器電路132，進而降低訊號走線的長度。

圖1B為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器105的示意圖。相較於圖1A的時間交錯式類比數位轉換器100，在時間交錯式類比數位轉換器105中，細轉換器電路系統130更包含加總電路135，其可用以加總第一殘值訊號（即多個訊號S10與S20中之一對應者）以及訊號SI。於此實施例中，量化器電路132可為具有兩個輸入端的比較器電路，其中一個輸入端可自接收第一輸入訊號，且另一個輸入端（未於圖中示出）可接收第二輸入訊號，其中第一輸入訊號與第二輸入訊號具有相反極性，且第一輸入訊號與第二輸入訊號的振幅皆為第一殘值訊號與訊號SI之加總（即第一與第二輸入訊號為差動訊號）。如此，量化器電路132可根據第一殘值訊號與訊號SI之加總進行量化以產生量化訊號S2。於一些實施例中，加總電路135可由切換式電容電路實施。例如，量化器電路132之實施方式可參考第一文獻中的比較器電路220，且加總電路135之實施方式可參考第一文獻中的切換電路120，但本案並不以此為限。

圖2為根據本案一些實施例繪製圖1A或圖1B中的電容陣列電路110的示意圖。電容陣列電路110包含多個電容C1～C7與多個開關201以及211～216。開關201根據控制訊號CK _S1導通，以將輸入訊號VIN傳輸到多個電容C1～C7的第一端。於此條件下，多個電容C1～C7可取樣輸入訊號VIN以產生訊號S10。多個開關211～216分別耦接至多個電容C1～C6的第二端，以選擇性地傳輸參考電壓VREFP或參考電壓VREFN到多個電容C1～C6的第二端，其中該些開關211～214受控於數位碼D1的不同位元b0～b3，且該些開關215～216受控於切換訊號SS的不同位元s0～s1。電容C7的第二端接收參考電壓VREFN。

詳細而言，以開關211與開關215為例，開關211的第一端耦接至電容C1的第二端，開關211的第二端選擇性地接收參考電壓VREFP或參考電壓VREFN，且開關211的控制端接收數位碼D1的位元b0。如此，開關211可根據位元b0選擇性地傳輸參考電壓VREFP或參考電壓VREFN給電容C1的第二端。類似地，開關215的第一端耦接至電容C5的第二端，開關215的第二端選擇性地接收參考電壓VREFP或參考電壓VREFN，且開關215的控制端接收切換訊號SS的位元s0。如此，開關215可根據位元s0選擇性地傳輸參考電壓VREFP或參考電壓VREFN給電容C5的第二端。依此類推，應可得知剩餘的開關、電容以及所接收位元之間的設置方式，故於此不再重複贅述。藉由上述設置方式，電容陣列電路110上的殘餘電壓（例如為訊號S10）可在不同時刻基於量化訊號S1[1]或量化訊號S2刷新，以產生相對應的第一與第二殘值訊號來進行雜訊整形式訊號轉換，從而提高整體的訊號雜訊比。

在此例中，多個電容C1～C7的電容值為基於二進位碼設定，其中電容C7為冗餘電容。例如，電容C7與電容C6中每一者的電容值可為1個單位電容（即1C），電容C5的電容值可為2個單位電容（即2C），電容C4的電容值可為4個單位電容（即4C），電容C3的電容值可為8個單位電容（即8C），電容C2的電容值可為16個單位電容（即16C），且電容C1的電容值可為32個單位電容（即32C）。其中，多個電容C1～C4為對應於最高有效位元（其具有較高權重）的多個電容，且多個電容C5～C6為對應於最低有效位元（其具有較低權重）的多個電容。換言之，在一些實施例中，耦接至較高權重的電容（例如為多個電容C1～C4）的多個開關（例如為開關211～214）是受控於量化訊號S1[1]（其會用來產生數位碼D1），且耦接至較低權重的電容（例如為多個電容C5～C6）的多個開關（例如為開關215～216）是受控於切換訊號SS。在上述的例子中，受控於切換訊號SS的電容（或開關）的數量為2，但本案並不以此為限。依據實際應用需求，受控於切換訊號SS的電容（或開關）的數量可至少為1。亦即，在不同實施例中，切換訊號SS的位元數量可為一或多個。電容陣列電路111的設置方式相同於電容陣列電路110的設置方式，且電容陣列電路111的設置方式可參考圖2理解，故於此不再重複贅述。

上述關於電容陣列電路110的設置方式用於示例，且本案並不以此為限。在其他實施例中，多個電容C1～C4的第一端可設置為輸出訊號S10，且多個電容C1～C4的第二端可經由開關201與211～216選擇性地接收輸入訊號VIN、參考電壓VREFP或參考電壓VREFN。

圖3為根據本案一些實施例繪製圖1A或圖1B中的控制電路系統170的示意圖。於此例中，控制電路系統170包含邏輯閘電路310、計數器電路320、儲存器電路330、儲存器電路340以及多個開關351～354。邏輯閘電路310根據控制訊號CK _1T與時脈訊號CK _2T產生時脈訊號CLK。於一些實施例中，轉換控制訊號CK _C的位準受控於時脈訊號CLK。於一些實施例中，邏輯閘電路310可為，但不限於，反或閘電路。計數器電路320根據時脈訊號CLK以及量化訊號S2進行計數，以產生計數訊號CT以及轉換控制訊號CK _C。關於此處之詳細說明將於後參照圖5說明。

儲存器電路330根據計數訊號CT中的位元s0'將量化訊號S2（例如為圖5中的訊號S2P）輸出為訊號S3（如圖6所示），並根據訊號S4（如圖6所示）與訊號S3產生位元s0（即切換訊號SS中的位元），其中訊號S4為計數訊號CT的一延遲訊號。開關351與開關352耦接至儲存器電路330，並根據控制訊號CK _1T與控制訊號CK _2T將位元s0輸出給電容陣列電路110與電容陣列電路111中的一對應者。例如，當控制訊號CK _1T具有高位準時（即當傳遞電路T1自電容陣列電路110傳遞訊號S10為前述的第一訊號時），開關351導通而開關352不導通，以將位元s0傳輸到電容陣列電路110的開關（例如為圖2中的開關215）。或者，當控制訊號CK _2T具有高位準時（即當傳遞電路T2自電容陣列電路111傳遞訊號S20為前述的第一訊號時），開關352導通而開關351不導通，以將位元s0傳輸到電容陣列電路111的開關。關於儲存器電路330的詳細設置方式將於後參照圖6說明。

類似於儲存器電路330，儲存器電路340可根據計數訊號CT中的位元s1'以及量化訊號S2（例如可為圖5中的訊號S2P）產生位元s1（即切換訊號SS中的另一位元）。開關353與開關354耦接至儲存器電路340，並根據控制訊號CK _1T與控制訊號CK _2T將位元s1輸出給電容陣列電路110與電容陣列電路111中的一對應者。例如，當控制訊號CK _1T具有高位準時，開關353導通而開關354不導通，以將位元s1傳輸到電容陣列電路110的開關（例如為圖2中的開關216）。或者，當控制訊號CK _2T具有高位準時，開關354導通而開關353不導通，以將位元s1傳輸到電容陣列電路111的另一開關。

圖4為根據本案一些實施例繪製圖1A或圖1B中的控制電路系統170的示意圖。於此例中，控制電路系統170包含邏輯閘電路310、計數器電路320、儲存器電路330、儲存器電路340、儲存器電路430、儲存器電路440以及多個開關451～458。關於邏輯閘電路310、計數器電路320、儲存器電路330、儲存器電路340的相關操作可參考圖3，於此不再贅述。

不同於圖3，在此例中，儲存器電路330與儲存器電路340是分別對應於電容陣列電路110以及電容陣列電路111。開關451與開關452自計數器電路320接收計數訊號CT的位元s0'，並根據控制訊號CK _1T與控制訊號CK _2T將位元s0'輸出到儲存器電路330與儲存器電路340中之一者。例如，當控制訊號CK _1T具有高位準時，開關451導通而開關452不導通，以輸出位元s0給儲存器電路330。或者，當控制訊號CK _2T具有高位準時，開關452導通而開關451不導通，以輸出位元s0'給儲存器電路340。

開關453與開關454自量化器電路132接收量化訊號S2（例如為訊號S2P），並根據控制訊號CK _1T與控制訊號CK _2T將量化訊號S2（例如為訊號S2P）輸出到儲存器電路330與儲存器電路340中之一者。例如，當控制訊號CK _1T具有高位準時，開關453導通而開關454不導通，以輸出量化訊號S2（例如為訊號S2P）給儲存器電路330。或者，當控制訊號CK _2T具有高位準時，開關454導通而開關453不導通，以輸出量化訊號S2（例如為訊號S2P）給儲存器電路340。當儲存器電路330接收到位元s0'以及量化訊號S2時，儲存器電路330可產生切換訊號SS中的位元s0給電容陣列電路110中的開關（例如為開關215）。或者，當儲存器電路340接收到位元s0'以及量化訊號S2時，儲存器電路340可產生切換訊號SS中的位元s0給電容陣列電路111中的開關。

類似地，儲存器電路430與儲存器電路440是分別對應於電容陣列電路110以及電容陣列電路111設置。開關455與開關456自計數器電路320接收計數訊號CT的位元s1'，並根據控制訊號CK _1T與控制訊號CK _2T輸出位元s1'給儲存器電路430與儲存器電路440中之一者。開關457與開關458自量化器電路132接收量化訊號S2（例如為訊號S2P），並根據控制訊號CK _1T與控制訊號CK _2T輸出量化訊號S2到儲存器電路430與儲存器電路440中之一者。如此，儲存器電路430與儲存器電路440可選擇性地產生切換訊號SS的另一位元s1，並傳輸此位元s1到電容陣列電路110的開關（例如為開關216）或是電容陣列電路111中的另一開關。儲存器電路430、儲存器電路440與多個開關455～458之間的操作可參考儲存器電路330、儲存器電路340與多個開關451～454之間的操作，故於此不再重複贅述。

應當理解，在圖3或圖4的例子中，計數訊號CT的位元數量與儲存器電路以及開關的數量相關於電容陣列電路中受控於切換訊號SS的電容（或開關）的數量。例如，在圖2中，電容陣列電路110中受控於切換訊號SS的電容（或開關）的數量為2。相應地，電容陣列電路111中受控於切換訊號SS的電容（或開關）的數量亦為2。因此，圖3的控制電路系統170使用了2個儲存器電路。或者，圖4的控制電路系統170使用了4個儲存器電路。如前所述，依據實際應用需求，受控於切換訊號SS的電容（或開關）的數量可至少為1。應當理解，若在電容陣列電路110與111中每一者中受控於切換訊號SS的電容（或開關）的數量為1，圖3的控制電路系統170會使用1個儲存器電路。或者，圖4的控制電路系統170會使用2個儲存器電路。同理，開關的數量也會相應地調整。換言之，在不同實施例中，控制電路系統170中的儲存器電路之數量可至少為1。

圖5為根據本案一些實施例繪製圖3或圖4中的計數器電路320的示意圖。計數器電路320包含邏輯閘電路510、多個正反器電路520與521以及邏輯閘電路530。邏輯閘電路510偵測量化訊號S2以產生生效訊號SV。在一些實施例中，量化器電路132可為具有兩個輸出端的差動比較器電路（未示出）。換言之，於此例中，量化訊號S2可包含訊號S2P以及訊號S2N（其為經由該些輸出端輸出的差動訊號）。這兩個輸出端的位準可經由受控於轉換控制訊號CK _C的重置電路（包含於量化器電路132）調整。例如，該重置電路可在轉換控制訊號CK _C的預設期間內關閉而不調整該些輸出端的位準。或者，該重置電路可在轉換控制訊號CK _C的重置期間內啟動而將該些輸出端的位準重置到一預設位準（即將量化訊號S2重置到預設位準）。因此，若量化器電路132未完成量化（例如還未產生量化訊號S2），訊號S2P與訊號S2N皆會具有預設位準。反之，若量化器電路132完成產生量化訊號S2，訊號S2P與訊號S2N會具有相反位準（因其為差動訊號）。如此，邏輯閘電路510可藉由偵測量化訊號S2（即訊號S2P與訊號S2N）之位準來產生生效訊號SV。

在一些實施例中，邏輯閘電路510可為，但不限於，互斥或（XOR）閘電路。如此，當訊號S2P與訊號S2N具有不同位準時，生效訊號SV具有邏輯值1以指示量化器電路132已完成量化操作。或者，當訊號S2P與訊號S2N具有相同位準（例如兩者皆重置到預設位準）時，生效訊號SV具有邏輯值0以指示量化器電路132尚未完成量化操作。上述僅以互斥或閘電路為例說明，但本案不以此為限。依據量化器電路132的不同實施方式，邏輯閘電路510亦可由其他類型的邏輯閘實施。例如，邏輯閘電路510亦可為非及（NAND）閘電路。

多個正反器電路520與521串聯耦接以形成一計數器。多個正反器電路520與521可根據時脈訊號CLK進行重置，並根據生效訊號SV依序將電壓VDD輸出為計數訊號的位元s0'與s1'。例如，多個正反器電路520與521中每一者可為具有反相輸入端的D型正反器，其中該反相輸入端接收時脈訊號CLK以決定是否重置多個正反器電路520與521。當時脈訊號CLK具有高位準時，多個正反器電路520與521將多個位元s0'與s1'重置為邏輯值0。當時脈訊號CLK具有低位準時，多個正反器電路520與521可根據生效訊號SV依序將電壓VDD輸出為多個位元s0'與s1'。例如，當時脈訊號CLK具有低位準且生效訊號SV第一次具有邏輯值1時，正反器電路520可將電壓VDD輸出為位元s0’（其為邏輯值1）。接著，當時脈訊號CLK具有低位準且生效訊號SV第二次具有邏輯值1時，正反器電路521可將位元s0’輸出為位元s1'（其為邏輯值1）。

邏輯閘電路530根據計數訊號CT中的最後位元（例如為位元s1'）、時脈訊號CLK以及生效訊號SV產生轉換控制訊號CK _C。如前所述，轉換控制訊號CK _­C可控制量化器電路132重置量化訊號S2。於一些實施例中，當位元s1'、時脈訊號CLK或生效訊號SV中之一者具有對應於邏輯值1的高位準時，轉換控制訊號CK _C­具有重置位準（例如為高位準），以控制量化器電路132重置量化訊號S2。於此條件下，邏輯閘電路530可為，但不限於，或（OR）閘電路。

如前所述，細轉換器電路系統130根據轉換控制訊號CK _C­執行雜訊整形式訊號轉換，且轉換控制訊號CK _C的位準受控於時脈訊號CLK。當控制訊號CK _1T與控制訊號CK _2T中至少一者具有高位準時，時脈訊號CLK具有低位準。於此條件下，若生效訊號SV與位元s1'不為邏輯值1，轉換控制訊號CK _C可具有低位準，使得量化器電路132可在轉換控制訊號CK­ _C的預設期間（即具有低位準的期間）進行量化來產生量化訊號S2。換言之，當傳遞電路T1與傳遞電路T2中之一者在控制訊號CK _1T與控制訊號CK _2T中的一對應者之致能期間（例如為具有高位準的期間）內導通以傳遞第一訊號時，細轉換器電路系統130可在轉換控制訊號CK _C的預設期間（例如為具有低位準的期間）來進行雜訊整形式訊號轉換。

或者，當控制訊號CK _1T與控制訊號CK _2T皆具有低位準時，時脈訊號CLK具有高位準。於此條件下，轉換控制訊號CK _C具有高位準，使得量化器電路132可在轉換控制訊號CK­ _C的重置期間（即具有高位準的期間）進行重置。換句話說，當傳遞電路T1與傳遞電路T2皆在控制訊號CK _1T與控制訊號CK _2T中的禁能期間（例如為具有低位準的期間）內關斷而未傳遞第一訊號時，細轉換器電路系統130可在轉換控制訊號CK _C的重置期間（例如為具有高位準的期間）來進行重置。

當位元s1'由邏輯值0切換到邏輯值1，代表量化器電路132的所有量化操作已完成且計數訊號CT的所有位元皆已產生。於此條件下，轉換控制訊號CK _C將具有高位準，使得量化器電路132進行重置（即重置量化訊號S2）以準備執行下一次的量化操作。類似地，當生效訊號SV具有邏輯值1時，代表量化器電路132已完成一次量化操作（例如為產生具有邏輯1的位元s0'之量化操作）。於此條件下，轉換控制訊號CK _C響應具有邏輯值1的生效訊號SV來重置量化器電路132，以執行下一次的量化操作（例如為產生具有邏輯1的位元s1'之量化操作）。據此，應當理解，計數器電路530可對細轉換器電路系統130進行全局控制（即根據系統中的控制訊號CK _1T以及控制訊號CK _2T來決定是否重置量化器電路132）以及本地控制（即根據計數訊號CT的最後位元s1’以及量化器電路132輸出的量化訊號S2來決定是否重置量化器電路132）。

如前所述，依據實際應用需求，受控於切換訊號SS的電容（或開關）的數量可至少為1。應當理解，若在電容陣列電路110與111中每一者內受控於切換訊號SS的電容（或開關）的數量為1，計數器電路530中的正反器電路的數量也為1。換言之，在不同實施例中，計數器電路530中的正反器電路的數量可至少為1。

圖6為根據本案一些實施例繪製圖3或圖4中的儲存器電路330的示意圖。儲存器電路330包含正反器電路610、延遲緩衝器電路620以及邏輯閘電路630。正反器電路610根據計數訊號CT將量化訊號S2（例如可為訊號S2P）輸出為訊號S3。例如，正反器電路610可為D型正反器電路，其可將根據計數訊號CT中的位元s0'將量化訊號S2輸出為訊號S3。延遲緩衝器電路620可延遲計數訊號CT來產生訊號S4。例如，延遲緩衝器電路620可為由多個反相器串接而成的緩衝器，其可延遲計數訊號CT中的位元s0'以產生訊號S4。邏輯閘電路630可根據訊號S3與訊號S4產生切換訊號SS。例如，邏輯閘電路630可為及閘電路，其可根據訊號S3與訊號S4產生切換訊號SS中的位元s0。儲存器電路340、儲存器電路430與/或儲存器電路440的設置方式可參考儲存器電路330的設置方式，故不再重複贅述。

綜上所述，在本案一些實施例中提供的時間交錯式類比數位轉換器可主要基於計數器的控制來進行雜訊整形式訊號轉換，以進一步地提高訊號雜訊比。執行計數器控制的相關電路與執行雜訊整形式訊號轉換的相關電路為鄰近設置，以降低彼此之間的走線長度來降低負載。如此，可適用於高速應用的需求。

雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100, 105:時間交錯式類比數位轉換器 110, 111:電容陣列電路 120:粗類比數位轉換器電路系統 130:細轉換器電路系統 131:雜訊整形電路 132:量化器電路 135:加總電路 141, 142:傳遞電路 150:控制邏輯電路 160:編碼器電路 170:控制電路系統 201, 211~216:開關 310, 510, 530:邏輯閘電路 320:計數器電路 330, 340, 430, 440:儲存器電路 351~354, 451~458:開關 520, 521:正反器電路 C1~C7:電容 CK _C:轉換控制訊號 CK _1F, CK _1F, CK _2F, CK _2T, CK _S1, CK _S2:控制訊號 CLK:時脈訊號 CT:計數訊號 D1, D2:數位碼 DO:數位輸出 s0, s1, s0', s1':位元 S1[1], S1[2], S2:量化訊號 S10, S20, S2N, S2P, S3, S4, SI:訊號 SS:切換訊號 SV:生效訊號 T1, T2:傳遞電路 VDD:電壓 VIN:輸入訊號 VREFN, VREFP:參考電壓 b0~b3:位元

［圖1A］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖； ［圖1B］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖； ［圖2］為根據本案一些實施例繪製圖1A或圖1B中的電容陣列電路的示意圖； ［圖3］為根據本案一些實施例繪製圖1A或圖1B中的控制電路系統的示意圖； ［圖4］為根據本案一些實施例繪製圖1A或圖1B中的控制電路系統的示意圖； ［圖5］為根據本案一些實施例繪製圖3或圖4中的計數器電路的示意圖；以及 ［圖6］為根據本案一些實施例繪製圖3或圖4中的儲存器電路的示意圖。

100,105:時間交錯式類比數位轉換器

110,111:電容陣列電路

120:粗類比數位轉換器電路系統

130:細轉換器電路系統

131:雜訊整形電路

132:量化器電路

141,142:傳遞電路

150:控制邏輯電路

160:編碼器電路

170:控制電路系統

CK_C:轉換控制訊號

CK_1F,CK_1F,CK_2F,CK_2T,CK_S1,CK_S2:控制訊號

CLK:時脈訊號

D1,D2:數位碼

DO:數位輸出

S1[1],S1[2],S2:量化訊號

S10,S20,SI:訊號

SS:切換訊號

T1,T2:傳遞電路

VIN:輸入訊號

Claims (10)

1. 一種時間交錯式類比數位轉換器，包含： 複數個電容陣列電路，用以依序取樣一輸入訊號，並根據複數個第一量化訊號產生複數個第一殘值訊號，其中該些第一量化訊號是基於該輸入訊號所執行的一粗類比數位轉換所產生； 複數個第一傳遞電路，用以根據複數個第一控制訊號依序自該些電容陣列電路傳遞該些第一殘值訊號； 一細轉換器電路系統，用以根據一轉換控制訊號對該些第一殘值訊號中的一第一訊號以及複數個第二殘值訊號中的一第二訊號執行一雜訊整形式訊號轉換，以產生一第二量化訊號； 一控制電路系統，用以根據該第二量化訊號進行計數產生一計數訊號與該轉換控制訊號，並根據該些第一控制訊號將該計數訊號輸出為一切換訊號； 複數個第二傳遞電路，用以根據複數個第二控制訊號依序自該些電容陣列電路傳遞該些第二殘值訊號到該細轉換器電路系統，其中該些電容陣列電路更響應該雜訊整形式訊號轉換產生該些第二殘值訊號，並根據該切換訊號調整該些第二殘值訊號；以及 一編碼器電路，用以根據該些第一量化訊號中的一對應者與該第二量化訊號產生一數位輸出。
2. 如請求項1之時間交錯式類比數位轉換器，其中該控制電路系統用以根據該些第一控制訊號產生一時脈訊號，並根據該時脈訊號、該第二量化訊號以及該計數訊號的一最後位元產生該轉換控制訊號。
3. 如請求項2之時間交錯式類比數位轉換器，其中該控制電路系統包含： 一邏輯閘電路，用以根據該些第一控制訊號產生該時脈訊號。
4. 如請求項1之時間交錯式類比數位轉換器，其中當該些第一傳遞電路中的一者根據該些第一控制訊號中之一對應者傳遞該第一訊號時，該細轉換器電路系統根據該轉換控制訊號執行該雜訊整形式訊號轉換。
5. 如請求項1之時間交錯式類比數位轉換器，其中當該些第一傳遞電路不傳遞該些第一殘值訊號時，該細轉換器電路系統根據該轉換控制訊號進行重置。
6. 如請求項1之時間交錯式類比數位轉換器，其中該控制電路系統包含： 一計數器電路，用以根據一時脈訊號與該第二量化訊號進行計數，以產生該計數訊號以及該轉換控制訊號， 其中該細轉換器電路系統更用以根據該轉換控制訊號選擇性地進行該雜訊整形式訊號轉換或是重置該第二量化訊號。
7. 如請求項6之時間交錯式類比數位轉換器，其中該計數器電路包含： 一第一邏輯閘電路，用以偵測該第二量化訊號以產生一生效訊號； 一正反器電路，用以根據該時脈訊號重置，並根據該生效訊號將一電壓輸出為該計數訊號；以及 一第二邏輯閘電路，用以根據該時脈訊號、該生效訊號以及該計數訊號中的一最後位元產生該轉換控制訊號。
8. 如請求項6之時間交錯式類比數位轉換器，其中該控制電路系統更包含： 一儲存器電路，用以根據該計數訊號將該第二量化訊號輸出為一第三訊號，並根據一第四訊號與該第三訊號產生該切換訊號，其中該第四訊號為該計數訊號的一延遲訊號；以及 複數個開關，用以根據該些第一控制訊號將該切換訊號輸出到該些電容陣列電路中的一對應者。
9. 如請求項8之時間交錯式類比數位轉換器，其中該儲存器電路包含： 一正反器電路，用以根據該計數訊號將該第二量化訊號輸出為該第三訊號； 一延遲緩衝器電路，用以延遲該計數訊號以產生該第四訊號；以及 一邏輯閘電路，用以根據該第四訊號與該第三訊號產生該切換訊號。
10. 如請求項6之時間交錯式類比數位轉換器，其中該控制電路系統更包含： 複數個儲存器電路，分別對應於該些電容陣列電路，其中該些儲存器電路中每一者用以根據該計數訊號將該第二量化訊號輸出為一第三訊號，並根據一第四訊號與該第三訊號產生該切換訊號，且該第四訊號為該計數訊號的一延遲訊號； 複數個第一開關，用以根據該些第一控制訊號將該計數訊號輸出到該些儲存器電路中之一者；以及 複數個第二開關，用以根據該些第一控制訊號將該第二量化訊號輸出到該些儲存器電路中之該者。

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