CN117914313A - 基于计数器控制的时间交错式模拟数字转换器 - Google Patents

Abstract

时间交错式模拟数字转换器包含电容阵列电路、第一与第二传递电路、细转换器电路系统、控制电路系统与编码器电路。电容阵列电路取样输入信号，并根据第一量化信号产生第一残值。第一与第二传递电路分别传递第一与第二残值。细转换器电路系统根据转换控制信号对第一与第二残值执行信号转换以产生第二量化信号。控制电路系统根据第二量化信号产生计数信号，并输出计数信号为切换信号。电容阵列电路响应信号转换产生第二残值，并根据切换信号调整第二残值。编码器电路根据对应的第一量化信号与第二量化信号产生数字输出。

Description

基于计数器控制的时间交错式模拟数字转换器

技术领域

本公开涉及时间交错式模拟数字转换器，尤其是具有噪声整形功能的基于计数器控制的时间交错式模拟数字转换器。

背景技术

模拟数字转换器常见于各种电子装置中，以转换模拟信号为对应数字信号以进行后续的信号处理。随着操作速度越来越快，模拟数字转换器转换信号的可操作期间越来越短。如此一来，将造成模拟数字转换器的部分电路(例如：取样电路、比较器电路等等)所需要的规格要求(例如：开关切换的速度、功率消耗等等)越来越高，进而使得适合高速应用的模拟数字转换器的电路实现难度明显增加。

发明内容

于一些实施方式中，本公开的目的之一为(但不限于)提供一种基于计数器控制的时间交错式模拟数字转换器，以改善现有技术的不足。

于一些实施方式中，时间交错式模拟数字转换器包含多个电容阵列电路、多个第一传递电路、细转换器电路系统、控制电路系统、多个第二传递电路以及编码器电路。多个电容阵列电路用以按序取样一输入信号，并根据多个第一量化信号产生多个第一残值信号，其中该些第一量化信号是基于该输入信号所执行的一粗模拟数字转换所产生。多个第一传递电路用以根据多个第一控制信号按序自该些电容阵列电路传递该些第一残值信号。细转换器电路系统用以根据一转换控制信号对该些第一残值信号中的一第一信号以及多个第二残值信号中的一第二信号执行一噪声整形式信号转换，以产生一第二量化信号。控制电路系统用以根据该第二量化信号进行计数产生一计数信号，并根据该些第一控制信号将该计数信号输出为一切换信号。多个第二传递电路用以根据多个第二控制信号按序自该些电容阵列电路传递该些第二残值信号到该细转换器电路系统，其中该些电容阵列电路还响应该噪声整形式信号转换产生该些第二残值信号，并根据该切换信号调整该些第二残值信号。编码器电路用以根据该些第一量化信号中的一对应者与该第二量化信号产生一数字输出。

有关本公开的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。

附图说明

图1A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图；

图1B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图；

图2为根据本公开一些实施例绘制图1A或图1B中的电容阵列电路的示意图；

图3为根据本公开一些实施例绘制图1A或图1B中的控制电路系统的示意图；

图4为根据本公开一些实施例绘制图1A或图1B中的控制电路系统的示意图；

图5为根据本公开一些实施例绘制图3或图4中的计数器电路的示意图；以及

图6为根据本公开一些实施例绘制图3或图4中的存储器电路的示意图。

符号说明

100,105：时间交错式模拟数字转换器

110,111：电容阵列电路

120：粗模拟数字转换器电路系统

130：细转换器电路系统

131：噪声整形电路

132：量化器电路

135：加总电路

141,142：传递电路

150：控制逻辑电路

160：编码器电路

170：控制电路系统

201,211～216：开关

310,510,530：逻辑门电路

320：计数器电路

330,340,430,440：存储器电路

351～354,451～458：开关

520,521：触发器电路

C1～C7：电容

CK_C：转换控制信号

CK_1F,CK_1F,CK_2F,CK_2T,CK_S1,CK_S2：控制信号

CLK：时钟信号

CT：计数信号

D1,D2：数字码

DO：数字输出

s0,s1,s0',s1'：位元

S1[1],S1[2],S2：量化信号

S10,S20,S2N,S2P,S3,S4,SI：信号

SS：切换信号

SV：生效信号

T1,T2：传递电路

VDD：电压

VIN：输入信号

VREFN,VREFP：参考电压

b0～b3：位元

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本公开的范围与含义。同样地，本公开亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指两个或更多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或更多个元件相互操作或动作。如本文所用，用语“电路系统”可为由至少一电路形成的单一系统，且用语“电路”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。

如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本公开的本意。为易于理解，于各附图中的类似元件将被指定为相同标号。

于一些实施例中，部分电路的实施方式可参考第一文献(美国专利US 10,763,875)、第二文献(美国专利US 10,778,242)以及第三文献(美国专利US 10,790,843)中的相关电路，但该些电路的实施方式并不以上述文献提及的实施方式为限。

图1A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器100的示意图。时间交错式模拟数字转换器100包含多个电容阵列电路110～111、粗模拟数字转换器电路系统120、细转换器电路系统130、多个传递电路T1～T2、多个传递电路141～142、控制逻辑电路150、编码器电路160以及控制电路系统170。

多个电容阵列电路110～111根据多个控制信号CK_S1与CK_S2按序取样输入信号VIN，并根据多个量化信号S1[1]～S1[2]产生多个信号S10与S20。例如，电容阵列电路110根据控制信号CK_S1对输入信号VIN取样，并根据数字码D1(其为基于量化信号S1[1]产生)切换以产生信号S10。类似地，电容阵列电路111根据控制信号CK_S2对输入信号VIN取样，并根据数字码D2(其为基于量化信号S1[2]产生)切换以产生信号S20。

于一些实施例中，多个电容阵列电路110与111中每一者的实施方式可参考第一文献中的电容C1或是第二文献与第三文献中的电容阵列电路CT1，但本公开不以此为限。于一些实施例中，多个信号S10以及S20中每一者可为第一文献、第二文献与/或第三文献中提及的节点N1上的信号，但本公开不以此为限。关于多个电容阵列电路110与111的设置方式将于后参照图2说明。

为方便理解，电容阵列电路110在经由数字码D1切换后所产生的信号S10以及电容阵列电路111在经由数字码D2切换后所产生的信号S20称为多个“第一残值信号”。另外，电容阵列电路110与电容阵列电路111响应于细转换器电路系统130执行的噪声整形式信号转换所分别产生的信号S10以及信号S20称为多个“第二残值信号”。

粗模拟数字转换器电路系统120可基于输入信号VIN(或信号S10与信号S20)执行粗模拟数字转换以产生多个量化信号S1[1]与S1[2]。在不同实施例中，粗模拟数字转换器电路系统120可包含逐渐逼近暂存器式(successive approximation register,SAR)模拟数字转换或快闪式模拟数字转换，但本公开并不以此为限。例如，若粗模拟数字转换为SAR模拟数字转换，粗模拟数字转换器电路系统120可包含多个量化器电路(未示出)，其可分别根据信号S10与信号S20产生多个量化信号S1[1]与S1[2]。于此条件下，控制逻辑电路150可根据多个量化信号S1[1]与S1[2]中的一对应者执行SAR演算法，以产生多个数字码D1与D2中的一对应者。或者，若粗模拟数字转换为快闪式模拟数字转换，粗模拟数字转换器电路系统120可包含多个量化器电路(未示出)，其可取样输入信号VIN，并将取样到的输入信号VIN分别与多个不同的参考电压进行比较以产生多个量化信号S1[1]与S1[2]。于此条件下，控制逻辑电路150可根据多个量化信号S1[1]与S1[2]中的一对应者进行编解码、冗余计算与/或错误校正等操作，以产生多个数字码D1与D2中的一对应者。于一些实施例中，控制逻辑电路150可由执行上述对应操作的一或多个数字电路实施。

多个传递电路T1与T2根据多个控制信号CK_1T与CK_2T按序自多个电容阵列电路110与111传递该些信号S10与S20(即，多个第一残值信号)到细转换器电路系统130。详细而言，多个传递电路T1与T2中每一者是在多个量化信号S1[1]与S1[2]中一对应者产生后，根据多个控制信号CK_1T以及CK_2T中的一对应者从对应的电路阵列电路110或111传递对应的信号S10或S20到细转换器电路系统130。例如，在量化信号S1[1]产生后，传递电路T1根据控制信号CK_1T导通，以将电容阵列电路110上的残值电压(相当于该时刻的信号S10)输出为多个第一残值信号中的一者。依此类推，应可理解信号S20、量化信号S1[2]与传递电路T2之间的对应关系。于一些实施例中，各个传递电路T1～T2可由开关电路实施，但本公开并不以此为限。

细转换器电路系统130根据转换控制信号CK_C对多个第一残值信号中的第一信号与多个第二残值信号中的第二信号执行噪声整形式信号转换，以产生量化信号S2。详细而言，细转换器电路系统130可在转换控制信号CK_C的一预设期间(例如为(但不限于)具有低位准的期间)内根据前述的第一与第二信号执行噪声整形式信号转换以产生量化信号S2。或者，细转换器电路系统130可在转换控制信号CK_C的一重置期间(例如为(但不限于)具有高位准的期间)进行重置(例如为将量化信号S2重置到预设位准)。

在一些实施例中，多个电容阵列电路110与111更响应于噪声整形式信号转换产生多个第二残值信号(即，该时刻的信号S10或S20)。如前所述，在传递电路T1将信号S10传递给细转换器电路系统130时，细转换器电路系统130可执行噪声整形式信号转换。在噪声整形式信号转换执行完后，电容阵列电路110上的信号S10(相当于电容阵列电路110在此时刻的残值电压)为多个第二残值信号中的一者。或者，在传递电路T2将信号S20传递给细转换器电路系统130时，细转换器电路系统130可执行噪声整形式信号转换。在此噪声整形式信号转换执行完后，电容阵列电路111上的信号S20(相当于电容阵列电路111在此时刻的残值电压)为多个第二残值信号中的一者。

多个传递电路141与142根据多个控制信号CK_1F与CK_2F按序自多个电容阵列电路110与111传递多个第二残值信号到细转换器电路系统130。如前所述，多个第二残值信号为多个电容阵列电路110与111响应于噪声整形式信号转换所分别产生的信号。换言之，在噪声整形式信号转换执行完后，多个电容阵列电路110与111中的一者的残值电压(即，信号S10与信号S20中的一对应者)即为多个第二残值信号中的一对应者。例如，在细转换器电路系统130完成噪声整形式信号转换(其接续在量化信号S1[1]产生后执行)后，传递电路141可根据控制信号CK_1F导通以自电容阵列电路110转移信号S10为多个第二残值信号中的一对应者。或者，在细转换器电路系统130完成噪声整形式信号转换(其继续在量化信号S1[2]产生后执行)后，传递电路142可根据控制信号CK_2F导通以自电容阵列电路111转移信号S20为多个第二残值信号中的一对应者。在一些实施例中，各个传递电路141与142可由一开关电路实施，但本公开并不以此为限。

细转换器电路系统130可对多个第二残值信号中的一者(即，第二信号)进行处理，并根据处理后的结果(即，信号SI)以及第一信号进行量化以产生量化信号S2。在一些实施例中，细转换器电路系统130包含噪声整形电路131以及量化器电路132。噪声整形电路131耦接至多个传递电路141与142以按序接收多个第二残值信号，并处理该些第二残值信号中的第二信号以产生信号SI。量化器电路132可自多个传递电路T1～T2按序接收多个第一残值信号，并根据该些第一残值信号中的第一信号以及信号SI进行量化以产生量化信号S2。在此实施例中，量化器电路132可为具有超过2个输入端的比较器电路(未示出)。例如，比较器电路可包含两个输入对(其对应于前述的多个输入端)，其中一个输入对接收第一信号，另一个输入对接收信号SI，且比较器电路可根据第一信号以及信号SI的加总产生量化信号S2。于一些实施例中，噪声整形电路131可包含积分器电路以及用来存储第二信号的电路部分。于一些实施例中，多个传递电路141～142的实施方式可参考第三文献的图5A中的多个电容Cex5～Cex6，噪声整形电路131的实施方式可参考第三文献的图5A中的电路120(或电路122)，且量化器电路132的实施方式可参考第三文献的图5A中的电路140A(或电路140B)，但本公开并不以此为限。

编码器电路160根据多个量化信号S1[1]与S1[2]中的一对应者以及量化信号S2产生数字输出DO。详细而言，当量化信号S2来自于多个第一残值信号中的一对应者时，编码器电路160可组合一对应数字码(其为根据多个量化信号S1[1]与S1[2]中的一对应者产生)与量化信号S2为数字输出DO。例如，当传递电路T1将信号S10(即，该时刻的第一残值信号)传输给量化器电路132以产生量化信号S2时，编码器电路160可将对应于量化信号S1[1]的数字码D1以及量化信号S2组合为数字输出DO。或者，当传递电路T2将信号S20(即，该时刻的第一残值信号)传输给量化器电路132以产生量化信号S2时，编码器电路160可将对应于量化信号S1[2]的数字码D2以及量化信号S2为数字输出DO。于一些实施例中，编码器电路160可由数个数组合字逻辑电路实施。

控制电路系统170用以根据量化信号S2进行计数以产生计数信号(例如为图3中的计数信号CT)，并根据多个控制信号CK_1T与CK_2T将计数信号输出为切换信号SS。在一些实施例中，控制电路系统170可根据多个控制信号CK_1T与CK_2T产生时钟信号(例如为图3中的时钟信号CLK)，并根据此时钟信号、量化信号S2以及计数信号CT中的最后位元产生转换控制信号CK_C。在一些实施例中，多个电容阵列电路110与111还根据切换信号SS调整该些第二残值信号。关于上述的多个操作将于后参照图3说明。

在实际应用中，若量化器电路132与其它电路之间的走线太长，将使得量化器电路132的负载变高，导致量化器电路132的处理速度变慢。因此，在布局设计上，控制电路系统170可邻近设置于量化器电路132，进而降低信号走线的长度。

图1B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器105的示意图。相较于图1A的时间交错式模拟数字转换器100，在时间交错式模拟数字转换器105中，细转换器电路系统130还包含加总电路135，其可用以加总第一残值信号(即，多个信号S10与S20中的一对应者)以及信号SI。于此实施例中，量化器电路132可为具有两个输入端的比较器电路，其中一个输入端可接收第一输入信号，且另一个输入端(未于图中示出)可接收第二输入信号，其中第一输入信号与第二输入信号具有相反极性，且第一输入信号与第二输入信号的振幅皆为第一残值信号与信号SI的加总(即，第一与第二输入信号为差分信号)。如此，量化器电路132可根据第一残值信号与信号SI的加总进行量化以产生量化信号S2。于一些实施例中，加总电路135可由切换式电容电路实施。例如，量化器电路132的实施方式可参考第一文献中的比较器电路220，且加总电路135的实施方式可参考第一文献中的切换电路120，但本公开并不以此为限。

图2为根据本公开一些实施例绘制图1A或图1B中的电容阵列电路110的示意图。电容阵列电路110包含多个电容C1～C7与多个开关201以及211～216。开关201根据控制信号CK_S1导通，以将输入信号VIN传输到多个电容C1～C7的第一端。于此条件下，多个电容C1～C7可取样输入信号VIN以产生信号S10。多个开关211～216分别耦接至多个电容C1～C6的第二端，以选择性地将参考电压VREFP或参考电压VREFN传输到多个电容C1～C6的第二端，其中该些开关211～214受控于数字码D1的不同位元b0～b3，且该些开关215～216受控于切换信号SS的不同位元s0～s1。电容C7的第二端接收参考电压VREFN。

详细而言，以开关211与开关215为例，开关211的第一端耦接至电容C1的第二端，开关211的第二端选择性地接收参考电压VREFP或参考电压VREFN，且开关211的控制端接收数字码D1的位元b0。如此，开关211可根据位元b0选择性地将参考电压VREFP或参考电压VREFN传输给电容C1的第二端。类似地，开关215的第一端耦接至电容C5的第二端，开关215的第二端选择性地接收参考电压VREFP或参考电压VREFN，且开关215的控制端接收切换信号SS的位元s0。如此，开关215可根据位元s0选择性地将参考电压VREFP或参考电压VREFN传输给电容C5的第二端。依此类推，应可得知剩余的开关、电容以及所接收位元之间的设置方式，故于此不再重复赘述。通过上述设置方式，电容阵列电路110上的残余电压(例如为信号S10)可在不同时刻基于量化信号S1[1]或量化信号S2刷新，以产生相对应的第一与第二残值信号来进行噪声整形式信号转换，从而提高整体的信号噪声比。

在此例中，多个电容C1～C7的电容值为基于二进位码设定，其中电容C7为冗余电容。例如，电容C7与电容C6中每一者的电容值可为1个单位电容(即1C)，电容C5的电容值可为2个单位电容(即2C)，电容C4的电容值可为4个单位电容(即4C)，电容C3的电容值可为8个单位电容(即8C)，电容C2的电容值可为16个单位电容(即16C)，且电容C1的电容值可为32个单位电容(即32C)。其中，多个电容C1～C4为对应于最高有效位元(其具有较高权重)的多个电容，且多个电容C5～C6为对应于最低有效位元(其具有较低权重)的多个电容。换言之，在一些实施例中，耦接至较高权重的电容(例如为多个电容C1～C4)的多个开关(例如为开关211～214)是受控于量化信号S1[1](其会用来产生数字码D1)，且耦接至较低权重的电容(例如为多个电容C5～C6)的多个开关(例如为开关215～216)是受控于切换信号SS。在上述的例子中，受控于切换信号SS的电容(或开关)的数量为2，但本公开并不以此为限。依据实际应用需求，受控于切换信号SS的电容(或开关)的数量可至少为1。亦即，在不同实施例中，切换信号SS的位元数量可为一或多个。电容阵列电路111的设置方式相同于电容阵列电路110的设置方式，且电容阵列电路111的设置方式可参考图2理解，故于此不再重复赘述。

上述关于电容阵列电路110的设置方式用于示例，且本公开并不以此为限。在其他实施例中，多个电容C1～C4的第一端可设置为输出信号S10，且多个电容C1～C4的第二端可经由开关201与211～216选择性地接收输入信号VIN、参考电压VREFP或参考电压VREFN。

图3为根据本公开一些实施例绘制图1A或图1B中的控制电路系统170的示意图。于此例中，控制电路系统170包含逻辑门电路310、计数器电路320、存储器电路330、存储器电路340以及多个开关351～354。逻辑门电路310根据控制信号CK_1T与时钟信号CK_2T产生时钟信号CLK。于一些实施例中，转换控制信号CK_C的位准受控于时钟信号CLK。于一些实施例中，逻辑门电路310可为(但不限于)或非门电路。计数器电路320根据时钟信号CLK以及量化信号S2进行计数，以产生计数信号CT以及转换控制信号CK_C。关于此处的详细说明将于后参照图5说明。

存储器电路330根据计数信号CT中的位元s0'将量化信号S2(例如为图5中的信号S2P)输出为信号S3(如图6所示)，并根据信号S4(如图6所示)与信号S3产生位元s0(即，切换信号SS中的位元)，其中信号S4为计数信号CT的一延迟信号。开关351与开关352耦接至存储器电路330，并根据控制信号CK_1T与控制信号CK_2T将位元s0输出给电容阵列电路110与电容阵列电路111中的一对应者。例如，当控制信号CK_1T具有高位准时(即，当传递电路T1自电容阵列电路110将信号S10传递为前述的第一信号时)，开关351导通而开关352不导通，以将位元s0传输到电容阵列电路110的开关(例如为图2中的开关215)。或者，当控制信号CK_2T具有高位准时(即，当传递电路T2自电容阵列电路111将信号S20传递为前述的第一信号时)，开关352导通而开关351不导通，以将位元s0传输到电容阵列电路111的开关。关于存储器电路330的详细设置方式将于后参照图6说明。

类似于存储器电路330，存储器电路340可根据计数信号CT中的位元s1'以及量化信号S2(例如可为图5中的信号S2P)产生位元s1(即切换信号SS中的另一位元)。开关353与开关354耦接至存储器电路340，并根据控制信号CK_1T与控制信号CK_2T将位元s1输出给电容阵列电路110与电容阵列电路111中的一对应者。例如，当控制信号CK_1T具有高位准时，开关353导通而开关354不导通，以将位元s1传输到电容阵列电路110的开关(例如为图2中的开关216)。或者，当控制信号CK_2T具有高位准时，开关354导通而开关353不导通，以将位元s1传输到电容阵列电路111的另一开关。

图4为根据本公开一些实施例绘制图1A或图1B中的控制电路系统170的示意图。于此例中，控制电路系统170包含逻辑门电路310、计数器电路320、存储器电路330、存储器电路340、存储器电路430、存储器电路440以及多个开关451～458。关于逻辑门电路310、计数器电路320、存储器电路330、存储器电路340的相关操作可参考图3，于此不再赘述。

不同于图3，在此例中，存储器电路330与存储器电路340是分别对应于电容阵列电路110以及电容阵列电路111。开关451与开关452自计数器电路320接收计数信号CT的位元s0'，并根据控制信号CK_1T与控制信号CK_2T将位元s0'输出到存储器电路330与存储器电路340中的一者。例如，当控制信号CK_1T具有高位准时，开关451导通而开关452不导通，以输出位元s0给存储器电路330。或者，当控制信号CK_2T具有高位准时，开关452导通而开关451不导通，以输出位元s0'给存储器电路340。

开关453与开关454自量化器电路132接收量化信号S2(例如为信号S2P)，并根据控制信号CK_1T与控制信号CK_2T将量化信号S2(例如为信号S2P)输出到存储器电路330与存储器电路340中的一者。例如，当控制信号CK_1T具有高位准时，开关453导通而开关454不导通，以输出量化信号S2(例如为信号S2P)给存储器电路330。或者，当控制信号CK_2T具有高位准时，开关454导通而开关453不导通，以输出量化信号S2(例如为信号S2P)给存储器电路340。当存储器电路330接收到位元s0'以及量化信号S2时，存储器电路330可产生切换信号SS中的位元s0给电容阵列电路110中的开关(例如为开关215)。或者，当存储器电路340接收到位元s0'以及量化信号S2时，存储器电路340可产生切换信号SS中的位元s0给电容阵列电路111中的开关。

类似地，存储器电路430与存储器电路440是分别对应于电容阵列电路110以及电容阵列电路111设置。开关455与开关456自计数器电路320接收计数信号CT的位元s1'，并根据控制信号CK_1T与控制信号CK_2T输出位元s1'给存储器电路430与存储器电路440中的一者。开关457与开关458自量化器电路132接收量化信号S2(例如为信号S2P)，并根据控制信号CK_1T与控制信号CK_2T输出量化信号S2到存储器电路430与存储器电路440中的一者。如此，存储器电路430与存储器电路440可选择性地产生切换信号SS的另一位元s1，并传输此位元s1到电容阵列电路110的开关(例如为开关216)或是电容阵列电路111中的另一开关。存储器电路430、存储器电路440与多个开关455～458之间的操作可参考存储器电路330、存储器电路340与多个开关451～454之间的操作，故于此不再重复赘述。

应当理解，在图3或图4的例子中，计数信号CT的位元数量与存储器电路以及开关的数量相关于电容阵列电路中受控于切换信号SS的电容(或开关)的数量。例如，在图2中，电容阵列电路110中受控于切换信号SS的电容(或开关)的数量为2。相应地，电容阵列电路111中受控于切换信号SS的电容(或开关)的数量亦为2。因此，图3的控制电路系统170使用了2个存储器电路。或者，图4的控制电路系统170使用了4个存储器电路。如前所述，依据实际应用需求，受控于切换信号SS的电容(或开关)的数量可至少为1。应当理解，若在电容阵列电路110与111中每一者中受控于切换信号SS的电容(或开关)的数量为1，图3的控制电路系统170会使用1个存储器电路。或者，图4的控制电路系统170会使用2个存储器电路。同理，开关的数量也会相应地调整。换言之，在不同实施例中，控制电路系统170中的存储器电路的数量可至少为1。

图5为根据本公开一些实施例绘制图3或图4中的计数器电路320的示意图。计数器电路320包含逻辑门电路510、多个触发器电路520与521以及逻辑门电路530。逻辑门电路510检测量化信号S2以产生生效信号SV。在一些实施例中，量化器电路132可为具有两个输出端的差分比较器电路(未示出)。换言之，于此例中，量化信号S2可包含信号S2P以及信号S2N(其为经由该些输出端输出的差分信号)。这两个输出端的位准可经由受控于转换控制信号CK_C的重置电路(包含于量化器电路132)调整。例如，该重置电路可在转换控制信号CK_C的预设期间内关闭而不调整该些输出端的位准。或者，该重置电路可在转换控制信号CK_C的重置期间内启动而将该些输出端的位准重置到一预设位准(即将量化信号S2重置到预设位准)。因此，若量化器电路132未完成量化(例如还未产生量化信号S2)，信号S2P与信号S2N皆会具有预设位准。反之，若量化器电路132完成产生量化信号S2，信号S2P与信号S2N会具有相反位准(因其为差分信号)。如此，逻辑门电路510可通过检测量化信号S2(即信号S2P与信号S2N)的位准来产生生效信号SV。

在一些实施例中，逻辑门电路510可为(但不限于)异或(XOR)门电路。如此，当信号S2P与信号S2N具有不同位准时，生效信号SV具有逻辑值1以指示量化器电路132已完成量化操作。或者，当信号S2P与信号S2N具有相同位准(例如两者皆重置到预设位准)时，生效信号SV具有逻辑值0以指示量化器电路132尚未完成量化操作。上述仅以异或门电路为例说明，但本公开不以此为限。依据量化器电路132的不同实施方式，逻辑门电路510亦可由其他类型的逻辑门实施。例如，逻辑门电路510亦可为与非(NAND)门电路。

多个触发器电路520与521串联耦接以形成一计数器。多个触发器电路520与521可根据时钟信号CLK进行重置，并根据生效信号SV按序将电压VDD输出为计数信号的位元s0'与s1'。例如，多个触发器电路520与521中每一者可为具有反相输入端的D型触发器，其中该反相输入端接收时钟信号CLK以决定是否重置多个触发器电路520与521。当时钟信号CLK具有高位准时，多个触发器电路520与521将多个位元s0'与s1'重置为逻辑值0。当时钟信号CLK具有低位准时，多个触发器电路520与521可根据生效信号SV按序将电压VDD输出为多个位元s0'与s1'。例如，当时钟信号CLK具有低位准且生效信号SV第一次具有逻辑值1时，触发器电路520可将电压VDD输出为位元s0’(其为逻辑值1)。接着，当时钟信号CLK具有低位准且生效信号SV第二次具有逻辑值1时，触发器电路521可将位元s0’输出为位元s1'(其为逻辑值1)。

逻辑门电路530根据计数信号CT中的最后位元(例如为位元s1')、时钟信号CLK以及生效信号SV产生转换控制信号CK_C。如前所述，转换控制信号CK_C可控制量化器电路132重置量化信号S2。于一些实施例中，当位元s1'、时钟信号CLK或生效信号SV中的一者具有对应于逻辑值1的高位准时，转换控制信号CK_C具有重置位准(例如为高位准)，以控制量化器电路132重置量化信号S2。于此条件下，逻辑门电路530可为(但不限于)或(OR)门电路。

如前所述，细转换器电路系统130根据转换控制信号CK_C执行噪声整形式信号转换，且转换控制信号CK_C的位准受控于时钟信号CLK。当控制信号CK_1T与控制信号CK_2T中至少一者具有高位准时，时钟信号CLK具有低位准。于此条件下，若生效信号SV与位元s1'不为逻辑值1，转换控制信号CK_C可具有低位准，使得量化器电路132可在转换控制信号CK_C的预设期间(即具有低位准的期间)进行量化来产生量化信号S2。换言之，当传递电路T1与传递电路T2中的一者在控制信号CK_1T与控制信号CK_2T中的一对应者的致能期间(例如为具有高位准的期间)内导通以传递第一信号时，细转换器电路系统130可在转换控制信号CK_C的预设期间(例如为具有低位准的期间)来进行噪声整形式信号转换。

或者，当控制信号CK_1T与控制信号CK_2T皆具有低位准时，时钟信号CLK具有高位准。于此条件下，转换控制信号CK_C具有高位准，使得量化器电路132可在转换控制信号CK_C的重置期间(即，具有高位准的期间)进行重置。换句话说，当传递电路T1与传递电路T2皆在控制信号CK_1T与控制信号CK_2T中的禁能期间(例如为具有低位准的期间)内关断而未传递第一信号时，细转换器电路系统130可在转换控制信号CK_C的重置期间(例如为具有高位准的期间)来进行重置。

当位元s1'由逻辑值0切换到逻辑值1，代表量化器电路132的所有量化操作已完成且计数信号CT的所有位元皆已产生。于此条件下，转换控制信号CK_C将具有高位准，使得量化器电路132进行重置(即重置量化信号S2)以准备执行下一次的量化操作。类似地，当生效信号SV具有逻辑值1时，代表量化器电路132已完成一次量化操作(例如为产生具有逻辑1的位元s0'的量化操作)。于此条件下，转换控制信号CK_C响应具有逻辑值1的生效信号SV来重置量化器电路132，以执行下一次的量化操作(例如为产生具有逻辑1的位元s1'的量化操作)。据此，应当理解，计数器电路530可对细转换器电路系统130进行全局控制(即根据系统中的控制信号CK_1T以及控制信号CK_2T来决定是否重置量化器电路132)以及本地控制(即根据计数信号CT的最后位元s1’以及量化器电路132输出的量化信号S2来决定是否重置量化器电路132)。

如前所述，依据实际应用需求，受控于切换信号SS的电容(或开关)的数量可至少为1。应当理解，若在电容阵列电路110与111中每一者内受控于切换信号SS的电容(或开关)的数量为1，计数器电路530中的触发器电路的数量也为1。换言之，在不同实施例中，计数器电路530中的触发器电路的数量可至少为1。

图6为根据本公开一些实施例绘制图3或图4中的存储器电路330的示意图。存储器电路330包含触发器电路610、延迟缓冲器电路620以及逻辑门电路630。触发器电路610根据计数信号CT将量化信号S2(例如可为信号S2P)输出为信号S3。例如，触发器电路610可为D型触发器电路，其可将根据计数信号CT中的位元s0'将量化信号S2输出为信号S3。延迟缓冲器电路620可延迟计数信号CT来产生信号S4。例如，延迟缓冲器电路620可为由多个反相器串接而成的缓冲器，其可延迟计数信号CT中的位元s0'以产生信号S4。逻辑门电路630可根据信号S3与信号S4产生切换信号SS。例如，逻辑门电路630可为与门电路，其可根据信号S3与信号S4产生切换信号SS中的位元s0。存储器电路340、存储器电路430与/或存储器电路440的设置方式可参考存储器电路330的设置方式，故不再重复赘述。

综上所述，在本公开一些实施例中提供的时间交错式模拟数字转换器可主要基于计数器的控制来进行噪声整形式信号转换，以进一步地提高信号噪声比。执行计数器控制的相关电路与执行噪声整形式信号转换的相关电路为邻近设置，以降低彼此之间的走线长度来降低负载。如此，可适用于高速应用的需求。

虽然本公开的实施例如上所述，然而该些实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护范围，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种时间交错式模拟数字转换器，包含：

多个电容阵列电路，用以按序取样一输入信号，并根据多个第一量化信号产生多个第一残值信号，其中所述多个第一量化信号是基于该输入信号所执行的一粗模拟数字转换所产生；

多个第一传递电路，用以根据多个第一控制信号按序自所述多个电容阵列电路传递所述多个第一残值信号；

一细转换器电路系统，用以根据一转换控制信号对所述多个第一残值信号中的一第一信号以及多个第二残值信号中的一第二信号执行一噪声整形式信号转换，以产生一第二量化信号；

一控制电路系统，用以根据该第二量化信号进行计数产生一计数信号与该转换控制信号，并根据所述多个第一控制信号将该计数信号输出为一切换信号；

多个第二传递电路，用以根据多个第二控制信号按序自所述多个电容阵列电路传递所述多个第二残值信号到该细转换器电路系统，其中所述多个电容阵列电路还响应该噪声整形式信号转换产生所述多个第二残值信号，并根据该切换信号调整所述多个第二残值信号；以及

一编码器电路，用以根据所述多个第一量化信号中的一对应第一量化信号与该第二量化信号产生一数字输出。

2.如权利要求1所述的时间交错式模拟数字转换器，其中该控制电路系统用以根据所述多个第一控制信号产生一时钟信号，并根据该时钟信号、该第二量化信号以及该计数信号的一最后位元产生该转换控制信号。

3.如权利要求2所述的时间交错式模拟数字转换器，其中该控制电路系统包含：

一逻辑门电路，用以根据所述多个第一控制信号产生该时钟信号。

4.如权利要求1所述的时间交错式模拟数字转换器，其中当所述多个第一传递电路中的一个第一传递电路根据所述多个第一控制信号中的一对应第一控制信号传递该第一信号时，该细转换器电路系统根据该转换控制信号执行该噪声整形式信号转换。

5.如权利要求1所述的时间交错式模拟数字转换器，其中当所述多个第一传递电路不传递所述多个第一残值信号时，该细转换器电路系统根据该转换控制信号进行重置。

6.如权利要求1所述的时间交错式模拟数字转换器，其中该控制电路系统包含：

一计数器电路，用以根据一时钟信号与该第二量化信号进行计数，以产生该计数信号以及该转换控制信号，

其中该细转换器电路系统还用以根据该转换控制信号选择性地进行该噪声整形式信号转换或是重置该第二量化信号。

7.如权利要求6所述的时间交错式模拟数字转换器，其中该计数器电路包含：

一第一逻辑门电路，用以检测该第二量化信号以产生一生效信号；

一触发器电路，用以根据该时钟信号重置，并根据该生效信号将一电压输出为该计数信号；以及

一第二逻辑门电路，用以根据该时钟信号、该生效信号以及该计数信号中的一最后位元产生该转换控制信号。

8.如权利要求6所述的时间交错式模拟数字转换器，其中该控制电路系统还包含：

一存储器电路，用以根据该计数信号将该第二量化信号输出为一第三信号，并根据一第四信号与该第三信号产生该切换信号，其中该第四信号为该计数信号的一延迟信号；以及

多个开关，用以根据所述多个第一控制信号将该切换信号输出到所述多个电容阵列电路中的一对应电容阵列电路。

9.如权利要求8所述的时间交错式模拟数字转换器，其中该存储器电路包含：

一触发器电路，用以根据该计数信号将该第二量化信号输出为该第三信号；

一延迟缓冲器电路，用以延迟该计数信号以产生该第四信号；以及

一逻辑门电路，用以根据该第四信号与该第三信号产生该切换信号。

10.如权利要求6所述的时间交错式模拟数字转换器，其中该控制电路系统还包含：

多个存储器电路，分别对应于所述多个电容阵列电路，其中所述多个存储器电路中每一存储器电路用以根据该计数信号将该第二量化信号输出为一第三信号，并根据一第四信号与该第三信号产生该切换信号，且该第四信号为该计数信号的一延迟信号；

多个第一开关，用以根据所述多个第一控制信号将该计数信号输出到所述多个存储器电路中的一个存储器电路；以及

多个第二开关，用以根据所述多个第一控制信号将该第二量化信号输出到所述多个存储器电路中的该一个存储器电路。