TW202415007A - 具有非同步控制的時間交錯式類比數位轉換器 - Google Patents

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Abstract

時間交錯式類比數位轉換器包含第一與第二電容陣列電路、第一與第二傳遞電路、細轉換器電路系統與編碼器電路。第一與第二電容陣列電路取樣輸入訊號，並根據第一量化訊號產生第一殘值。第一與第二傳遞電路分別傳遞第一與第二殘值。細轉換器電路系統對第一與第二殘值執行雜訊整形式訊號轉換以產生第二量化訊號。對應的第一傳遞電路的導通時間是基於對應於第一電容陣列電路的粗轉換以及對應於第二電容陣列電路的雜訊整形式訊號轉換決定，以選擇性提前雜訊整形式訊號轉換的開始時間。編碼器電路根據第一與第二量化訊號產生數位輸出。

Description

具有非同步控制的時間交錯式類比數位轉換器
本案是關於時間交錯式類比數位轉換器，尤其是具有雜訊整形功能以及非同步控制機制的時間交錯式類比數位轉換器。
類比數位轉換器常見於各種電子裝置中，以轉換類比訊號為對應數位訊號以進行後續的訊號處理。隨著操作速度越來越快，類比數位轉換器轉換訊號的可操作期間越來越短。如此一來，將造成類比數位轉換器的部分電路（例如：取樣電路、比較器電路等等）所需要的規格要求（例如：開關切換的速度、功率消耗等等）越來越高，進而使得適合高速應用的類比數位轉換器之電路實現難度明顯增加。
於一些實施態樣中，本案的目的之一為（但不限於）提供一種具有非同步控制的時間交錯式類比數位轉換器，以改善先前技術的不足。
於一些實施態樣中，時間交錯式類比數位轉換器包含複數個電容陣列電路、複數個第一傳遞電路、細轉換器電路系統、複數個第二傳遞電路以及編碼器電路。複數個電容陣列電路用以依序取樣一輸入訊號，並根據複數個第一量化訊號產生複數個第一殘值訊號，其中該些第一量化訊號是基於該輸入訊號所執行的一粗類比數位轉換所產生。複數個第一傳遞電路用以根據複數個第一控制訊號導通，以依序自該些電容陣列電路傳遞該些第一殘值訊號。細轉換器電路系統用以對該些第一殘值訊號中的一第一訊號以及複數個第二殘值訊號中的一第二訊號執行一雜訊整形式訊號轉換，以產生一第二量化訊號。該些第一傳遞電路中之一第一者的導通時間是基於對應於該些電容陣列電路中之一第一電容陣列電路的該粗類比數位轉換以及對應於該些電容陣列電路中之一第二電容陣列電路的該雜訊整形式訊號轉換決定，以選擇性地提前該雜訊整形式訊號轉換的開始時間 。複數個第二傳遞電路用以根據複數個第二控制訊號依序自該些電容陣列電路傳遞該些第二殘值訊號到該細轉換器電路系統。編碼器電路用以根據該些第一量化訊號中的一對應者與該第二量化訊號產生一數位輸出。
有關本案的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。
本文所使用的所有詞彙具有其通常的意涵。上述之詞彙在普遍常用之字典中之定義，在本案的內容中包含任一於此討論的詞彙之使用例子僅為示例，不應限制到本案之範圍與意涵。同樣地，本案亦不僅以於此說明書所示出的各種實施例為限。
關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。如本文所用，用語『電路系統』可為由至少一電路形成的單一系統，且用語『電路』可為由至少一個電晶體與/或至少一個主被動元件按一定方式連接以處理訊號的裝置。
如本文所用，用語『與/或』包含了列出的關聯項目中的一個或多個的任何組合。在本文中，使用第一、第二與第三等等之詞彙，是用於描述並辨別各個元件。因此，在本文中的第一元件也可被稱為第二元件，而不脫離本案的本意。為易於理解，於各圖式中的類似元件將被指定為相同標號。
於一些實施例中，部分電路之實施方式可參考第一文獻（美國專利US 10,763, 875）、第二文獻（美國專利US 10,778,242）以及第三文獻（美國專利US 10,790, 843）中的相關電路，但該些電路之實施方式並不以上述文獻提及的實施方式為限。
圖1A為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器100的示意圖。時間交錯式類比數位轉換器100包含多個電容陣列電路110～111、粗類比數位轉換器電路系統120、細轉換器電路系統130、多個傳遞電路T1～T2、多個傳遞電路141～142、控制邏輯電路150、編碼器電路160、偵測電路系統170以及非同步控制電路系統180。
多個電容陣列電路110～111根據多個控制訊號CK S1與CK S2依序取樣輸入訊號VIN，並根據多個量化訊號S1[1]～S1[2]產生多個訊號S10與S20。例如，電容陣列電路110根據控制訊號CK S1對輸入訊號VIN取樣，並根據數位碼D1（其為基於量化訊號S1[1]產生）切換以產生訊號S10。類似地，電容陣列電路111根據控制訊號CK S2對輸入訊號VIN取樣，並根據數位碼D2（其為基於量化訊號S1[2]產生）切換以產生訊號S20。
於一些實施例中，多個電容陣列電路110與111中每一者的實施方式可參考第一文獻中的電容C1或是第二文獻與第三文獻中的電容陣列電路CT1，但本案不以此為限。於一些實施例中，多個訊號S10以及S20中每一者可為第一文獻、第二文獻與/或第三文獻中提及的節點N1上的訊號，但本案不以此為限。關於多個電容陣列電路110與111的設置方式將於後參照圖2說明。
為方便理解，電容陣列電路110在經由數位碼D1切換後所產生的訊號S10以及電容陣列電路111在經由數位碼D2切換後所產生的訊號S20稱為多個『第一殘值訊號』。另外，電容陣列電路110與電容陣列電路111響應於細轉換器電路系統130執行的雜訊整形式訊號轉換所分別產生的訊號S10以及訊號S20稱為多個『第二殘值訊號』。
粗類比數位轉換器電路系統120可基於輸入訊號VIN（或訊號S10與訊號S20）執行粗類比數位轉換（後簡稱為粗轉換）以產生多個量化訊號S1[1]與S1[2]。在不同實施例中，粗類比數位轉換器電路系統120可包含，但不限於，逐漸逼近暫存器式（successive approximation register, SAR）類比數位轉換或快閃式類比數位轉換，但本案並不以此為限。例如，若粗轉換為SAR類比數位轉換，粗類比數位轉換器電路系統120可包含多個量化器電路（未示出），其可分別根據訊號S10與訊號S20產生多個量化訊號S1[1]與S1[2。於此條件下，控制邏輯電路150可根據多個量化訊號S1[1]與S1[2] 中之一對應者執行SAR演算法，以產生多個數位碼D1與D2中之一對應者。或者，若粗轉換為快閃式類比數位轉換，粗類比數位轉換器電路系統120可包含多個量化器電路（未示出），其可取樣輸入訊號VIN，並將取樣到的輸入訊號VIN分別與多個不同的參考電壓進行比較以產生多個量化訊號S1[1]與S1[2]。於此條件下，控制邏輯電路150可根據多個量化訊號S1[1]與S1[2] 中之一對應者進行編解碼、冗餘計算與/或錯誤校正等操作，以產生多個數位碼D1與D2中之一對應者。於一些實施例中，控制邏輯電路150可由執行上述對應操作的一或多個數位電路實施。
在一些實施例中，粗類比數位轉換器電路系統120對輸入訊號VIN進行取樣的時間相同於電容陣列電路110或電容陣列電路111對輸入訊號VIN進行取樣的時間。當粗類比數位轉換器電路系統120與電容陣列電路110同時取樣輸入訊號VIN（或是在同一階段進行取樣）時，根據此取樣到的輸入訊號VIN所執行的粗轉換對應於電容陣列電路110。類似地，當粗類比數位轉換器電路系統120與電容陣列電路111同時取樣輸入訊號VIN（或是在同一階段進行取樣）時，根據此取樣到的輸入訊號VIN所執行的粗轉換對應於電容陣列電路111。
多個傳遞電路T1與T2根據多個控制訊號CK 1T與CK 2T依序自多個電容陣列電路110與111傳遞該些訊號S10與S20（即多個第一殘值訊號）到細轉換器電路系統130。詳細而言，在多個量化訊號S1[1]與S1[2]中一對應者產生後，多個傳遞電路T1與T2中每一者是根據多個控制訊號CK 1T以及CK 2T中的一對應者從對應的電路陣列電路110或111傳遞對應的訊號S10或S20到細轉換器電路系統130。例如，在量化訊號S1[1]產生後，傳遞電路T1根據控制訊號CK 1T導通，以將電容陣列電路110上的殘值電壓（相當於該時刻的訊號S10）輸出為多個第一殘值訊號中之一者。依此類推，應可理解訊號S20、量化訊號S1[2]與傳遞電路T2之間的對應關係。於一些實施例中，各個傳遞電路T1～T2可由開關電路實施，但本案並不以此為限。
細轉換器電路系統130根據轉換控制訊號CK C對多個第一殘值訊號中的第一訊號與多個第二殘值訊號中的第二訊號執行雜訊整形式訊號轉換，以產生量化訊號S2。詳細而言，細轉換器電路系統130可在轉換控制訊號CK C的一預設期間（例如為，但不限於，具有低位準的期間）內根據前述的第一與第二訊號執行雜訊整形式訊號轉換以產生量化訊號S2。或者，細轉換器電路系統130可在轉換控制訊號CK C的一重置期間（例如為，但不限於，具有高位準的期間）進行重置（例如為將量化訊號S2重置到預設位準）。
在一些實施例中，多個電容陣列電路110與111更響應於雜訊整形式訊號轉換產生多個第二殘值訊號（即該時刻的訊號S10或S20）。如前所述，在傳遞電路T1傳遞訊號S10給細轉換器電路系統130時，細轉換器電路系統130可執行雜訊整形式訊號轉換。在雜訊整形式訊號轉換執行完後，電容陣列電路110上的訊號S10（相當於電容陣列電路110在此時刻的殘值電壓）為多個第二殘值訊號中之一者。或者，在傳遞電路T2傳遞訊號S20給細轉換器電路系統130時，細轉換器電路系統130可執行雜訊整形式訊號轉換。在此雜訊整形式訊號轉換執行完後，電容陣列電路111上的訊號S20（相當於電容陣列電路111在此時刻的殘值電壓）為多個第二殘值訊號中之一者。
多個傳遞電路141與142根據多個控制訊號CK 1F與CK 2F依序自多個電容陣列電路110與111傳遞多個第二殘值訊號到細轉換器電路系統130。如前所述，多個第二殘值訊號為多個電容陣列電路110與111響應於雜訊整形式訊號轉換所分別產生的訊號。換言之，在雜訊整形式訊號轉換執行完後，多個電容陣列電路110與111中之一者的殘值電壓（即訊號S10與訊號S20中之一對應者）即為多個第二殘值訊號中之一對應者。例如，在細轉換器電路系統130完成雜訊整形式訊號轉換（其接續在量化訊號S1[1]產生後執行）後，傳遞電路141可根據控制訊號CK 1F導通以自電容陣列電路110轉移訊號S10為多個第二殘值訊號中之一對應者。或者，在細轉換器電路系統130完成雜訊整形式訊號轉換（其接續在量化訊號S1[2]產生後執行）後，傳遞電路142可根據控制訊號CK 2F導通以自電容陣列電路111轉移訊號S20為多個第二殘值訊號中之一對應者。在一些實施例中，各個傳遞電路141與142可由一開關電路實施，但本案並不以此為限。
細轉換器電路系統130可對多個第二殘值訊號中之一者（即第二訊號）進行處理，並根據處理後的結果（即訊號SI）以及第一訊號進行量化以產生量化訊號S2。在一些實施例中，細轉換器電路系統130包含雜訊整形電路131以及量化器電路132。雜訊整形電路131耦接至多個傳遞電路141與142以依序接收多個第二殘值訊號，並處理該些第二殘值訊號中的第二訊號以產生訊號SI。量化器電路132可自多個傳遞電路T1～T2依序接收多個第一殘值訊號，並根據該些第一殘值訊號中的第一訊號以及訊號SI進行量化以產生量化訊號S2。在此實施例中，量化器電路132可為具有超過2個輸入端的比較器電路（未示出）。例如，比較器電路可包含兩個輸入對（其對應於前述的多個輸入端），其中一個輸入對接收第一訊號，另一個輸入對接收訊號SI，且比較器電路可根據第一訊號以及訊號SI之加總產生量化訊號S2。於一些實施例中，雜訊整形電路131可包含積分器電路以及用來儲存第二訊號的電路部分。於一些實施例中，多個傳遞電路141～142之實施方式可參考第三文獻之圖5A中的多個電容Cex5～Cex6，雜訊整形電路131之實施方式可參考第三文獻之圖5A中的電路120（或電路122），且量化器電路132之實施方式可參考第三文獻之圖5A中的電路140A（或電路140B），但本案並不以此為限。
在一些實施例中，當前述的第一訊號來自於電容陣列電路110時，根據第一訊號與第二訊號所執行的雜訊整形式訊號轉換對應於電容陣列電路110。類似地，當第一訊號來自於電容陣列電路111時，根據第一訊號與第二訊號所執行的雜訊整形式訊號轉換對應於電容陣列電路111。
編碼器電路160根據多個量化訊號S1[1]與S1[2]中的一對應者以及量化訊號S2產生數位輸出DO。詳細而言，當量化訊號S2來自於多個第一殘值訊號中的一對應者時，編碼器電路160可組合一對應數位碼（其為根據多個量化訊號S1[1]與S1[2]中的一對應者產生）與量化訊號S2為數位輸出DO。例如，當傳遞電路T1將訊號S10（即該時刻的第一殘值訊號）傳輸給量化器電路132以產生量化訊號S2時，編碼器電路160可組合對應於量化訊號S1[1]的數位碼D1以及量化訊號S2為數位輸出DO。或者，當傳遞電路T2將訊號S20（即該時刻的第一殘值訊號）傳輸給量化器電路132以產生量化訊號S2時，編碼器電路160可組合對應於量化訊號S1[2]的數位碼D2以及量化訊號S2為數位輸出DO。於一些實施例中，編碼器電路160可由數個數位邏輯電路實施。
在一些實施例中，偵測電路系統170用以根據量化訊號S1[1]（即對應於電容陣列電路110的特定訊號）進行計數以依序產生多個旗標訊號F1[0]與F1[1]（如圖4A所示），根據量化訊號S1[2]（即對應於電容陣列電路111的特定訊號）進行計數以依序產生多個旗標訊號F2[0]與F2[1] （如圖4A所示），並根據量化訊號S2進行計數以依序產生多個旗標訊號F3[0]與F3[1] （如圖4A所示）。偵測電路系統170更根據多個旗標訊號F1[0]與F1[1]的最後者（例如為旗標訊號F1[1]）產生偵測訊號SD1，根據多個旗標訊號F2[0]與F2[1]的最後者（例如為旗標訊號F2[1]）產生偵測訊號SD3，並根據多個旗標訊號F3[0]與F3[1]的最後者（例如為旗標訊號F3[1]）產生偵測訊號SD2。偵測訊號SD1可指示對應於電容陣列電路110的粗轉換是否完成，偵測訊號SD2可指示對應於電容陣列電路110或111的雜訊整形式訊號轉換是否完成，且偵測訊號SD3可指示對應於電容陣列電路111的粗轉換是否完成。在一些實施例中，偵測電路系統170更根據多個控制訊號CK 1T與CK 2T將多個旗標訊號F3[0]與F3[1]輸出為切換訊號SS。在一些實施例中，偵測電路系統170可根據多個控制訊號CK 1T與CK 2T產生時脈訊號（例如為圖4A中的時脈訊號CLK1），並根據此時脈訊號、量化訊號S2以及該些第三旗標訊號的最後者產生轉換控制訊號CK C。在一些實施例中，多個電容陣列電路110與111更根據切換訊號SS調整該些第二殘值訊號。關於上述的多個操作將於後參照圖2說明。
在實際應用中，若量化器電路132與其它電路之間的走線太長，將使得量化器電路132的負載變高，導致量化器電路132的處理速度變慢。因此，在佈局設計上，偵測電路系統170可鄰近設置於量化器電路132，進而降低訊號走線的長度。
於一些實施例中，非同步控制電路系統180根據原始控制訊號CK 1OT、偵測訊號SD1（其對應於電容陣列電路110）與偵測訊號SD2（其對應於電容陣列電路111）產生控制訊號CK 1T，並根據原始控制訊號CK 2OT、偵測訊號SD3（其對應於電容陣列電路111）與偵測訊號SD2（其對應於電容陣列電路110）產生控制訊號CK 2T。根據偵測訊號SD1與偵測訊號SD2所指示的操作狀態，非同步控制電路系統180可基於對應於電容陣列電路110的粗轉換以及對應於電容陣列電路111的雜訊整形式訊號轉換來決定傳遞電路T1的導通時間（即調整控制訊號CK 1T）。類似地，非同步控制電路系統180可基於對應於電容陣列電路111的粗轉換以及對應於電容陣列電路110的雜訊整形式訊號轉換來決定傳遞電路T2的導通時間（即調整控制訊號CK 2T）。如此，在整體操作中，可選擇性地提前雜訊整形式訊號轉換的開始時間，以改善處理效率。關於此處的詳細操作將於圖3A至圖3C說明。
於一些實施例中，非同步控制電路系統180更根據原始控制訊號CK 1OS與偵測訊號SD2（其對應於電容陣列電路110）產生控制訊號CK S1，並根據原始控制訊號CK 2OS與偵測訊號SD2（其對應於電容陣列電路111）產生控制訊號CK S2。根據偵測訊號SD2所指示的操作狀態，非同步控制電路系統180可基於對應於電容陣列電路110的雜訊整形式訊號轉換來決定電容陣列電路110對輸入訊號VIN的取樣時間（即調整控制訊號CK S1）。類似地，非同步控制電路系統180可基於對應於電容陣列電路111的雜訊整形式訊號轉換來決定電容陣列電路111對輸入訊號VIN的取樣時間（即調整控制訊號CK S2）。如此，在整體操作過程中，可選擇性地提前多個電容陣列電路110與111對輸入訊號VIN的取樣時間。關於此處的詳細操作將於圖3A至圖3C說明。
在一些相關技術中，類比數位轉換器是基於具有固定時序（例如為同步時序）的時脈訊號進行操作。一般而言，該些時脈訊號通常會設置具有較長的期間或延遲來容忍製程、溫度、電壓等變異所帶來的影響。如此，將使得類比數位轉換器的操作速度變慢。相對於上述技術，在本案一些實施例中，藉由非同步控制電路系統180，可基於實際操作狀態來選擇性地提前取樣或進行雜訊整形式訊號轉換的時間，以改善處理效率。
在一些實施例中，非同步控制電路系統180可僅產生控制訊號CK 1T與控制訊號CK 2T。在該些實施例中，控制訊號CK S1可由原始控制訊號CK 1OS取代，且控制訊號CK S2可由原始控制訊號CK 2OS取代。在另一些實施例中，非同步控制電路系統180可僅產生控制訊號CK S1與控制訊號CK S2。在該些實施例中，控制訊號CK 1T可由原始控制訊號CK 1OT取代，且控制訊號CK S2可由原始控制訊號CK 2OT取代。
在一些實施例中，時間交錯式類比數位轉換器100的操作時序可參考第四文獻（美國專利申請號17870983）中的圖3與/或圖5。以該文獻的圖3為例說明，在期間T3，若偵測電路系統170偵測到粗轉換（120）與細轉換（110）已執行完成，偵測訊號SD1與對應於電容陣列電路111（對應於該文獻中的電容陣列電路121）的偵測訊號SD2皆具有預設邏輯值（例如為邏輯值1）。於此條件下，非同步控制電路系統180可根據偵測訊號SD3與偵測訊號SD2調整控制訊號CK 2T，以提前細轉換（110）的開始時間。類似地，在期間T3，若偵測電路系統170偵測到細轉換（110）已執行完成，對應於電容陣列電路110的偵測訊號SD2會具有預設邏輯值（例如為邏輯值1）。於此條件下，非同步控制電路系統180可根據對應於電容陣列電路110的偵測訊號SD2調整控制訊號CK S2，以提前取樣（110）的開始時間。另外，前述的第一訊號可為第四文獻中的圖3與/或圖5中的訊號VRES1，且前述的第二訊號可為第四文獻中的圖3與/或圖5中的訊號VRES2。
圖1B為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器105的示意圖。相較於圖1A的時間交錯式類比數位轉換器100，在時間交錯式類比數位轉換器105中，細轉換器電路系統130更包含加總電路135，其可用以加總第一殘值訊號（即多個訊號S10與S20中之一對應者）以及訊號SI。於此實施例中，量化器電路132可為具有兩個輸入端的比較器電路，其中一個輸入端可自接收第一輸入訊號，且另一個輸入端（未於圖中示出）可接收第二輸入訊號，其中第一輸入訊號與第二輸入訊號具有相反極性，且第一輸入訊號與第二輸入訊號的振幅皆為第一殘值訊號與訊號SI之加總（即第一與第二輸入訊號為差動訊號）。如此，量化器電路132可根據第一殘值訊號與訊號SI之加總進行量化以產生量化訊號S2。於一些實施例中，加總電路135可由切換式電容電路實施。例如，量化器電路132之實施方式可參考第一文獻中的比較器電路220，且加總電路135之實施方式可參考第一文獻中的切換電路120，但本案並不以此為限。
圖2為根據本案一些實施例繪製圖1A或圖1B的電容陣列電路110的示意圖。電容陣列電路110包含多個電容C1～C5與多個開關201以及211～214。開關201根據控制訊號CK S1導通，以將輸入訊號VIN傳輸到多個電容C1～C5的第一端。於此條件下，多個電容C1～C5可取樣輸入訊號VIN以產生訊號S10。多個開關211～214分別耦接至多個電容C1～C4的第二端，以選擇性地傳輸參考電壓VREFP或參考電壓VREFN到多個電容C1～C4的第二端，其中該些開關211～212受控於數位碼D1的不同位元b0～b1，且該些開關213～214受控於切換訊號SS的不同位元s0～s1。電容C5的第二端接收參考電壓VREFN。
詳細而言，以開關211與開關213為例，開關211的第一端耦接至電容C1的第二端，開關211的第二端選擇性地接收參考電壓VREFP或參考電壓VREFN，且開關211的控制端接收數位碼D1的位元b0。如此，開關211可根據位元b0選擇性地傳輸參考電壓VREFP或參考電壓VREFN給電容C1的第二端。類似地，開關213的第一端耦接至電容C3的第二端，開關213的第二端選擇性地接收參考電壓VREFP或參考電壓VREFN，且開關213的控制端接收切換訊號SS的位元s0。如此，開關213可根據位元s0選擇性地傳輸參考電壓VREFP或參考電壓VREFN給電容C3的第二端。依此類推，應可得知剩餘的開關、電容以及所接收位元之間的設置方式，故於此不再重複贅述。藉由上述設置方式，電容陣列電路110上的殘餘電壓（例如為訊號S10）可在不同時刻基於量化訊號S1[1]或量化訊號S2刷新，以產生相對應的第一與第二殘值訊號來進行雜訊整形式類比數位轉換，從而提高整體的訊號雜訊比。
在此例中，多個電容C1～C5的電容值為基於二進位碼設定，其中電容C5為冗餘電容。例如，電容C5與電容C4中每一者的電容值可為1個單位電容（即1C），電容C3的電容值可為2個單位電容（即2C），電容C2的電容值可為4個單位電容（即4C），且電容C1的電容值可為8個單位電容（即8C）。其中，多個電容C1～C2為對應於最高有效位元（其具有較高權重）的多個電容，且多個電容C3～C4為對應於最低有效位元（其具有較低權重）的多個電容。換言之，在一些實施例中，耦接至較高權重的電容（例如為多個電容C1～C2）的多個開關（例如為開關211～212）是受控於量化訊號S1[1]與S1[2]（其會用來產生數位碼D1），且耦接至較低權重的電容（例如為多個電容C3～C4）的多個開關（例如為開關213～214）是受控於切換訊號SS。在不同實施例中，數位碼D1與切換訊號SS中每一者的位元數量可為一或多個。電容陣列電路111的設置方式相同於電容陣列電路110的設置方式，且電容陣列電路111的設置方式可參考圖2理解，故於此不再重複贅述。
上述關於電容陣列電路110的設置方式用於示例，且本案並不以此為限。在其他實施例中，多個電容C1～C4的第一端可設置為輸出訊號S10，且多個電容C1～C4的第二端可經由開關201與211～214選擇性地接收輸入訊號VIN、參考電壓VREFP或參考電壓VREFN。
圖3A為根據本案一些實施例繪製圖1A或圖1B的非同步控制電路系統180的示意圖。非同步控制電路系統180包含細轉換控制電路310、細轉換控制電路320、取樣控制電路330以及取樣控制電路340。
細轉換控制電路310用以根據原始控制訊號CK 1OT、偵測訊號SD1與偵測訊號SD2產生控制訊號CK 1T。細轉換控制電路320用以根據原始控制訊號CK 2OT、偵測訊號SD3與偵測訊號SD2產生控制訊號CK 2T。取樣控制電路330用以根據原始控制訊號CK 1OS與偵測訊號SD2（其對應於電容陣列電路110，故標示為SD2(110)）產生控制訊號CK S1。取樣控制電路340用以根據原始控制訊號CK 2OS與偵測訊號SD2（其對應於電容陣列電路111，故標示為SD2(111)）產生控制訊號CK S2。
圖3B為根據本案一些實施例繪製圖3A的細轉換控制電路310的示意圖。在一些實施例中，細轉換控制電路310包含邏輯閘電路311、邏輯閘電路312與正反器電路313。邏輯閘電路311根據偵測訊號SD1與偵測訊號SD2(111)產生訊號S3。於一些實施例中，邏輯閘電路311可為，但不限於，及閘電路。當偵測訊號SD1具有邏輯值1時，代表對應於電容陣列電路110的粗轉換已完成。當偵測訊號SD2(111)具有邏輯值1時，代表對應於電容陣列電路111的雜訊整形式訊號轉換已完成。因此，當偵測訊號SD1與偵測訊號SD2(111)皆具有邏輯值1時，代表可先前階段所執行的操作已完成。於此條件下，訊號S3具有邏輯值1以指示可提前對應於電容陣列電路110的雜訊整形式訊號轉換的開始時間。
邏輯閘電路312根據訊號S3以及原始控制訊號CK 1OT產生訊號S4。於一些實施例中，邏輯閘電路312可為，但不限於，或閘電路。正反器電路313根據訊號S4將電壓VDD輸出為控制訊號CK 1T，並根據偵測訊號SD2(110)選擇性地重置控制訊號CK 1T。於一些實施例中，正反器電路313可為，但不限於，D型正反器電路。
如前所述，若訊號S3具有邏輯值1，邏輯閘電路312可輸出具有邏輯值1的訊號S4，且正反器電路313可根據此訊號S4將電壓VDD輸出為控制訊號CK 1T。於此條件下，控制訊號CK 1T具有邏輯值1，從而導通傳遞電路T1以使得細轉換器電路系統130可提前開始執行對應於電容陣列電路110的雜訊整形式訊號轉換。若對應於電容陣列電路110的粗轉換或對應於電容陣列電路111的雜訊整形式訊號轉換尚未完成，訊號S3具有邏輯值0。於此情形下，若原始控制訊號CK 1OT不具有邏輯值1，訊號S4具有邏輯值0。如此，正反器電路313不將電壓VDD輸出為控制訊號CK 1T。在一些實施例中，不論訊號S3是否具有邏輯值1，當原始控制訊號CK 1OT切換為邏輯值1時，邏輯閘電路312可輸出具有邏輯值1的訊號S4。換句話說，原始控制訊號CK 1OT的轉態（例如由邏輯值0切換到邏輯值1）可強迫控制訊號CK 1T進行轉態，進而設定對應於電容陣列電路110的雜訊整形式訊號轉換的最晚開始時間。
在一些實施例中，細轉換控制電路310與細轉換控制電路320具有相同電路結構，故可一併參照圖3B。例如，在細轉換控制電路320中，邏輯閘電路（例如為邏輯閘電路311）可根據偵測訊號SD3與偵測訊號SD2(110)產生一訊號（對應於訊號S3），邏輯閘電路（例如為邏輯閘電路312）可根據該訊號（對應於訊號S3）與原始控制訊號CK 2OT產生一訊號（對應於訊號S4），且正反器電路（例如為正反器電路313）可根據該訊號（對應於訊號S4）將電壓VDD輸出為控制訊號CK 2T，並根據偵測訊號SD2(111)選擇性地重置控制訊號CK 2T。
圖3C為根據本案一些實施例繪製圖3A的取樣控制電路330之示意圖。取樣控制電路330包含正反器電路331、邏輯閘電路332、反相器電路333以及邏輯閘電路334。正反器電路331用以根據偵測訊號SD2(110)將電壓VDD輸出為訊號S5，並根據重置訊號SR重置訊號S5。在一些實施例中，正反器電路331可為，但不限於，D型正反器電路。邏輯閘電路332根據訊號S5與原始控制訊號CK 1OS產生控制訊號CK S1。在一些實施例中，邏輯閘電路332可為，但不限於，或閘電路。 反相器電路333用以根據原始控制訊號CK 1OS產生訊號S6。邏輯閘電路334用以根據原始控制訊號CK 1OS與訊號S6產生重置訊號SR。在一些實施例中，邏輯閘電路334可為，但不限於，及閘電路。
詳細而言，當偵測訊號SD2(110)具有邏輯值0（即對應於電容陣列電路110的雜訊整形式訊號轉換尚未完成）時，正反器電路331將不會輸出電壓VDD為訊號S5。於此條件下，訊號S5具有邏輯值0，使得邏輯閘電路332根據原始控制訊號CK 1OS產生控制訊號CK S1。當原始控制訊號CK 1OS具有邏輯值1時，邏輯閘電路332輸出具有邏輯值1的控制訊號CK S1，從而使得電容陣列電路110對輸入訊號VIN進行取樣。或者，當原始控制訊號CK 1OS具有邏輯值0時，邏輯閘電路332輸出具有邏輯值0的控制訊號CK S1。換言之，類似於圖3B的原始控制訊號CK 1OT，原始控制訊號CK 1OS的轉態可強迫控制訊號CK S1進行轉態，進而設定電容陣列電路110對輸入訊號VIN的最晚取樣時間。或者，若偵測訊號SD2(110)具有邏輯值1（即對應於電容陣列電路110的雜訊整形式訊號轉換已完成），正反器電路331將輸出電壓VDD為訊號S5。於此條件下，訊號S5具有邏輯值1，使得邏輯閘電路332輸出具有邏輯值1的控制訊號CK S1，從而使得電容陣列電路110提前開始對輸入訊號VIN進行取樣。
另一方面，當原始控制訊號CK 1OS具有邏輯值0時，反相器電路333輸出具有邏輯值1的訊號S6。於此條件下，邏輯閘電路334可輸出具有邏輯值0的重置訊號SR。於此條件下，正反器電路331不重置訊號S5。接著，當原始控制訊號CK 1OS切換為邏輯值1，但反相器電路333仍繼續輸出具有邏輯值1的訊號S6（因傳輸延遲）時，邏輯閘電路334可輸出具有邏輯值1的重置訊號SR，使得正反器電路331重置訊號S5為邏輯值0。當反相器電路333改為輸出具有邏輯值1的訊號S6時，邏輯閘電路334可輸出具有邏輯值0的重置訊號SR，使得正反器電路331不重置訊號S5。當原始控制訊號CK 1OS切換為邏輯值0，但反相器電路333仍繼續輸出具有邏輯值0的訊號S6（因傳輸延遲）時，邏輯閘電路334可輸出具有邏輯值0的重置訊號SR，使得正反器電路331不重置訊號S5。
圖4A為根據本案一些實施例繪製圖1A或圖1B的偵測電路系統170的示意圖。偵測電路系統170包含邏輯閘電路401、多個計數器電路402～404、多個儲存器電路405與406、多個開關電路407與408、旗標切換電路409以及多個延遲電路410、411與412。
邏輯閘電路401根據控制訊號CK 1T與時脈訊號CK 2T產生時脈訊號CLK1。於一些實施例中，轉換控制訊號CK C的位準受控於時脈訊號CLK1。於一些實施例中，邏輯閘電路401可為，但不限於，反或閘電路。計數器電路402根據時脈訊號CLK2與量化訊號S1[1]（其為對應於電容陣列電路110的特定訊號）進行計數，以依序產生多個旗標訊號F1[0]與F1[1]。計數器電路403根據時脈訊號CLK2與量化訊號S1[2]（其為對應於電容陣列電路111的特定訊號）進行計數，以依序產生多個旗標訊號F2[0]與F2[1]。計數器電路404根據時脈訊號CLK1與量化訊號S2進行計數，以依序產生多個旗標訊號F3[0]與F3[1]與轉換控制訊號CK C。
延遲電路410可延遲旗標訊號F1[1]以產生偵測訊號SD1。於一些實施例中，延遲電路410可為（但不限於）D型正反器電路，其可引入一預設延遲至旗標訊號F1[1]以產生偵測訊號SD1。此預設延遲可用來確保第一殘值訊號的傳遞與/或電容陣列電路110的切換穩定。在一些實施例中，旗標訊號F1[1]亦可直接作為偵測訊號SD1。
類似地，延遲電路411可延遲旗標訊號F2[1]以產生偵測訊號SD3。於一些實施例中，延遲電路411可為（但不限於）D型正反器電路，其可引入一預設延遲至旗標訊號F2[1]以產生偵測訊號SD3。此預設延遲可用來確保第一殘值訊號的傳遞與/或電容陣列電路111的切換穩定。在一些實施例中，旗標訊號F2[1]亦可直接作為偵測訊號SD3。
延遲電路412可延遲旗標訊號F3[1]以產生偵測訊號SD2。於一些實施例中，延遲電路412可為（但不限於）D型正反器電路，其可引入一預設延遲至旗標訊號F3[1]以產生偵測訊號SD2。此預設延遲可用來確保第二殘值訊號的傳遞與/或多個電容陣列電路110與111的切換穩定。在一些實施例中，旗標訊號F3[1]亦可直接作為偵測訊號SD2。
旗標切換電路409用以決定偵測訊號SD2是對應於電容陣列電路110或是電容陣列電路111。若偵測訊號SD2對應於電容陣列電路110，旗標切換電路409可將偵測訊號SD2輸出為偵測訊號SD2(110)。或者，若偵測訊號SD2對應於電容陣列電路111，旗標切換電路409可將偵測訊號SD2輸出為偵測訊號SD2(111)。在一些實施例中，旗標切換電路409可包含計數器電路與多工器電路。計數器電路可根據量化訊號S2（或可為控制訊號CK 1F與/或控制訊號CK 2F）進行計數，以產生計數值。在時間交錯式類比數位轉換器100（或105）啟動前，計數值為0。若計數值為大於或等於1的奇數，多工器電路可將偵測訊號SD2輸出為偵測訊號SD2(110)（即判斷該偵測訊號SD2對應於電容陣列電路110）。或者，若計數值為大於或等於2的偶數，多工器電路可將偵測訊號SD2輸出為偵測訊號SD2(111)（即判斷該偵測訊號SD2對應於電容陣列電路111）。
例如，當時間交錯式類比數位轉換器100（或105）開始運作時，電容陣列電路110可開始取樣輸入訊號VIN，以進行後續的粗轉換與/或雜訊整形式訊號轉換。響應於量化訊號S2（或是控制訊號CK 1F與/或控制訊號CK 2F），計數器電路可將計數值由0增加至1。於此條件下，代表雜訊整形式訊號轉換對應於電容陣列電路110，故多工器電路可將偵測訊號SD2輸出為對應於電容陣列電路111的偵測訊號SD2(110)。接著，電容陣列電路111開始取樣輸入訊號VIN，以進行後續的粗轉換與/或雜訊整形式訊號轉換。響應於量化訊號S2（或是控制訊號CK 1F與/或控制訊號CK 2F），計數器電路可將計數值由1增加至2。於此條件下，代表雜訊整形式訊號轉換對應於電容陣列電路111，故多工器電路可將偵測訊號SD2輸出為對應於電容陣列電路111的偵測訊號SD2(111)。依此類推，應可理解旗標切換電路409的後續相應操作。上述關於旗標切換電路409的設置方式用於示例，且本案並不以此為限。可實施相同功能的各種設置方式皆為本案所涵蓋的範圍。
儲存器電路405根據旗標訊號F3[0]將量化訊號S2輸出為訊號S7（如圖4C所示），並根據訊號S8（如圖4C所示）與訊號S7產生位元s0，其中訊號S8為旗標訊號F3[0]的一延遲訊號。類似地，儲存器電路406可根據旗標訊號F3[1]將量化訊號S2輸出為一訊號，並根據該訊號與旗標訊號F3[1]的一延遲訊號產生位元s1。
開關電路407包含第一開關與第二開關，其耦接至儲存器電路405，並根據控制訊號CK 1T與控制訊號CK 2T將位元s0輸出給電容陣列電路110與電容陣列電路111中的一對應者。例如，當控制訊號CK 1T具有高位準時，第一開關導通而第二開關不導通，以將位元s0傳輸到電容陣列電路110的開關（例如為圖2中的開關213）。或者，當控制訊號CK 2T具有高位準時，第二開關導通而第一開關不導通，以將位元s0傳輸到電容陣列電路111的開關。
類似地，開關電路408包含第三開關與第四開關，其耦接至儲存器電路406，並根據控制訊號CK 1T與控制訊號CK 2T將位元s1輸出給電容陣列電路110與電容陣列電路111中的一對應者。例如，當控制訊號CK 1T具有高位準時，第三開關導通而第四開關不導通，以將位元s1傳輸到電容陣列電路110的開關（例如為圖2中的開關214）。或者，當控制訊號CK 2T具有高位準時，第四開關導通而第三開關不導通，以將位元s1傳輸到電容陣列電路111的開關。
上述關於開關電路407與開關電路408的設置方式用於示例，且本案並不以此為限。在不同實施例中，可使用更多的開關電路與/或儲存器電路來實施相同操作。
圖4B為根據本案一些實施例繪製圖4A的計數器電路402的示意圖。計數器電路402包含邏輯閘電路402A與多個正反器電路402B以及402C。邏輯閘電路402A用以偵測量化訊號S1[1]以產生生效訊號SV。在一些實施例中，粗類比數位轉換器電路系統120可包含具有兩個輸出端的差動比較器電路（未示出）。換言之，於此例中，量化訊號S1[1]可包含訊號S1P以及訊號S1N（其為經由該些輸出端輸出的差動訊號）。這兩個輸出端的位準可經由一重置電路（未示出）調整。例如，該重置電路可在一預設期間關閉而不調整該些輸出端的位準，並在一重置期間內啟動而將該些輸出端的位準重置到一預設位準（即將量化訊號S1[1]重置到預設位準）。因此，若粗類比數位轉換器電路系統120未完成量化（例如還未產生量化訊號S1[1]），訊號S1P與訊號S1N皆會具有預設位準。反之，若粗類比數位轉換器電路系統120完成產生量化訊號S1[1]，訊號S1P與訊號S1N會具有相反位準（因其為差動訊號）。如此，邏輯閘電路402A可藉由偵測量化訊號S1[1]（即訊號S1P與訊號S1N）之位準來產生生效訊號SV。
在一些實施例中，邏輯閘電路402A可為，但不限於，互斥或（XOR）閘電路。如此，當訊號S1P與訊號S1N具有不同位準時，生效訊號SV具有邏輯值1以指示粗類比數位轉換器電路系統120已完成量化操作。或者，當訊號S1P與訊號S1N具有相同位準（例如兩者皆重置到預設位準）時，生效訊號SV具有邏輯值0以指示粗類比數位轉換器電路系統120尚未完成量化操作。在不同實施例中，邏輯閘電路402A亦可由其他類型的邏輯閘電路實施。例如，邏輯閘電路402A亦可為非及（NAND）閘電路。
多個正反器電路402B與402C串聯耦接以形成一計數器。多個正反器電路402B與402C可根據時脈訊號CLK2進行重置，並根據生效訊號SV將電壓VDD依序輸出為多個旗標訊號F1[0]與F1[1]。例如，多個正反器電路402B與402C中每一者可為具有反相輸入端的D型正反器電路，其中該反相輸入端接收時脈訊號CLK2以決定是否重置多個正反器電路402B與402C。當時脈訊號CLK2具有高位準時，多個正反器電路402B與402C將多個旗標訊號F1[0]與F1[1]重置為邏輯值0。當時脈訊號CLK2具有低位準時，多個正反器電路402B與402C可根據生效訊號SV依序將電壓VDD輸出為多個旗標訊號F1[0]與F1[1]。例如，當時脈訊號CLK2具有低位準且生效訊號SV第一次具有邏輯值1時，正反器電路402B可將電壓VDD輸出為旗標訊號F1[0]（其為邏輯值1）。接著，當時脈訊號CLK2具有低位準且生效訊號SV第二次具有邏輯值1時，正反器電路402C可將旗標訊號F1[0]輸出為旗標訊號F1[1]（其為邏輯值1）。
在一些實施例中，計數器電路402與計數器電路403具有相同電路設置方式，故可一併參照圖4B。例如，在計數器電路403中，邏輯閘電路（例如為邏輯閘電路402A）用以偵測量化訊號S1[2]以產生生效訊號。多個正反器電路（例如為多個正反器電路402B與402C）可根據時脈訊號CLK2進行重置，並根據該生效訊號將電壓VDD依序輸出為多個旗標訊號F2[0]與F2[1]。
類似地，計數器電路402與計數器電路404具有相同電路設置方式，故可一併參照圖4B。例如，在計數器電路404中，邏輯閘電路（例如為邏輯閘電路402A）用以偵測量化訊號S2以產生生效訊號。多個正反器電路（例如為多個正反器電路402B與402C）可根據時脈訊號CLK1進行重置，並根據該生效訊號將電壓VDD依序輸出為多個旗標訊號F3[0]與F3[1]。在一些實施例中，計數器電路404更進一步包含邏輯閘電路（例如可為，但不限於，或閘電路），其可根據時脈訊號CLK1、計數器電路404產生的生效訊號以及旗標訊號F3[1]產生轉換控制訊號CK C。
如前所述，細轉換器電路系統130根據轉換控制訊號CK C­執行雜訊整形式訊號轉換，且轉換控制訊號CK C的位準受控於時脈訊號CLK1。當控制訊號CK 1T與控制訊號CK 2T中至少一者具有高位準時，時脈訊號CLK1具有低位準。於此條件下，若生效訊號SV與旗標訊號F3[1]不為邏輯值1，轉換控制訊號CK C可具有低位準，使得量化器電路132可在轉換控制訊號CK­ C的預設期間（例如為具有低位準的期間）進行量化來產生量化訊號S2。換言之，當傳遞電路T1與傳遞電路T2中之一者在控制訊號CK 1T與控制訊號CK 2T中的一對應者之致能期間（例如為具有高位準的期間）內導通以傳遞第一訊號時，細轉換器電路系統130可在轉換控制訊號CK C的預設期間（例如為具有低位準的期間）來進行雜訊整形式訊號轉換。
或者，當控制訊號CK 1T與控制訊號CK 2T皆具有低位準時，時脈訊號CLK1具有高位準。於此條件下，轉換控制訊號CK C具有高位準，使得量化器電路132可在轉換控制訊號CK­ C的重置期間（即具有高位準的期間）進行重置。換句話說，當傳遞電路T1與傳遞電路T2皆在控制訊號CK 1T與控制訊號CK 2T中的禁能期間（例如為具有低位準的期間）內關斷而未傳遞第一訊號時，細轉換器電路系統130可在轉換控制訊號CK C的重置期間（例如為具有高位準的期間）來進行重置。
圖4C為根據本案一些實施例繪製圖4A中的儲存器電路405的示意圖。儲存器電路405包含正反器電路405A、延遲緩衝器電路405B以及邏輯閘電路405C。正反器電路405A根據旗標訊號F3[0]將量化訊號S2輸出為訊號S7。例如，正反器電路405A可為D型正反器電路。延遲緩衝器電路405B可延遲旗標訊號F3[0]來產生訊號S8。例如，延遲緩衝器電路405B可為由多個反相器串接而成的緩衝器，其可延遲旗標訊號F3[0]以產生訊號S8。邏輯閘電路405C可根據訊號S7與訊號S8產生切換訊號SS的位元s0。例如，邏輯閘電路405C可為，但不限於，及閘電路。儲存器電路406的設置方式可參考儲存器電路405的設置方式，故不再重複贅述。
在上述各實施例中，電容陣列電路110（或111）中受控於切換訊號SS的電容（或開關）的數量以及受控於數位碼D1（或D2）的電容（或開關）的數量各自設定為2。上述的元件數量僅用於示例，且本案並不以為限。在不同實施例中，電容陣列電路110（或111）中受控於切換訊號SS的電容（或開關）的數量以及受控於數位碼D1（或D2）的電容（或開關）的數量各自可至少為1（或為多於2）。換言之，切換訊號SS與數位碼D1（或D2）中每一者的位元數可至少為1（或為多於2）。相應地，計數器電路402～404中每一者的正反器電路的數量亦可調整為1（或為多於2）。
綜上所述，在本案一些實施例中提供的時間交錯式類比數位轉換器利用非同步控制機制來決定是否可提前執行雜訊整形式訊號轉換與/或提前對輸入訊號進行取樣，進而節省整體操作時間，以改善處理效率。
雖然本案之實施例如上所述，然而該些實施例並非用來限定本案，本技術領域具有通常知識者可依據本案之明示或隱含之內容對本案之技術特徵施以變化，凡此種種變化均可能屬於本案所尋求之專利保護範疇，換言之，本案之專利保護範圍須視本說明書之申請專利範圍所界定者為準。
100, 105:時間交錯式類比數位轉換器 110, 111:電容陣列電路 120:粗類比數位轉換器電路系統 130:細轉換器電路系統 131:雜訊整形電路 132:量化器電路 135:加總電路 141, 142:傳遞電路 150:控制邏輯電路 160:編碼器電路 170:偵測電路系統 180:非同步控制電路系統 201, 211~214:開關 310, 320:細轉換控制電路 311, 312, 332, 334, 401, 402A, 405C:邏輯閘電路 313, 331, 402B, 402C, 405A:正反器電路 330, 340:取樣控制電路 333:反相器電路 402~404:計數器電路 405, 406:儲存器電路 405B:延遲緩衝器電路 407, 408:開關電路 409:旗標切換電路 410~412:延遲電路 C1~C5:電容 CK 1F, CK 2F, CK 1T, CK 2T,CK S1, CK S2:控制訊號 CK 1OS, CK 2OS, CK 1OT, CK 2OT:原始控制訊號 CK C:轉換控制訊號 CLK1, CLK2:時脈訊號 D1, D2:數位碼 DO:數位輸出 F1[0], F1[1], F2[0], F2[1], F3[0], F3[1]:旗標訊號 S1[1], S1[2], S2:量化訊號 S10, S20, S1P, S1N:訊號 S3~S8, SI:訊號 SD1~SD3:偵測訊號 SR:重置訊號 SS:切換訊號 SV:生效訊號 T1, T2:傳遞電路 VDD:電壓 VIN:輸入訊號 VREFN, VREFP:參考電壓 b0~b1, s0~s1:位元
［圖1A］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖； ［圖1B］為根據本案一些實施例繪製的一種時間交錯式類比數位轉換器的示意圖； ［圖2］為根據本案一些實施例繪製圖1A或圖1B的電容陣列電路的示意圖； ［圖3A］為根據本案一些實施例繪製圖1A或圖1B的非同步控制電路系統的示意圖； ［圖3B］為根據本案一些實施例繪製圖3A的細轉換控制電路的示意圖； ［圖3C］根據本案一些實施例繪製圖3A的取樣控制電路之示意圖； ［圖4A］為根據本案一些實施例繪製圖1A或圖1B的偵測電路系統的示意圖； ［圖4B］為根據本案一些實施例繪製圖4A的計數器電路的示意圖；以及 ［圖4C］為根據本案一些實施例繪製圖4A的儲存器電路的示意圖。
100,105:時間交錯式類比數位轉換器
110,111:電容陣列電路
120:粗類比數位轉換器電路系統
130:細轉換器電路系統
131:雜訊整形電路
132:量化器電路
135:加總電路
141,142:傳遞電路
150:控制邏輯電路
160:編碼器電路
170:偵測電路系統
180:非同步控制電路系統
CK1F,CK2F,CK1T,CK2T,CKS1,CKS2:控制訊號
CK1OS,CK2OS,CK1OT,CK2OT:原始控制訊號
CKC:轉換控制訊號
D1,D2:數位碼
DO:數位輸出
S1[1],S1[2],S2:量化訊號
S10,S20,SI:訊號
SD1~SD3:偵測訊號
SS:切換訊號
T1,T2:傳遞電路
VIN:輸入訊號

Claims (10)

  1. 一種時間交錯式類比數位轉換器，包含： 複數個電容陣列電路，用以依序取樣一輸入訊號，並根據複數個第一量化訊號產生複數個第一殘值訊號，其中該些第一量化訊號是基於該輸入訊號所執行的一粗類比數位轉換所產生； 複數個第一傳遞電路，用以根據複數個第一控制訊號導通，以依序自該些電容陣列電路傳遞該些第一殘值訊號； 一細轉換器電路系統，用以對該些第一殘值訊號中的一第一訊號以及複數個第二殘值訊號中的一第二訊號執行一雜訊整形式訊號轉換，以產生一第二量化訊號， 其中該些第一傳遞電路中之一第一者的導通時間是基於對應於該些電容陣列電路中之一第一電容陣列電路的該粗類比數位轉換以及對應於該些電容陣列電路中之一第二電容陣列電路的該雜訊整形式訊號轉換決定，以選擇性地提前該雜訊整形式訊號轉換的開始時間； 複數個第二傳遞電路，用以根據複數個第二控制訊號依序自該些電容陣列電路傳遞該些第二殘值訊號到該細轉換器電路系統；以及 一編碼器電路，用以根據該些第一量化訊號中的一對應者與該第二量化訊號產生一數位輸出。
  2. 如請求項1之時間交錯式類比數位轉換器，更包含： 一非同步控制電路系統，用以根據一原始控制訊號、一第一偵測訊號與一第二偵測訊號產生該些第一控制訊號中之一對應控制訊號， 其中該第一偵測訊號指示對應於該第一電容陣列電路的該粗類比數位轉換是否完成，且該第二偵測訊號指示對應於該第二電容陣列電路的該雜訊整形式訊號轉換是否完成。
  3. 如請求項2之時間交錯式類比數位轉換器，其中該非同步控制電路系統包含： 一第一邏輯閘電路，用以根據該第一偵測訊號與該第二偵測訊號產生一第三訊號； 一第二邏輯閘電路，用以根據該第三訊號與該原始控制訊號產生一第四訊號；以及 一正反器電路，用以根據該第四訊號將一電壓輸出為該對應控制訊號，並根據對應於該第一電容陣列電路的該第二偵測訊號選擇性地重置該對應控制訊號， 其中該些第一傳遞電路中之該第一者根據該對應控制訊號導通以自該第一電容陣列電路傳遞該第一訊號到該細轉換器電路系統。
  4. 如請求項1之時間交錯式類比數位轉換器，其中該第一電容陣列電路對該輸入訊號的取樣時間是基於對應於該第一電容陣列電路的該雜訊整形式訊號轉換決定，以選擇性地提前該第一電容陣列電路對該輸入訊號的取樣時間。
  5. 如請求項4之時間交錯式類比數位轉換器，更包含： 一非同步控制電路系統，用以根據一原始控制訊號與一偵測訊號產生一第三控制訊號， 其中該偵測訊號指示對應於該第一電容陣列電路的該雜訊整形式訊號轉換是否完成，且該第一電容陣列電路根據該第三控制訊號取樣該輸入訊號。
  6. 如請求項5之時間交錯式類比數位轉換器，其中該非同步控制電路系統包含： 一正反器電路，用以根據該偵測訊號將一電壓輸出為一第三訊號，並根據一重置訊號選擇性地重置該第三訊號； 一第一邏輯閘電路，用以根據該第三訊號與該原始控制訊號產生該第三控制訊號；以及 一反相器電路，用以根據該原始控制訊號產生一第四訊號；以及 一第二邏輯閘電路，用以根據該原始控制訊號與該第四訊號產生該重置訊號。
  7. 如請求項1之時間交錯式類比數位轉換器，更包含： 一偵測電路系統，用以根據該些第一量化訊號中對應於該第一電容陣列電路的一特定訊號進行計數以依序產生複數個第一旗標訊號，根據該第二量化訊號進行計數以依序產生複數個第二旗標訊號，根據該些第一旗標訊號的一最後者產生一第一偵測訊號，並根據該些第二旗標訊號的一最後者產生一第二偵測訊號， 其中該些第一傳遞電路中之該第一者的導通時間是基於該第一偵測訊號與該第二偵測訊號決定。
  8. 如請求項7之時間交錯式類比數位轉換器，其中該第一偵測訊號為該些第一旗標訊號的該最後者的一延遲訊號，且該第二偵測訊號為該些第二旗標訊號的該最後者的一延遲訊號。
  9. 如請求項7之時間交錯式類比數位轉換器，其中該偵測電路系統包含： 一第一計數器電路，用以根據一第一時脈訊號與該特定訊號進行計數，以依序產生該些第一旗標訊號；以及 一第二計數器電路，用以根據一第二時脈訊號與該第二量化訊號進行計數，以依序產生該些第二旗標訊號。
  10. 如請求項9之時間交錯式類比數位轉換器，其中該第一計數器電路包含： 一邏輯閘電路，用以偵測該特定訊號以產生一生效訊號；以及 複數個正反器電路，用以根據該第一時脈訊號重置，並根據該生效訊號將一電壓依序輸出為該些第一旗標訊號。
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