CN117914320A - 具有异步控制的时间交错式模拟数字转换器 - Google Patents

Abstract

时间交错式模拟数字转换器包含第一与第二电容阵列电路、第一与第二传递电路、细转换器电路系统与编码器电路。第一与第二电容阵列电路取样输入信号，并根据第一量化信号产生第一残值。第一与第二传递电路分别传递第一与第二残值。细转换器电路系统对第一与第二残值执行噪声整形式信号转换以产生第二量化信号。对应的第一传递电路的导通时间是基于对应于第一电容阵列电路的粗转换以及对应于第二电容阵列电路的噪声整形式信号转换决定，以选择性提前噪声整形式信号转换的开始时间。编码器电路根据第一与第二量化信号产生数字输出。

Description

具有异步控制的时间交错式模拟数字转换器

技术领域

本公开涉及时间交错式模拟数字转换器，尤其是具有噪声整形功能以及异步控制机制的时间交错式模拟数字转换器。

背景技术

模拟数字转换器常见于各种电子装置中，以转换模拟信号为对应数字信号以进行后续的信号处理。随着操作速度越来越快，模拟数字转换器转换信号的可操作期间越来越短。如此一来，将造成模拟数字转换器的部分电路(例如：取样电路、比较器电路等等)所需要的规格要求(例如：开关切换的速度、功率消耗等等)越来越高，进而使得适合高速应用的模拟数字转换器的电路实现难度明显增加。

发明内容

于一些实施方式中，本公开的目的之一为(但不限于)提供一种具有异步控制的时间交错式模拟数字转换器，以改善现有技术的不足。

于一些实施方式中，时间交错式模拟数字转换器包含多个电容阵列电路、多个第一传递电路、细转换器电路系统、多个第二传递电路以及编码器电路。多个电容阵列电路用以按序取样一输入信号，并根据多个第一量化信号产生多个第一残值信号，其中该些第一量化信号是基于该输入信号所执行的一粗模拟数字转换所产生。多个第一传递电路用以根据多个第一控制信号导通，以按序自该些电容阵列电路传递该些第一残值信号。细转换器电路系统用以对该些第一残值信号中的一第一信号以及多个第二残值信号中的一第二信号执行一噪声整形式信号转换，以产生一第二量化信号。该些第一传递电路中的一第一者的导通时间是基于对应于该些电容阵列电路中的一第一电容阵列电路的该粗模拟数字转换以及对应于该些电容阵列电路中的一第二电容阵列电路的该噪声整形式信号转换决定，以选择性地提前该噪声整形式信号转换的开始时间。多个第二传递电路用以根据多个第二控制信号按序自该些电容阵列电路传递该些第二残值信号到该细转换器电路系统。编码器电路用以根据该些第一量化信号中的一对应者与该第二量化信号产生一数字输出。

有关本公开的特征、实作与技术效果，兹配合附图作优选实施例详细说明如下。

附图说明

图1A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图；

图1B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器的示意图；

图2为根据本公开一些实施例绘制图1A或图1B的电容阵列电路的示意图；

图3A为根据本公开一些实施例绘制图1A或图1B的异步控制电路系统的示意图；

图3B为根据本公开一些实施例绘制图3A的细转换控制电路的示意图；

图3C根据本公开一些实施例绘制图3A的取样控制电路的示意图；

图4A为根据本公开一些实施例绘制图1A或图1B的检测电路系统的示意图；

图4B为根据本公开一些实施例绘制图4A的计数器电路的示意图；以及

图4C为根据本公开一些实施例绘制图4A的存储器电路的示意图。

符号说明

100,105：时间交错式模拟数字转换器

110,111：电容阵列电路

120：粗模拟数字转换器电路系统

130：细转换器电路系统

131：噪声整形电路

132：量化器电路

135：加总电路

141,142：传递电路

150：控制逻辑电路

160：编码器电路

170：检测电路系统

180：异步控制电路系统

201,211～214：开关

310,320：细转换控制电路

311,312,332,334,401,402A,405C：逻辑门电路

313,331,402B,402C,405A：触发器电路

330,340：取样控制电路

333：反相器电路

402～404：计数器电路

405,406：存储器电路

405B：延迟缓冲器电路

407,408：开关电路

409：旗标切换电路

410～412：延迟电路

C1～C5：电容

CK_1F,CK_2F,CK_1T,CK_2T,CK_S1,CK_S2：控制信号

CK_1OS,CK_2OS,CK_1OT,CK_2OT：原始控制信号

CK_C：转换控制信号

CLK1,CLK2：时钟信号

D1,D2：数字码

DO：数字输出

F1[0],F1[1],F2[0],F2[1],F3[0],F3[1]：旗标信号

S1[1],S1[2],S2：量化信号

S10,S20,S1P,S1N：信号

S3～S8,SI：信号

SD1～SD3：检测信号

SR：重置信号

SS：切换信号

SV：生效信号

T1,T2：传递电路

VDD：电压

VIN：输入信号

VREFN,VREFP：参考电压

b0～b1,s0～s1：位元

具体实施方式

本文所使用的所有词汇具有其通常的含义。上述的词汇在普遍常用的字典中的定义，在本公开的内容中包含任一于此讨论的词汇的使用例子仅为示例，不应限制到本公开的范围与含义。同样地，本公开亦不仅以于此说明书所示出的各种实施例为限。

关于本文中所使用的“耦接”或“连接”，均可指两个或多个元件相互直接作实体或电性接触，或是相互间接作实体或电性接触，亦可指两个或多个元件相互操作或动作。如本文所用，用语“电路系统”可为由至少一电路形成的单一系统，且用语“电路”可为由至少一个晶体管与/或至少一个主被动元件按一定方式连接以处理信号的装置。

如本文所用，用语“与/或”包含了列出的关联项目中的一个或多个的任何组合。在本文中，使用第一、第二与第三等等的词汇，是用于描述并辨别各个元件。因此，在本文中的第一元件也可被称为第二元件，而不脱离本公开的本意。为易于理解，于各附图中的类似元件将被指定为相同标号。

于一些实施例中，部分电路的实施方式可参考第一文献(美国专利US 10,763,875)、第二文献(美国专利US 10,778,242)以及第三文献(美国专利US 10,790,843)中的相关电路，但该些电路的实施方式并不以上述文献提及的实施方式为限。

图1A为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器100的示意图。时间交错式模拟数字转换器100包含多个电容阵列电路110～111、粗模拟数字转换器电路系统120、细转换器电路系统130、多个传递电路T1～T2、多个传递电路141～142、控制逻辑电路150、编码器电路160、检测电路系统170以及异步控制电路系统180。

多个电容阵列电路110～111根据多个控制信号CK_S1与CK_S2按序取样输入信号VIN，并根据多个量化信号S1[1]～S1[2]产生多个信号S10与S20。例如，电容阵列电路110根据控制信号CK_S1对输入信号VIN取样，并根据数字码D1(其为基于量化信号S1[1]产生)切换以产生信号S10。类似地，电容阵列电路111根据控制信号CK_S2对输入信号VIN取样，并根据数字码D2(其为基于量化信号S1[2]产生)切换以产生信号S20。

于一些实施例中，多个电容阵列电路110与111中每一者的实施方式可参考第一文献中的电容C1或是第二文献与第三文献中的电容阵列电路CT1，但本公开不以此为限。于一些实施例中，多个信号S10以及S20中每一者可为第一文献、第二文献与/或第三文献中提及的节点N1上的信号，但本公开不以此为限。关于多个电容阵列电路110与111的设置方式将于后参照图2说明。

为方便理解，电容阵列电路110在经由数字码D1切换后所产生的信号S10以及电容阵列电路111在经由数字码D2切换后所产生的信号S20称为多个“第一残值信号”。另外，电容阵列电路110与电容阵列电路111响应于细转换器电路系统130执行的噪声整形式信号转换所分别产生的信号S10以及信号S20称为多个“第二残值信号”。

粗模拟数字转换器电路系统120可基于输入信号VIN(或信号S10与信号S20)执行粗模拟数字转换(后简称为粗转换)以产生多个量化信号S1[1]与S1[2]。在不同实施例中，粗模拟数字转换器电路系统120可包含(但不限于)逐渐逼近暂存器式(successiveapproximation register,SAR)模拟数字转换或快闪式模拟数字转换，但本公开并不以此为限。例如，若粗转换为SAR模拟数字转换，粗模拟数字转换器电路系统120可包含多个量化器电路(未示出)，其可分别根据信号S10与信号S20产生多个量化信号S1[1]与S1[2]。于此条件下，控制逻辑电路150可根据多个量化信号S1[1]与S1[2]中的一对应者执行SAR演算法，以产生多个数字码D1与D2中的一对应者。或者，若粗转换为快闪式模拟数字转换，粗模拟数字转换器电路系统120可包含多个量化器电路(未示出)，其可取样输入信号VIN，并将取样到的输入信号VIN分别与多个不同的参考电压进行比较以产生多个量化信号S1[1]与S1[2]。于此条件下，控制逻辑电路150可根据多个量化信号S1[1]与S1[2]中的一对应者进行编解码、冗余计算与/或错误校正等操作，以产生多个数字码D1与D2中的一对应者。于一些实施例中，控制逻辑电路150可由执行上述对应操作的一或多个数字电路实施。

在一些实施例中，粗模拟数字转换器电路系统120对输入信号VIN进行取样的时间相同于电容阵列电路110或电容阵列电路111对输入信号VIN进行取样的时间。当粗模拟数字转换器电路系统120与电容阵列电路110同时取样输入信号VIN(或是在同一阶段进行取样)时，根据此取样到的输入信号VIN所执行的粗转换对应于电容阵列电路110。类似地，当粗模拟数字转换器电路系统120与电容阵列电路111同时取样输入信号VIN(或是在同一阶段进行取样)时，根据此取样到的输入信号VIN所执行的粗转换对应于电容阵列电路111。

多个传递电路T1与T2根据多个控制信号CK_1T与CK_2T按序自多个电容阵列电路110与111将该些信号S10与S20(即，多个第一残值信号)传递到细转换器电路系统130。详细而言，在多个量化信号S1[1]与S1[2]中一对应者产生后，多个传递电路T1与T2中每一者是根据多个控制信号CK_1T以及CK_2T中的一对应者从对应的电路阵列电路110或111将对应的信号S10或S20传递到细转换器电路系统130。例如，在量化信号S1[1]产生后，传递电路T1根据控制信号CK_1T导通，以将电容阵列电路110上的残值电压(相当于该时刻的信号S10)输出为多个第一残值信号中的一者。依此类推，应可理解信号S20、量化信号S1[2]与传递电路T2之间的对应关系。于一些实施例中，各个传递电路T1～T2可由开关电路实施，但本公开并不以此为限。

细转换器电路系统130根据转换控制信号CK_C对多个第一残值信号中的第一信号与多个第二残值信号中的第二信号执行噪声整形式信号转换，以产生量化信号S2。详细而言，细转换器电路系统130可在转换控制信号CK_C的一预设期间(例如为(但不限于)具有低位准的期间)内根据前述的第一与第二信号执行噪声整形式信号转换以产生量化信号S2。或者，细转换器电路系统130可在转换控制信号CK_C的一重置期间(例如为(但不限于)具有高位准的期间)进行重置(例如为将量化信号S2重置到预设位准)。

在一些实施例中，多个电容阵列电路110与111还响应于噪声整形式信号转换产生多个第二残值信号(即，该时刻的信号S10或S20)。如前所述，在传递电路T1传递信号S10给细转换器电路系统130时，细转换器电路系统130可执行噪声整形式信号转换。在噪声整形式信号转换执行完后，电容阵列电路110上的信号S10(相当于电容阵列电路110在此时刻的残值电压)为多个第二残值信号中的一者。或者，在传递电路T2传递信号S20给细转换器电路系统130时，细转换器电路系统130可执行噪声整形式信号转换。在此噪声整形式信号转换执行完后，电容阵列电路111上的信号S20(相当于电容阵列电路111在此时刻的残值电压)为多个第二残值信号中的一者。

多个传递电路141与142根据多个控制信号CK_1F与CK_2F按序自多个电容阵列电路110与111将多个第二残值信号传递到细转换器电路系统130。如前所述，多个第二残值信号为多个电容阵列电路110与111响应于噪声整形式信号转换所分别产生的信号。换言之，在噪声整形式信号转换执行完后，多个电容阵列电路110与111中的一者的残值电压(即，信号S10与信号S20中的一对应者)即为多个第二残值信号中的一对应者。例如，在细转换器电路系统130完成噪声整形式信号转换(其接续在量化信号S1[1]产生后执行)后，传递电路141可根据控制信号CK_1F导通以自电容阵列电路110将信号S10转移为多个第二残值信号中的一对应者。或者，在细转换器电路系统130完成噪声整形式信号转换(其接续在量化信号S1[2]产生后执行)后，传递电路142可根据控制信号CK_2F导通以自电容阵列电路111将信号S20转移为多个第二残值信号中的一对应者。在一些实施例中，各个传递电路141与142可由一开关电路实施，但本公开并不以此为限。

细转换器电路系统130可对多个第二残值信号中的一者(即，第二信号)进行处理，并根据处理后的结果(即，信号SI)以及第一信号进行量化以产生量化信号S2。在一些实施例中，细转换器电路系统130包含噪声整形电路131以及量化器电路132。噪声整形电路131耦接至多个传递电路141与142以按序接收多个第二残值信号，并处理该些第二残值信号中的第二信号以产生信号SI。量化器电路132可自多个传递电路T1～T2按序接收多个第一残值信号，并根据该些第一残值信号中的第一信号以及信号SI进行量化以产生量化信号S2。在此实施例中，量化器电路132可为具有超过2个输入端的比较器电路(未示出)。例如，比较器电路可包含两个输入对(其对应于前述的多个输入端)，其中一个输入对接收第一信号，另一个输入对接收信号SI，且比较器电路可根据第一信号以及信号SI的加总产生量化信号S2。于一些实施例中，噪声整形电路131可包含积分器电路以及用来存储第二信号的电路部分。于一些实施例中，多个传递电路141～142的实施方式可参考第三文献的图5A中的多个电容Cex5～Cex6，噪声整形电路131的实施方式可参考第三文献的图5A中的电路120(或电路122)，且量化器电路132的实施方式可参考第三文献的图5A中的电路140A(或电路140B)，但本公开并不以此为限。

在一些实施例中，当前述的第一信号来自于电容阵列电路110时，根据第一信号与第二信号所执行的噪声整形式信号转换对应于电容阵列电路110。类似地，当第一信号来自于电容阵列电路111时，根据第一信号与第二信号所执行的噪声整形式信号转换对应于电容阵列电路111。

编码器电路160根据多个量化信号S1[1]与S1[2]中的一对应者以及量化信号S2产生数字输出DO。详细而言，当量化信号S2来自于多个第一残值信号中的一对应者时，编码器电路160可将一对应数字码(其为根据多个量化信号S1[1]与S1[2]中的一对应者产生)与量化信号S2组合为数字输出DO。例如，当传递电路T1将信号S10(即，该时刻的第一残值信号)传输给量化器电路132以产生量化信号S2时，编码器电路160可将对应于量化信号S1[1]的数字码D1以及量化信号S2组合为数字输出DO。或者，当传递电路T2将信号S20(即，该时刻的第一残值信号)传输给量化器电路132以产生量化信号S2时，编码器电路160可将对应于量化信号S1[2]的数字码D2以及量化信号S2组合为数字输出DO。于一些实施例中，编码器电路160可由数个数字逻辑电路实施。

在一些实施例中，检测电路系统170用以根据量化信号S1[1](即，对应于电容阵列电路110的特定信号)进行计数以按序产生多个旗标信号F1[0]与F1[1](如图4A所示)，根据量化信号S1[2](即，对应于电容阵列电路111的特定信号)进行计数以按序产生多个旗标信号F2[0]与F2[1](如图4A所示)，并根据量化信号S2进行计数以按序产生多个旗标信号F3[0]与F3[1](如图4A所示)。检测电路系统170还根据多个旗标信号F1[0]与F1[1]的最后者(例如为旗标信号F1[1])产生检测信号SD1，根据多个旗标信号F2[0]与F2[1]的最后者(例如为旗标信号F2[1])产生检测信号SD3，并根据多个旗标信号F3[0]与F3[1]的最后者(例如为旗标信号F3[1])产生检测信号SD2。检测信号SD1可指示对应于电容阵列电路110的粗转换是否完成，检测信号SD2可指示对应于电容阵列电路110或111的噪声整形式信号转换是否完成，且检测信号SD3可指示对应于电容阵列电路111的粗转换是否完成。在一些实施例中，检测电路系统170还根据多个控制信号CK_1T与CK_2T将多个旗标信号F3[0]与F3[1]输出为切换信号SS。在一些实施例中，检测电路系统170可根据多个控制信号CK_1T与CK_2T产生时钟信号(例如为图4A中的时钟信号CLK1)，并根据此时钟信号、量化信号S2以及该些第三旗标信号的最后者产生转换控制信号CK_C。在一些实施例中，多个电容阵列电路110与111还根据切换信号SS调整该些第二残值信号。关于上述的多个操作将于后参照图2说明。

在实际应用中，若量化器电路132与其它电路之间的走线太长，将使得量化器电路132的负载变高，导致量化器电路132的处理速度变慢。因此，在布局设计上，检测电路系统170可邻近设置于量化器电路132，进而降低信号走线的长度。

于一些实施例中，异步控制电路系统180根据原始控制信号CK_1OT、检测信号SD1(其对应于电容阵列电路110)与检测信号SD2(其对应于电容阵列电路111)产生控制信号CK_1T，并根据原始控制信号CK_2OT、检测信号SD3(其对应于电容阵列电路111)与检测信号SD2(其对应于电容阵列电路110)产生控制信号CK_2T。根据检测信号SD1与检测信号SD2所指示的操作状态，异步控制电路系统180可基于对应于电容阵列电路110的粗转换以及对应于电容阵列电路111的噪声整形式信号转换来决定传递电路T1的导通时间(即，调整控制信号CK_1T)。类似地，异步控制电路系统180可基于对应于电容阵列电路111的粗转换以及对应于电容阵列电路110的噪声整形式信号转换来决定传递电路T2的导通时间(即调整控制信号CK_2T)。如此，在整体操作中，可选择性地提前噪声整形式信号转换的开始时间，以改善处理效率。关于此处的详细操作将于图3A至图3C说明。

于一些实施例中，异步控制电路系统180还根据原始控制信号CK_1OS与检测信号SD2(其对应于电容阵列电路110)产生控制信号CK_S1，并根据原始控制信号CK_2OS与检测信号SD2(其对应于电容阵列电路111)产生控制信号CK_S2。根据检测信号SD2所指示的操作状态，异步控制电路系统180可基于对应于电容阵列电路110的噪声整形式信号转换来决定电容阵列电路110对输入信号VIN的取样时间(即，调整控制信号CK_S1)。类似地，异步控制电路系统180可基于对应于电容阵列电路111的噪声整形式信号转换来决定电容阵列电路111对输入信号VIN的取样时间(即，调整控制信号CK_S2)。如此，在整体操作过程中，可选择性地提前多个电容阵列电路110与111对输入信号VIN的取样时间。关于此处的详细操作将于图3A至图3C说明。

在一些相关技术中，模拟数字转换器是基于具有固定时序(例如为同步时序)的时钟信号进行操作。一般而言，该些时钟信号通常会设置具有较长的期间或延迟来容忍工艺、温度、电压等变异所带来的影响。如此，将使得模拟数字转换器的操作速度变慢。相对于上述技术，在本公开一些实施例中，通过异步控制电路系统180，可基于实际操作状态来选择性地提前取样或进行噪声整形式信号转换的时间，以改善处理效率。

在一些实施例中，异步控制电路系统180可仅产生控制信号CK_1T与控制信号CK_2T。在该些实施例中，控制信号CK_S1可由原始控制信号CK_1OS取代，且控制信号CK_S2可由原始控制信号CK_2OS取代。在另一些实施例中，异步控制电路系统180可仅产生控制信号CK_S1与控制信号CK_S2。在该些实施例中，控制信号CK_1T可由原始控制信号CK_1OT取代，且控制信号CK_S2可由原始控制信号CK_2OT取代。

在一些实施例中，时间交错式模拟数字转换器100的操作时序可参考第四文献(美国专利申请号17870983)中的图3与/或图5。以该文献的图3为例说明，在期间T3，若检测电路系统170检测到粗转换(120)与细转换(110)已执行完成，检测信号SD1与对应于电容阵列电路111(对应于该文献中的电容阵列电路121)的检测信号SD2皆具有预设逻辑值(例如为逻辑值1)。于此条件下，异步控制电路系统180可根据检测信号SD3与检测信号SD2调整控制信号CK_2T，以提前细转换(110)的开始时间。类似地，在期间T3，若检测电路系统170检测到细转换(110)已执行完成，对应于电容阵列电路110的检测信号SD2会具有预设逻辑值(例如为逻辑值1)。于此条件下，异步控制电路系统180可根据对应于电容阵列电路110的检测信号SD2调整控制信号CK_S2，以提前取样(110)的开始时间。另外，前述的第一信号可为第四文献中的图3与/或图5中的信号VRES1，且前述的第二信号可为第四文献中的图3与/或图5中的信号VRES2。

图1B为根据本公开一些实施例绘制的一种时间交错式模拟数字转换器105的示意图。相较于图1A的时间交错式模拟数字转换器100，在时间交错式模拟数字转换器105中，细转换器电路系统130还包含加总电路135，其可用以加总第一残值信号(即，多个信号S10与S20中的一对应者)以及信号SI。于此实施例中，量化器电路132可为具有两个输入端的比较器电路，其中一个输入端可自接收第一输入信号，且另一个输入端(未于图中示出)可接收第二输入信号，其中第一输入信号与第二输入信号具有相反极性，且第一输入信号与第二输入信号的振幅皆为第一残值信号与信号SI的加总(即，第一与第二输入信号为差分信号)。如此，量化器电路132可根据第一残值信号与信号SI的加总进行量化以产生量化信号S2。于一些实施例中，加总电路135可由切换式电容电路实施。例如，量化器电路132的实施方式可参考第一文献中的比较器电路220，且加总电路135的实施方式可参考第一文献中的切换电路120，但本公开并不以此为限。

图2为根据本公开一些实施例绘制图1A或图1B的电容阵列电路110的示意图。电容阵列电路110包含多个电容C1～C5与多个开关201以及211～214。开关201根据控制信号CK_S1导通，以将输入信号VIN传输到多个电容C1～C5的第一端。于此条件下，多个电容C1～C5可取样输入信号VIN以产生信号S10。多个开关211～214分别耦接至多个电容C1～C4的第二端，以选择性地将参考电压VREFP或参考电压VREFN传输到多个电容C1～C4的第二端，其中该些开关211～212受控于数字码D1的不同位元b0～b1，且该些开关213～214受控于切换信号SS的不同位元s0～s1。电容C5的第二端接收参考电压VREFN。

详细而言，以开关211与开关213为例，开关211的第一端耦接至电容C1的第二端，开关211的第二端选择性地接收参考电压VREFP或参考电压VREFN，且开关211的控制端接收数字码D1的位元b0。如此，开关211可根据位元b0选择性地将参考电压VREFP或参考电压VREFN传输给电容C1的第二端。类似地，开关213的第一端耦接至电容C3的第二端，开关213的第二端选择性地接收参考电压VREFP或参考电压VREFN，且开关213的控制端接收切换信号SS的位元s0。如此，开关213可根据位元s0选择性地将参考电压VREFP或参考电压VREFN传输给电容C3的第二端。依此类推，应可得知剩余的开关、电容以及所接收位元之间的设置方式，故于此不再重复赘述。通过上述设置方式，电容阵列电路110上的残余电压(例如为信号S10)可在不同时刻基于量化信号S1[1]或量化信号S2刷新，以产生相对应的第一与第二残值信号来进行噪声整形式模拟数字转换，从而提高整体的信号噪声比。

在此例中，多个电容C1～C5的电容值为基于二进位码设定，其中电容C5为冗余电容。例如，电容C5与电容C4中每一者的电容值可为1个单位电容(即1C)，电容C3的电容值可为2个单位电容(即2C)，电容C2的电容值可为4个单位电容(即4C)，且电容C1的电容值可为8个单位电容(即8C)。其中，多个电容C1～C2为对应于最高有效位元(其具有较高权重)的多个电容，且多个电容C3～C4为对应于最低有效位元(其具有较低权重)的多个电容。换言之，在一些实施例中，耦接至较高权重的电容(例如为多个电容C1～C2)的多个开关(例如为开关211～212)是受控于量化信号S1[1]与S1[2](其会用来产生数字码D1)，且耦接至较低权重的电容(例如为多个电容C3～C4)的多个开关(例如为开关213～214)是受控于切换信号SS。在不同实施例中，数字码D1与切换信号SS中每一者的位元数量可为一或多个。电容阵列电路111的设置方式相同于电容阵列电路110的设置方式，且电容阵列电路111的设置方式可参考图2理解，故于此不再重复赘述。

上述关于电容阵列电路110的设置方式用于示例，且本公开并不以此为限。在其他实施例中，多个电容C1～C4的第一端可设置为输出信号S10，且多个电容C1～C4的第二端可经由开关201与211～214选择性地接收输入信号VIN、参考电压VREFP或参考电压VREFN。

图3A为根据本公开一些实施例绘制图1A或图1B的异步控制电路系统180的示意图。异步控制电路系统180包含细转换控制电路310、细转换控制电路320、取样控制电路330以及取样控制电路340。

细转换控制电路310用以根据原始控制信号CK_1OT、检测信号SD1与检测信号SD2产生控制信号CK_1T。细转换控制电路320用以根据原始控制信号CK_2OT、检测信号SD3与检测信号SD2产生控制信号CK_2T。取样控制电路330用以根据原始控制信号CK_1OS与检测信号SD2(其对应于电容阵列电路110，故标示为SD2(110))产生控制信号CK_S1。取样控制电路340用以根据原始控制信号CK_2OS与检测信号SD2(其对应于电容阵列电路111，故标示为SD2(111))产生控制信号CK_S2。

图3B为根据本公开一些实施例绘制图3A的细转换控制电路310的示意图。在一些实施例中，细转换控制电路310包含逻辑门电路311、逻辑门电路312与触发器电路313。逻辑门电路311根据检测信号SD1与检测信号SD2(111)产生信号S3。于一些实施例中，逻辑门电路311可为(但不限于)与门电路。当检测信号SD1具有逻辑值1时，代表对应于电容阵列电路110的粗转换已完成。当检测信号SD2(111)具有逻辑值1时，代表对应于电容阵列电路111的噪声整形式信号转换已完成。因此，当检测信号SD1与检测信号SD2(111)皆具有逻辑值1时，代表可先前阶段所执行的操作已完成。于此条件下，信号S3具有逻辑值1以指示可提前对应于电容阵列电路110的噪声整形式信号转换的开始时间。

逻辑门电路312根据信号S3以及原始控制信号CK_1OT产生信号S4。于一些实施例中，逻辑门电路312可为(但不限于)或门电路。触发器电路313根据信号S4将电压VDD输出为控制信号CK_1T，并根据检测信号SD2(110)选择性地重置控制信号CK_1T。于一些实施例中，触发器电路313可为(但不限于)D型触发器电路。

如前所述，若信号S3具有逻辑值1，逻辑门电路312可输出具有逻辑值1的信号S4，且触发器电路313可根据此信号S4将电压VDD输出为控制信号CK_1T。于此条件下，控制信号CK_1T具有逻辑值1，从而导通传递电路T1以使得细转换器电路系统130可提前开始执行对应于电容阵列电路110的噪声整形式信号转换。若对应于电容阵列电路110的粗转换或对应于电容阵列电路111的噪声整形式信号转换尚未完成，信号S3具有逻辑值0。于此情形下，若原始控制信号CK_1OT不具有逻辑值1，信号S4具有逻辑值0。如此，触发器电路313不将电压VDD输出为控制信号CK_1T。在一些实施例中，不论信号S3是否具有逻辑值1，当原始控制信号CK_1OT切换为逻辑值1时，逻辑门电路312可输出具有逻辑值1的信号S4。换句话说，原始控制信号CK_1OT的转态(例如由逻辑值0切换到逻辑值1)可强迫控制信号CK_1T进行转态，进而设定对应于电容阵列电路110的噪声整形式信号转换的最晚开始时间。

在一些实施例中，细转换控制电路310与细转换控制电路320具有相同电路结构，故可一并参照图3B。例如，在细转换控制电路320中，逻辑门电路(例如为逻辑门电路311)可根据检测信号SD3与检测信号SD2(110)产生一信号(对应于信号S3)，逻辑门电路(例如为逻辑门电路312)可根据该信号(对应于信号S3)与原始控制信号CK_2OT产生一信号(对应于信号S4)，且触发器电路(例如为触发器电路313)可根据该信号(对应于信号S4)将电压VDD输出为控制信号CK_2T，并根据检测信号SD2(111)选择性地重置控制信号CK_2T。

图3C为根据本公开一些实施例绘制图3A的取样控制电路330的示意图。取样控制电路330包含触发器电路331、逻辑门电路332、反相器电路333以及逻辑门电路334。触发器电路331用以根据检测信号SD2(110)将电压VDD输出为信号S5，并根据重置信号SR重置信号S5。在一些实施例中，触发器电路331可为(但不限于)D型触发器电路。逻辑门电路332根据信号S5与原始控制信号CK_1OS产生控制信号CK_S1。在一些实施例中，逻辑门电路332可为(但不限于)或门电路。反相器电路333用以根据原始控制信号CK_1OS产生信号S6。逻辑门电路334用以根据原始控制信号CK_1OS与信号S6产生重置信号SR。在一些实施例中，逻辑门电路334可为(但不限于)与门电路。

详细而言，当检测信号SD2(110)具有逻辑值0(即，对应于电容阵列电路110的噪声整形式信号转换尚未完成)时，触发器电路331不会将电压VDD输出为信号S5。于此条件下，信号S5具有逻辑值0，使得逻辑门电路332根据原始控制信号CK_1OS产生控制信号CK_S1。当原始控制信号CK_1OS具有逻辑值1时，逻辑门电路332输出具有逻辑值1的控制信号CK_S1，从而使得电容阵列电路110对输入信号VIN进行取样。或者，当原始控制信号CK_1OS具有逻辑值0时，逻辑门电路332输出具有逻辑值0的控制信号CK_S1。换言之，类似于图3B的原始控制信号CK_1OT，原始控制信号CK_1OS的转态可强迫控制信号CK_S1进行转态，进而设定电容阵列电路110对输入信号VIN的最晚取样时间。或者，若检测信号SD2(110)具有逻辑值1(即，对应于电容阵列电路110的噪声整形式信号转换已完成)，触发器电路331将电压VDD输出为信号S5。于此条件下，信号S5具有逻辑值1，使得逻辑门电路332输出具有逻辑值1的控制信号CK_S1，从而使得电容阵列电路110提前开始对输入信号VIN进行取样。

另一方面，当原始控制信号CK_1OS具有逻辑值0时，反相器电路333输出具有逻辑值1的信号S6。于此条件下，逻辑门电路334可输出具有逻辑值0的重置信号SR。于此条件下，触发器电路331不重置信号S5。接着，当原始控制信号CK_1OS切换为逻辑值1，但反相器电路333仍继续输出具有逻辑值1的信号S6(因传输延迟)时，逻辑门电路334可输出具有逻辑值1的重置信号SR，使得触发器电路331重置信号S5为逻辑值0。当反相器电路333改为输出具有逻辑值1的信号S6时，逻辑门电路334可输出具有逻辑值0的重置信号SR，使得触发器电路331不重置信号S5。当原始控制信号CK_1OS切换为逻辑值0，但反相器电路333仍继续输出具有逻辑值0的信号S6(因传输延迟)时，逻辑门电路334可输出具有逻辑值0的重置信号SR，使得触发器电路331不重置信号S5。

图4A为根据本公开一些实施例绘制图1A或图1B的检测电路系统170的示意图。检测电路系统170包含逻辑门电路401、多个计数器电路402～404、多个存储器电路405与406、多个开关电路407与408、旗标切换电路409以及多个延迟电路410、411与412。

逻辑门电路401根据控制信号CK_1T与时钟信号CK_2T产生时钟信号CLK1。于一些实施例中，转换控制信号CK_C的位准受控于时钟信号CLK1。于一些实施例中，逻辑门电路401可为(但不限于)或非门电路。计数器电路402根据时钟信号CLK2与量化信号S1[1](其为对应于电容阵列电路110的特定信号)进行计数，以按序产生多个旗标信号F1[0]与F1[1]。计数器电路403根据时钟信号CLK2与量化信号S1[2](其为对应于电容阵列电路111的特定信号)进行计数，以按序产生多个旗标信号F2[0]与F2[1]。计数器电路404根据时钟信号CLK1与量化信号S2进行计数，以按序产生多个旗标信号F3[0]与F3[1]与转换控制信号CK_C。

延迟电路410可延迟旗标信号F1[1]以产生检测信号SD1。于一些实施例中，延迟电路410可为(但不限于)D型触发器电路，其可引入一预设延迟至旗标信号F1[1]以产生检测信号SD1。此预设延迟可用来确保第一残值信号的传递与/或电容阵列电路110的切换稳定。在一些实施例中，旗标信号F1[1]亦可直接作为检测信号SD1。

类似地，延迟电路411可延迟旗标信号F2[1]以产生检测信号SD3。于一些实施例中，延迟电路411可为(但不限于)D型触发器电路，其可引入一预设延迟至旗标信号F2[1]以产生检测信号SD3。此预设延迟可用来确保第一残值信号的传递与/或电容阵列电路111的切换稳定。在一些实施例中，旗标信号F2[1]亦可直接作为检测信号SD3。

延迟电路412可延迟旗标信号F3[1]以产生检测信号SD2。于一些实施例中，延迟电路412可为(但不限于)D型触发器电路，其可引入一预设延迟至旗标信号F3[1]以产生检测信号SD2。此预设延迟可用来确保第二残值信号的传递与/或多个电容阵列电路110与111的切换稳定。在一些实施例中，旗标信号F3[1]亦可直接作为检测信号SD2。

旗标切换电路409用以决定检测信号SD2是对应于电容阵列电路110或是电容阵列电路111。若检测信号SD2对应于电容阵列电路110，旗标切换电路409可将检测信号SD2输出为检测信号SD2(110)。或者，若检测信号SD2对应于电容阵列电路111，旗标切换电路409可将检测信号SD2输出为检测信号SD2(111)。在一些实施例中，旗标切换电路409可包含计数器电路与多工器电路。计数器电路可根据量化信号S2(或可为控制信号CK_1F与/或控制信号CK_2F)进行计数，以产生计数值。在时间交错式模拟数字转换器100(或105)启动前，计数值为0。若计数值为大于或等于1的奇数，多工器电路可将检测信号SD2输出为检测信号SD2(110)(即，判断该检测信号SD2对应于电容阵列电路110)。或者，若计数值为大于或等于2的偶数，多工器电路可将检测信号SD2输出为检测信号SD2(111)(即，判断该检测信号SD2对应于电容阵列电路111)。

例如，当时间交错式模拟数字转换器100(或105)开始运行时，电容阵列电路110可开始取样输入信号VIN，以进行后续的粗转换与/或噪声整形式信号转换。响应于量化信号S2(或是控制信号CK_1F与/或控制信号CK_2F)，计数器电路可将计数值由0增加至1。于此条件下，代表噪声整形式信号转换对应于电容阵列电路110，故多工器电路可将检测信号SD2输出为对应于电容阵列电路111的检测信号SD2(110)。接着，电容阵列电路111开始取样输入信号VIN，以进行后续的粗转换与/或噪声整形式信号转换。响应于量化信号S2(或是控制信号CK_1F与/或控制信号CK_2F)，计数器电路可将计数值由1增加至2。于此条件下，代表噪声整形式信号转换对应于电容阵列电路111，故多工器电路可将检测信号SD2输出为对应于电容阵列电路111的检测信号SD2(111)。依此类推，应可理解旗标切换电路409的后续相应操作。上述关于旗标切换电路409的设置方式用于示例，且本公开并不以此为限。可实施相同功能的各种设置方式皆为本公开所涵盖的范围。

存储器电路405根据旗标信号F3[0]将量化信号S2输出为信号S7(如图4C所示)，并根据信号S8(如图4C所示)与信号S7产生位元s0，其中信号S8为旗标信号F3[0]的一延迟信号。类似地，存储器电路406可根据旗标信号F3[1]将量化信号S2输出为一信号，并根据该信号与旗标信号F3[1]的一延迟信号产生位元s1。

开关电路407包含第一开关与第二开关，其耦接至存储器电路405，并根据控制信号CK_1T与控制信号CK_2T将位元s0输出给电容阵列电路110与电容阵列电路111中的一对应者。例如，当控制信号CK_1T具有高位准时，第一开关导通而第二开关不导通，以将位元s0传输到电容阵列电路110的开关(例如为图2中的开关213)。或者，当控制信号CK_2T具有高位准时，第二开关导通而第一开关不导通，以将位元s0传输到电容阵列电路111的开关。

类似地，开关电路408包含第三开关与第四开关，其耦接至存储器电路406，并根据控制信号CK_1T与控制信号CK_2T将位元s1输出给电容阵列电路110与电容阵列电路111中的一对应者。例如，当控制信号CK_1T具有高位准时，第三开关导通而第四开关不导通，以将位元s1传输到电容阵列电路110的开关(例如为图2中的开关214)。或者，当控制信号CK_2T具有高位准时，第四开关导通而第三开关不导通，以将位元s1传输到电容阵列电路111的开关。

上述关于开关电路407与开关电路408的设置方式用于示例，且本公开并不以此为限。在不同实施例中，可使用更多的开关电路与/或存储器电路来实施相同操作。

图4B为根据本公开一些实施例绘制图4A的计数器电路402的示意图。计数器电路402包含逻辑门电路402A与多个触发器电路402B以及402C。逻辑门电路402A用以检测量化信号S1[1]以产生生效信号SV。在一些实施例中，粗模拟数字转换器电路系统120可包含具有两个输出端的差分比较器电路(未示出)。换言之，于此例中，量化信号S1[1]可包含信号S1P以及信号S1N(其为经由该些输出端输出的差分信号)。这两个输出端的位准可经由一重置电路(未示出)调整。例如，该重置电路可在一预设期间关闭而不调整该些输出端的位准，并在一重置期间内启动而将该些输出端的位准重置到一预设位准(即，将量化信号S1[1]重置到预设位准)。因此，若粗模拟数字转换器电路系统120未完成量化(例如还未产生量化信号S1[1])，信号S1P与信号S1N皆会具有预设位准。反之，若粗模拟数字转换器电路系统120完成产生量化信号S1[1]，信号S1P与信号S1N会具有相反位准(因其为差分信号)。如此，逻辑门电路402A可通过检测量化信号S1[1](即，信号S1P与信号S1N)的位准来产生生效信号SV。

在一些实施例中，逻辑门电路402A可为，但不限于，异或(XOR)门电路。如此，当信号S1P与信号S1N具有不同位准时，生效信号SV具有逻辑值1以指示粗模拟数字转换器电路系统120已完成量化操作。或者，当信号S1P与信号S1N具有相同位准(例如两者皆重置到预设位准)时，生效信号SV具有逻辑值0以指示粗模拟数字转换器电路系统120尚未完成量化操作。在不同实施例中，逻辑门电路402A亦可由其他类型的逻辑门电路实施。例如，逻辑门电路402A亦可为与非(NAND)门电路。

多个触发器电路402B与402C串联耦接以形成一计数器。多个触发器电路402B与402C可根据时钟信号CLK2进行重置，并根据生效信号SV将电压VDD按序输出为多个旗标信号F1[0]与F1[1]。例如，多个触发器电路402B与402C中每一者可为具有反相输入端的D型触发器电路，其中该反相输入端接收时钟信号CLK2以决定是否重置多个触发器电路402B与402C。当时钟信号CLK2具有高位准时，多个触发器电路402B与402C将多个旗标信号F1[0]与F1[1]重置为逻辑值0。当时钟信号CLK2具有低位准时，多个触发器电路402B与402C可根据生效信号SV按序将电压VDD输出为多个旗标信号F1[0]与F1[1]。例如，当时钟信号CLK2具有低位准且生效信号SV第一次具有逻辑值1时，触发器电路402B可将电压VDD输出为旗标信号F1[0](其为逻辑值1)。接着，当时钟信号CLK2具有低位准且生效信号SV第二次具有逻辑值1时，触发器电路402C可将旗标信号F1[0]输出为旗标信号F1[1](其为逻辑值1)。

在一些实施例中，计数器电路402与计数器电路403具有相同电路设置方式，故可一并参照图4B。例如，在计数器电路403中，逻辑门电路(例如为逻辑门电路402A)用以检测量化信号S1[2]以产生生效信号。多个触发器电路(例如为多个触发器电路402B与402C)可根据时钟信号CLK2进行重置，并根据该生效信号将电压VDD按序输出为多个旗标信号F2[0]与F2[1]。

类似地，计数器电路402与计数器电路404具有相同电路设置方式，故可一并参照图4B。例如，在计数器电路404中，逻辑门电路(例如为逻辑门电路402A)用以检测量化信号S2以产生生效信号。多个触发器电路(例如为多个触发器电路402B与402C)可根据时钟信号CLK1进行重置，并根据该生效信号将电压VDD按序输出为多个旗标信号F3[0]与F3[1]。在一些实施例中，计数器电路404更进一步包含逻辑门电路(例如可为，但不限于，或门电路)，其可根据时钟信号CLK1、计数器电路404产生的生效信号以及旗标信号F3[1]产生转换控制信号CK_C。

如前所述，细转换器电路系统130根据转换控制信号CK_C执行噪声整形式信号转换，且转换控制信号CK_C的位准受控于时钟信号CLK1。当控制信号CK_1T与控制信号CK_2T中至少一者具有高位准时，时钟信号CLK1具有低位准。于此条件下，若生效信号SV与旗标信号F3[1]不为逻辑值1，转换控制信号CK_C可具有低位准，使得量化器电路132可在转换控制信号CK_C的预设期间(例如为具有低位准的期间)进行量化来产生量化信号S2。换言之，当传递电路T1与传递电路T2中的一者在控制信号CK_1T与控制信号CK_2T中的一对应者的致能期间(例如为具有高位准的期间)内导通以传递第一信号时，细转换器电路系统130可在转换控制信号CK_C的预设期间(例如为具有低位准的期间)来进行噪声整形式信号转换。

或者，当控制信号CK_1T与控制信号CK_2T皆具有低位准时，时钟信号CLK1具有高位准。于此条件下，转换控制信号CK_C具有高位准，使得量化器电路132可在转换控制信号CK_C的重置期间(即，具有高位准的期间)进行重置。换句话说，当传递电路T1与传递电路T2皆在控制信号CK_1T与控制信号CK_2T中的禁能期间(例如为具有低位准的期间)内关断而未传递第一信号时，细转换器电路系统130可在转换控制信号CK_C的重置期间(例如为具有高位准的期间)来进行重置。

图4C为根据本公开一些实施例绘制图4A中的存储器电路405的示意图。存储器电路405包含触发器电路405A、延迟缓冲器电路405B以及逻辑门电路405C。触发器电路405A根据旗标信号F3[0]将量化信号S2输出为信号S7。例如，触发器电路405A可为D型触发器电路。延迟缓冲器电路405B可延迟旗标信号F3[0]来产生信号S8。例如，延迟缓冲器电路405B可为由多个反相器串接而成的缓冲器，其可延迟旗标信号F3[0]以产生信号S8。逻辑门电路405C可根据信号S7与信号S8产生切换信号SS的位元s0。例如，逻辑门电路405C可为(但不限于)与门电路。存储器电路406的设置方式可参考存储器电路405的设置方式，故不再重复赘述。

在上述各实施例中，电容阵列电路110(或111)中受控于切换信号SS的电容(或开关)的数量以及受控于数字码D1(或D2)的电容(或开关)的数量各自设定为2。上述的元件数量仅用于示例，且本公开并不以为限。在不同实施例中，电容阵列电路110(或111)中受控于切换信号SS的电容(或开关)的数量以及受控于数字码D1(或D2)的电容(或开关)的数量各自可至少为1(或为多于2)。换言之，切换信号SS与数字码D1(或D2)中每一者的位元数可至少为1(或为多于2)。相应地，计数器电路402～404中每一者的触发器电路的数量亦可调整为1(或为多于2)。

综上所述，在本公开一些实施例中提供的时间交错式模拟数字转换器利用异步控制机制来决定是否可提前执行噪声整形式信号转换与/或提前对输入信号进行取样，进而节省整体操作时间，以改善处理效率。

虽然本公开的实施例如上所述，然而该些实施例并非用来限定本公开，本技术领域技术人员可依据本公开的明示或隐含的内容对本公开的技术特征施以变化，凡此种种变化均可能属于本公开所寻求的专利保护范围，换言之，本公开的专利保护范围须视本说明书的权利要求所界定者为准。

Claims (10)

1.一种时间交错式模拟数字转换器，包含：

多个电容阵列电路，用以按序取样一输入信号，并根据多个第一量化信号产生多个第一残值信号，其中所述多个第一量化信号是基于该输入信号所执行的一粗模拟数字转换所产生；

多个第一传递电路，用以根据多个第一控制信号导通，以按序自所述多个电容阵列电路传递所述多个第一残值信号；

一细转换器电路系统，用以对所述多个第一残值信号中的一第一信号以及多个第二残值信号中的一第二信号执行一噪声整形式信号转换，以产生一第二量化信号，

其中所述多个第一传递电路中的一第一者的导通时间是基于对应于所述多个电容阵列电路中的一第一电容阵列电路的该粗模拟数字转换以及对应于所述多个电容阵列电路中的一第二电容阵列电路的该噪声整形式信号转换决定，以选择性地提前该噪声整形式信号转换的开始时间；

多个第二传递电路，用以根据多个第二控制信号按序自所述多个电容阵列电路传递所述多个第二残值信号到该细转换器电路系统；以及

一编码器电路，用以根据所述多个第一量化信号中的一第一量化信号与该第二量化信号产生一数字输出。

2.如权利要求1所述的时间交错式模拟数字转换器，还包含：

一异步控制电路系统，用以根据一原始控制信号、一第一检测信号与一第二检测信号产生所述多个第一控制信号中的一对应控制信号，

其中该第一检测信号指示对应于该第一电容阵列电路的该粗模拟数字转换是否完成，且该第二检测信号指示对应于该第二电容阵列电路的该噪声整形式信号转换是否完成。

3.如权利要求2所述的时间交错式模拟数字转换器，其中该异步控制电路系统包含：

一第一逻辑门电路，用以根据该第一检测信号与该第二检测信号产生一第三信号；

一第二逻辑门电路，用以根据该第三信号与该原始控制信号产生一第四信号；以及

一触发器电路，用以根据该第四信号将一电压输出为该对应控制信号，并根据对应于该第一电容阵列电路的该第二检测信号选择性地重置该对应控制信号，

其中所述多个第一传递电路中的该第一者根据该对应控制信号导通以自该第一电容阵列电路传递该第一信号到该细转换器电路系统。

4.如权利要求1所述的时间交错式模拟数字转换器，其中该第一电容阵列电路对该输入信号的取样时间是基于对应于该第一电容阵列电路的该噪声整形式信号转换决定，以选择性地提前该第一电容阵列电路对该输入信号的取样时间。

5.如权利要求4所述的时间交错式模拟数字转换器，还包含：

一异步控制电路系统，用以根据一原始控制信号与一检测信号产生一第三控制信号，

其中该检测信号指示对应于该第一电容阵列电路的该噪声整形式信号转换是否完成，且该第一电容阵列电路根据该第三控制信号取样该输入信号。

6.如权利要求5所述的时间交错式模拟数字转换器，其中该异步控制电路系统包含：

一触发器电路，用以根据该检测信号将一电压输出为一第三信号，并根据一重置信号选择性地重置该第三信号；

一第一逻辑门电路，用以根据该第三信号与该原始控制信号产生该第三控制信号；以及

一反相器电路，用以根据该原始控制信号产生一第四信号；以及

一第二逻辑门电路，用以根据该原始控制信号与该第四信号产生该重置信号。

7.如权利要求1所述的时间交错式模拟数字转换器，还包含：

一检测电路系统，用以根据所述多个第一量化信号中对应于该第一电容阵列电路的一特定信号进行计数以按序产生多个第一旗标信号，根据该第二量化信号进行计数以按序产生多个第二旗标信号，根据所述多个第一旗标信号的一最后者产生一第一检测信号，并根据所述多个第二旗标信号的一最后者产生一第二检测信号，

其中所述多个第一传递电路中的该第一者的导通时间是基于该第一检测信号与该第二检测信号决定。

8.如权利要求7所述的时间交错式模拟数字转换器，其中该第一检测信号为所述多个第一旗标信号的该最后者的一延迟信号，且该第二检测信号为所述多个第二旗标信号的该最后者的一延迟信号。

9.如权利要求7所述的时间交错式模拟数字转换器，其中该检测电路系统包含：

一第一计数器电路，用以根据一第一时钟信号与该特定信号进行计数，以按序产生所述多个第一旗标信号；以及

一第二计数器电路，用以根据一第二时钟信号与该第二量化信号进行计数，以按序产生所述多个第二旗标信号。

10.如权利要求9所述的时间交错式模拟数字转换器，其中该第一计数器电路包含：

一逻辑门电路，用以检测该特定信号以产生一生效信号；以及

多个触发器电路，用以根据该第一时钟信号重置，并根据该生效信号将一电压按序输出为所述多个第一旗标信号。