CN110018712A - 半导体装置和半导体系统 - Google Patents

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Abstract

提供一种半导体装置和半导体系统。所述半导体装置包括：硬件自动时钟门控(HWACG)逻辑，被配置为提供知识产权(IP)块的时钟门控；存储器电源控制器，被配置为基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控。HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。

Description

半导体装置和半导体系统
本申请基于2018年1月8日提交到韩国知识产权局的第10-2018-0002206号韩国专利申请，并要求该韩国专利申请的优先权，该韩国专利申请的公开通过引用全部包含于此。
技术领域
本公开的示例实施例涉及一种半导体装置和半导体系统。
背景技术
片上系统(SoC)可包括：至少一个知识产权(IP)块、时钟管理单元(CMU)、和电源管理单元(PMU)。CMU向至少一个IP块提供时钟信号，然而CMU停止向未正在运行的IP块提供时钟信号，从而，减少在采用SoC的系统中的不必要的资源浪费。
为了控制时钟信号的提供，使用了时钟门控技术。为了实现时钟门控，可由使用特殊功能寄存器(SFR)的软件来控制包括在CMU中的各种时钟源(例如，多路复用电路(MUX电路)、时钟分频电路(clock dividing circuit)、短路停止电路(short stop circuit)以及时钟门控电路)。然而，通常，软件对时钟源的控制速度可能慢于硬件对时钟源的控制速度，并且根据软件的时钟源的性能低于根据硬件的时钟源的性能。因此，需要通过以硬件控制CMU的各种时钟源，来根据SoC的操作环境以精确的方式执行时钟门控。
此外，为了减少功耗，电源门控技术可用于电连接到IP块并可一起操作的各种装置(例如，存储器)。与时钟门控技术相似，电源门控技术也需要由硬件处理。
发明内容
一个或多个示例实施例提供一种半导体装置，该半导体装置也能够通过时钟门控由硬件实现的系统中的硬件来实现电源门控。
一个或多个示例实施例还提供一种半导体系统，该半导体系统也能够通过时钟门控由硬件实现的系统中的硬件来实现电源门控。
根据本公开的示例实施例，提供一种半导体装置，所述半导体装置包括：硬件自动时钟门控(HWACG)逻辑，被配置为提供知识产权(IP)块的时钟门控；存储器电源控制器，被配置为基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控。在一些实施例中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。
根据本公开的另一示例实施例，提供一种半导体装置，所述半导体装置包括：HWACG逻辑，被配置为提供IP块的时钟门控；装置电源控制器，被配置为基于提供IP块的时钟门控的HWACG逻辑来执行与IP块电连接的装置的电源门控。在一些实施例中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。
根据本公开的另一示例实施例，提供一种半导体系统，所述半导体系统包括：片上系统(SoC)，其中，SoC包括IP块和被配置为向IP块提供时钟信号的时钟管理单元(CMU)；以及与SoC电连接的至少一个外部装置。在一些实施例中，CMU包括：HWACG逻辑，被配置为提供IP块的时钟门控；存储器电源控制器，被配置为基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控。在一些实施例中，HWACG逻辑包括：第一时钟源，被配置为提供第一时钟信号；第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；第一时钟控制电路，被配置为控制第一时钟源；第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。
附图说明
通过参照附图详细描述示例实施例，以上和其他方面和特征将变得更加明显，其中：
图1是示出根据示例实施例的半导体装置的框图。
图2是示出根据示例实施例的半导体装置的框图。
图3是示出根据示例实施例的半导体装置的操作的状态图。
图4是示出根据示例实施例的半导体装置的操作的状态图。
图5是示出根据示例实施例的半导体装置的操作的时序图。
图6是示出根据另一示例实施例的半导体装置的框图。
图7是示出根据另一示例实施例的半导体装置的示例实施例的示意图。
图8是示出根据另一示例实施例的半导体装置的框图。
图9是示出根据另一示例实施例的半导体装置的框图。
图10是示出根据示例实施例的半导体系统的框图。
贯穿附图，相同的参考编号表示相同的元素。
具体实施方式
在下文中，将参照附图详细描述示例实施例。当诸如“至少一个”的表述在一列元件之后时，修饰整个列元件而不是修饰列中的单个元件。例如，表述“a、b、c中的至少一个”应被理解为：仅包括a、仅包括b、仅包括c、包括a和b二者、包括a和c二者、包括b和c二者或者包括全部的a、b和c。
图1是示出根据示例实施例的半导体装置的框图。
参照图1，根据实施例的半导体装置1包括：时钟管理单元(CMU)100、一个或多个知识产权(IP)块200和210、以及电源管理单元(PMU)300。可由片上系统(SoC)实现根据各种示例实施例的半导体装置1，但实施例不限于此。
时钟管理单元100向IP块200和IP块210提供时钟信号CLK。在本实施例中，时钟管理单元100包括：时钟组件120a、120b、120c、120d、120e、120f和120g，信道管理电路(CM)130和132，以及时钟管理单元控制器110(CMU控制器110)。时钟组件120a、120b、120c、120d、120e、120f和120g生成时钟信号以提供给IP块200和IP块210，信道管理电路130和132设置在时钟组件120f和120g与IP块200和210之间以在时钟管理单元100与IP块200和210之间提供通信信道(CH)。时钟管理单元控制器110使用时钟组件120a、120b、120c、120d、120e、120f和120g向IP块200和IP块210提供时钟信号。
时钟管理单元控制器110可使用时钟组件120a、120b、120c、120d、120e、120f和120g以及信道管理电路130和132，来执行IP块200和IP块210的时钟门控。考虑到将在后面描述的在硬件的控制下执行时钟门控，包括时钟组件120a、120b、120c、120d、120e、120f、120g以及信道管理电路130和132的电路被称为硬件自动时钟门控(HWACG)逻辑105。
在一些示例实施例中，由信道管理电路130和信道管理电路132提供的通信信道CH中的每个可被实现为符合ARM公司的低功率接口(LPI)、Q信道接口或P信道接口。然而，实施例不限于此，每个通信信道CH可被实现为符合根据预定目的确定的任意通信协议的通信信道CH。
时钟组件120a、120b、120c、120d、120e、120f和120g中的每个包括时钟源CS 124a、124b、124c、124d、124e、124f和124g以及分别控制时钟源CS 124a、124b、124c、124d、124e、124f和124g的时钟控制电路CC 122a、122b、122c、122d、122e、122f和122g。时钟源CS 124a、124b、124c、124d、124e、124f和124g中的每个可包括：多路复用(MUX)电路、时钟分频电路、短路停止电路和时钟门控电路。
时钟组件120a、120b、120c、120d、120e、120f和120g彼此形成父-子关系。在本实施例中，时钟组件120a是时钟组件120b的父节点，时钟组件120b是时钟组件120a的子节点并且是时钟组件120c的父节点。此外，时钟组件120e是两个时钟组件120f和120g的父节点，时钟组件120f和时钟组件120g是时钟组件120e的子节点。在本实施例中，被放置得最靠近锁相环(PLL)的时钟组件120a是根时钟组件，被放置得最靠近IP块200和IP块210的时钟组件120f和时钟组件120g是叶节点时钟组件。例如，时钟组件120a的时钟源124a从振荡器OSC和锁相环PLL中的至少一个接收振荡信号，并且将时钟信号CLK提供给时钟组件120b的时钟源124b，时钟源124b将时钟信号CLK提供给时钟组件120c的时钟源124c，以此类推。根据时钟组件120a、120b、120c、120d、120e、120f和120g之间的父-子关系，也在时钟控制电路122a、122b、122c、122d、122e、122f和122g之间以及时钟源124a、124b、124c、124d、124e、124f和124g之间必要地形成这样的父-子关系。此外，在时钟组件120f与信道管理电路130之间形成父-子关系。
时钟控制电路122a、122b、122c、122d、122e、122f和122g在父节点与子节点之间发送和接收时钟请求REQ及其确认信息ACK，并提供时钟信号。
当IP块200不需要时钟信号时，例如，当要求IP块200处于睡眠状态时，时钟管理组件100可停止向IP块200提供时钟信号。
具体地，在时钟管理单元100或时钟管理单元控制器110的控制下，信道管理电路130将用于停止提供时钟信号的第一信号发送至IP块200。在完成处理中的工作后，已经接收到第一信号的IP块200将用于停止提供时钟信号的第二信号发送至信道管理电路130。信道管理电路130从IP块200接收第二信号，然后请求与其父节点对应的时钟组件120f停止提供时钟信号。
例如，如果由信道管理电路130提供的通信信道CH符合Q信道接口，则信道管理电路130可向IP块200提供具有第一逻辑值(例如，逻辑低，在下文中，由L表示)的QREQ信号作为第一信号。此后，信道管理电路130从IP块200接收具有第一逻辑值的QACCEPT信号作为第二信号，然后将具有第一逻辑值的时钟请求REQ发送至时钟组件120f。在这种情况下，具有第一逻辑值的时钟请求REQ被称为“时钟提供停止请求”。
已经接收到具有第一逻辑值的时钟请求REQ(即，时钟提供停止请求)的时钟控制电路122f禁用时钟源124f(例如，时钟门控电路)以停止提供时钟信号，因此，IP块200进入睡眠模式。在本过程中，时钟控制电路122f可向信道管理电路130提供具有第一逻辑值的确认信息ACK。即使信道管理电路130已经将具有第一逻辑值的时钟提供停止请求发送至时钟控制电路122f，然后已经从时钟控制电路122f接收到具有第一逻辑值的确认信息ACK，也不能保证已经停止从时钟源124f提供时钟。然而，确认信息ACK仅具有这样的意义：时钟控制电路122f已经识别出作为信道管理电路130的父节点的时钟组件120f不再需要向信道管理电路130提供时钟。
时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求REQ发送至与其父节点对应的时钟组件120e的时钟控制电路122e。如果IP块210也不需要时钟信号，例如，如果时钟控制电路122e从时钟控制电路122g接收到时钟提供停止请求，则时钟控制电路122e禁用时钟源124e(例如，时钟分频电路)以停止提供时钟信号。因此，IP块200和IP块210可进入睡眠模式。
可对其他时钟控制电路122a、122b、122c和122d类似地执行该操作。
如果时钟组件120f的时钟控制电路122f将具有第一逻辑值的时钟请求REQ发送至与其父节点对应的时钟组件120e的时钟控制电路122e，但IP块210正处于运行状态，则时钟控制电路122e不能禁用时钟源124e。此后，直到IP块210不再需要时钟信号时，时钟控制电路122e才可禁用时钟源124e，并将具有第一逻辑值的时钟请求REQ发送至与其父节点对应的时钟控制电路122d。也就是说，仅在时钟控制电路122e从与子节点对应的所有时钟控制电路122f和时钟控制时钟122g接收到时钟提供停止请求时，时钟控制电路122e才可禁用时钟源124e。
当IP块200与所有禁用的时钟源124a、124b、124c、124d、124e、124f和124g从睡眠状态进入运行状态时，时钟管理单元100恢复向IP块200和IP块210提供时钟信号。
信道管理电路130将具有第二逻辑值(例如，逻辑高，在下文中，由H表示)的时钟请求REQ发送至与其父节点对应的时钟组件120f的时钟控制电路122f，并等待来自时钟控制单元122f的确认信息ACK。这里，具有第二逻辑值的时钟请求REQ被称为“时钟提供请求”，并且时钟提供请求的确认信息ACK表示恢复从时钟源124f提供时钟。时钟控制电路122f不能直接启用时钟源124f(例如，时钟门控电路)，而时钟控制电路122f等待从父节点提供时钟信号。
然后，时钟控制电路122f发送具有第二逻辑值的时钟请求REQ。也就是说，将时钟提供请求发送至与其父节点对应的时钟控制电路122e，时钟控制电路122f等待来自时钟控制电路122e的确认信息ACK。可对时钟控制电路122a、122b、122c和122d类似地执行该操作。
时钟控制电路122a是已经从时钟控制电路122b接收到具有第二逻辑值的时钟请求REQ的根时钟组件。时钟控制电路122a启用时钟源124a(例如，多路复用电路)，并将确认信息ACK发送至时钟控制电路122b。当以这种方式顺序启用时钟源124b、124c、124d和124e时，时钟控制电路122e将提供已经恢复从时钟源124e提供时钟的通知的确认信息ACK发送至时钟控制电路122f。已经接收到确认信息ACK的时钟控制电路122f启用时钟源124f以向IP块200提供时钟信号并向信道管理电路130提供确认信息ACK。
时钟控制电路122a、122b、122c、122d、122e、122f和122g以全握手模式操作，其中，在全握手模式，在父节点与子节点之间发送和接收时钟请求REQ和确认信息ACK。握手模式指的是被ACK消息跟随的REQ消息的消息序列。时钟控制电路122a、122b、122c、122d、122e、122f和122g以硬件控制时钟源124a、124b、124c、124d、124e、124f和124g。因此，时钟控制电路控制提供给IP块200和IP块210的时钟信号。该控制包括一个或多个IP块200和210的时钟门控。
这些时钟控制电路122a、122b、122c、122d、122e、122f和122g可将时钟请求REQ发送至父节点，控制时钟源124a、124b、124c、124d、124e、124f和124g，并可在时钟管理单元控制器110的控制下操作。在一些示例实施例中，时钟控制电路122a、122b、122c、122d、122e、122f和122g可包括响应于在父节点与子节点之间发送和接收的时钟请求REQ分别控制时钟源124a、124b、124c、124d、124e、124f和124g的有限状态机(FSM)。
图2是示出根据示例实施例的半导体装置的框图。
参照图2，根据示例实施例的半导体装置2可包括：HWACG逻辑105和存储器(MEM)电源控制器400。
如以上参照图1所述，HWACG逻辑105可包括：时钟组件120a、120b、120c、120d、120e、120f和120g以及信道管理电路130和132，并可使用这些元件执行IP块200的时钟门控。
当HWACG逻辑105执行IP块200的时钟门控时，存储器电源控制器400执行电连接到IP块200的存储器410的电源门控。具体地，存储器电源控制器400根据HWACG逻辑105的时钟组件120a、120b、120c、120d、120e、120f和120g的操作来执行存储器410的电源门控。
例如，存储器电源控制器400监视从HWACG逻辑105的时钟源124f输出的时钟信号CLK，并在从时钟源124f输出的时钟信号CLK被门控时，执行存储器410的电源门控，因此，减少了存储器410中的功耗。
如果从时钟源124f输出的时钟信号CLK是门控的，则这表示IP块200处于未运行状态(例如，睡眠状态)，此外，这表示由IP块200使用的存储器410也处于未使用状态。当然，这样的方案假设存储器410仅由IP块200使用。如果处于运行状态的IP块210也使用存储器410，则不能仅通过IP块200处于未运行状态的事实来执行存储器410的电源门控。
具体地，存储器电源控制器400可向存储器410提供用于执行存储器410的电源门控的电源门控使能信号PGEN。
例如，当电源门控使能信号PGEN具有第一逻辑值(例如，L)时，不执行存储器410的电源门控。不同于此，当电源门控使能信号PGEN具有第二逻辑值(例如，H)时，执行存储器410的电源门控。
此外，存储器电源控制器400可在执行存储器410的电源门控的同时，向存储器410提供用于保持存储在存储器410中的数据的驻留信号RETN和电源门控使能信号PGEN。
例如，当驻留信号RETN具有第一逻辑值(例如，L)时，执行存储器410的驻留操作。不同于此，当驻留信号RETN具有第二逻辑值(例如，H)时，不执行存储器410的驻留操作。
存储器电源控制器400还可输出第一芯片使能信号CEN0。地址解码器205可解码从IP块200提供的并对于涉及存储器410的操作是必要的地址信息，并且可输出解码的地址信息作为第二芯片使能信号CEN1。第一芯片使能信号CEN0和第二芯片使能信号CEN1可在接受预定逻辑操作G0后，被提供给存储器410的芯片使能信号引脚。
在一些实施例中，第一芯片使能信号CEN0和第二芯片使能信号CEN1的配置仅是示例，并且可在本公开的范围内由本领域的技术人员修改。
图3是示出根据示例实施例的半导体装置的操作的状态图。
参照图3，根据示例实施例的半导体装置2的存储器410可具有如下多个状态M1至M8之一。
第一状态M1表示存储器410处于运行状态。
第二状态“DISABLE_CEN”M2表示存储器410已经被切换到未运行状态，其中，第二状态M2是芯片使能信号CEN具有第二逻辑值(例如，H)的状态。如以上参照图2所述，在图3中示出的芯片使能信号CEN可以是在第一芯片使能信号CEN0和第二芯片使能信号CEN1接受预定逻辑操作G0之后提供给芯片使能信号引脚的信号。
第三状态“PUT_RETENTION”M3表示在执行存储器410的电源门控之前执行存储器410的驻留操作，其中，第三状态M3是驻留信号RETN具有第一逻辑值(例如，L)的状态。
第四状态“CUTOFF_PWR”M4表示开始执行暂时断开向存储器410供电的电源门控，其中，第四状态M4是电源门控使能信号PGEN具有第二逻辑值(例如，H)的状态。
第五状态M5表示阻止向存储器410供电并且因此存储器410被完全关闭的状态。
第六状态“TURNON_PWR”M6表示电源门控被完成并且向存储器410供电，其中，第六状态M6是电源门控使能信号PGEN具有第一逻辑值(例如，L)的状态。
第七状态“OUT_RETENTION”M7表示存储器410的电源门控被完成，先前存储的数据被恢复，然后存储器410的驻留操作被完成，其中，第七状态M7是驻留信号RETN具有第二逻辑值(例如，H)的状态。
第八状态“ENABLE_CEN”M8表示存储器410被切换回运行状态，其中，第八状态M8是电源门控使能信号PGEN具有第一逻辑值(例如，L)的状态。
此后，存储器410被切换到上述第一状态M1，并且可根据芯片使能信号CEN、电源门控使能信号PGEN和驻留信号RETN的转换来重复状态切换。
图4是示出根据示例实施例的半导体装置的操作的状态图。
参照图4，在根据示例实施例的半导体装置2的HWACG逻辑105中操作的时钟控制电路122a、122b、122c、122d、122e、122f和122g的每个具有如下多个状态C1至C5中的任意一个。为了方便，虽然将仅描述被示出为具有图1中的父节点和子节点的时钟控制电路122e，但是多个状态C1至C5可同样适用于其他时钟控制电路122a、122b、122c、122d、122f和122g。
第一状态C1表示时钟信号CLK从时钟源124e被输出，其中，第一状态C1是时钟控制电路122e正在运行的状态。
第二状态“STOP_LOCAL_COMPONENT”C2表示时钟源124e已经停止时钟信号CLK的输出，其中，第二状态C2是驻留信号RETN具有第一逻辑值(例如，L)的状态。
第三状态“STOP_PARENT_COMPONENT”C3表示时钟控制电路122e已经将具有第一逻辑值的时钟请求REQ(“时钟提供停止请求”)发送至其父时钟控制电路122d，其中，第三状态C3是电源门控使能信号PGEN具有第二逻辑值(例如，H)的状态。
第四状态C4表示时钟控制电路122e禁用时钟源124e以停止提供时钟信号的状态。
第五状态“CHILD_WAKEUO_REQ”C5表示时钟控制电路122e已经从其子时钟控制电路122f或122g接收到具有第二逻辑值的时钟请求REQ(“时钟提供请求”)，其中，第五状态C5是电源门控使能信号PGEN具有第一逻辑值(例如，L)的状态。
此后，时钟控制电路122e被切换到上述第一状态C1，并且可根据HWACG逻辑105的全握手操作以及电源门控使能信号PGEN和驻留信号RETN的转换来重复状态切换。
在根据示例实施例的半导体装置2的HWACG逻辑105中操作的信道管理电路130可具有如下多个状态Q1至Q7中的任意一个。
第一状态“Q_RUN”Q1表示IP块200正在运行的状态。
第二状态“Q_CLK_REQ”Q2表示信道管理电路130将静默请求(quiescencerequest)发送至IP块200的状态。
由于在由ARM公司发行的文献“低功率接口规范(Low Power InterfaceSpecification)”中公开了在信道管理电路130与IP块200之间定义的静默请求的内容，所以将省略其详细描述。
第三状态“Q_CHECK”Q3表示IP块200向信道管理电路130提供接受相应的静默请求的响应的状态。
第四状态“Q_STOPPED”Q4表示IP块200接受相应的静默请求被切换到空闲状态的状态。
第五状态“Q_EXIT”Q5表示IP块200的空闲状态被完成且IP块200唤醒的状态。
此后，信道管理电路130被切换到上述第一状态Q1，并可重复状态切换以及HWACG逻辑105的全握手操作。
第六状态“Q_DENY”Q6和第七状态“Q_CONTINUE”Q7指示在信道管理电路130将停止请求发送至IP块200但IP块200拒绝停止请求时的状态变化。由于在由ARM公司发行的文献“低功率接口规范”公开了其内容，所以将省略其详细描述。
特别地，可在信道管理电路130的第四状态Q4中切换时钟控制电路122a、122b、122c、122d、122e、122f中的包括在叶时钟组件120f中的时钟控制电路122f的第一状态C1。
具体地，当在信道管理电路130的第四状态Q4中在HWACG逻辑105中生成的时钟请求REQ转换为第一逻辑值时，时钟控制电路122f可被切换到第一状态C1，当在时钟控制电路122f的第一状态Q1中在HWACG逻辑105中生成的确认信息ACK转换为第一逻辑值时，信道管理电路130可被切换到第四状态Q4。
图5是示出根据示例实施例的半导体装置的操作的时序图。
参照图5，表述“130状态”指示以上参照图4描述的信道管理电路130的状态变化，表述“120状态”指示以上参照图4描述的时钟组件120e的时钟控制电路122e随时间的状态变化。
在图5中，假设由信道管理电路130提供的通信信道CH符合Q信道接口。然而，这仅是示例，通信信道CH不限于此。
在T1时刻前，时钟控制电路122e在运行状态下操作，且从时钟源124e输出时钟信号CLK。也就是说，时钟控制电路122e处于参照图4描述的第一状态C1。
信道管理电路130也在运行状态下操作。也就是说，信道管理电路130处于参照图4描述的第一状态Q1。
从IP块200发送至信道管理电路130的QACTIVE信号具有用于指示当前有任务要处理的含义的第二逻辑值(例如，H)。也就是说，IP块200处于运行状态。
由于提供给存储器410的芯片使能信号CEN具有第一逻辑值(例如，L)，所以存储器410也处于运行状态。
在T1时刻，从IP块200发送至信道管理电路130的QACTIVE信号转换为第一逻辑信号(例如，L)。第一逻辑值的QACTIVE信号可指示IP块可接受从信道管理电路130提供的静默请求。
因此，在T1时刻，信道管理电路130被切换到参照图4描述的第二状态Q2。
在T2时刻，从信道管理电路130发送至IP块200的QREQ信号转换为第一逻辑值(例如，L)。第一逻辑值的QREQ信号可指示IP块200的静默请求。
在T3时刻，从IP块200发送至信道管理电路130的QACCEPT信号转换为第一逻辑值(例如，L)。第一逻辑值的QACCEPT信号可指示IP块200接受相应的静默请求的响应。
因此，在T3时刻，信道管理电路130被切换到参照图4描述的第三状态Q3。此后，在T4时刻到来之前，信道管理电路130再次被切换到参照图4描述的第四状态Q4。
当QACCEPT信号在T3时刻转换为第一逻辑值时，提供给存储器410的芯片使能信号CEN从第一逻辑值(例如，L)转换为第二逻辑值(例如，H)。因此，存储器410可被切换到未运行状态。也就是说，T3时刻可以是存储器410从图3的第一状态M1被切换到的第二状态M2的时刻。
也就是说，由于IP块200在T3时刻进入空闲状态，所以仅由IP块200使用的存储器410也被切换到未运行状态，因此节省电力。
在T4时刻，时钟控制电路122f被切换到参照图4描述的第二状态C2。也就是说，由于在T4时刻之前在信道管理电路130通过信道CH向IP块200发送信号和从IP块200接收信号之后IP块200进入空闲状态，所以时钟源124f停止时钟信号CLK的输出(参见图5的“CLK使能”)。信道管理电路130维持参照图4描述的第四状态Q4。
在T4时刻，提供给存储器410的驻留信号RETN可从第二逻辑值(例如，H)转换为第一逻辑值(例如，L)。因此，存储器410的驻留操作被执行。
也就是说，时刻T4可以是存储器410从图3的第二状态M2切换到第三状态M3的时刻。
在T5时刻，时钟控制电路122f被切换到参照图4描述的第三状态C3。也就是说，例如，时钟控制电路122f将具有第一逻辑值的时钟请求REQ(“时钟提供停止请求”)发送至其父时钟控制电路122e。因此，时钟控制电路122e的父节点之间的时钟源控制操作被执行。
在T5时刻，提供给存储器410的电源门控使能信号PGEN可从第一逻辑值(例如，L)转换为第二逻辑值(例如，H)。因此，存储器410的电源门控被执行。
也就是说，T5时刻可以是存储器410从图3的第三状态M3被切换到第四状态M4的时刻。此后，在T7时刻到来之前，存储器410再次被切换到参照图3描述的第五状态M5。
在T6时刻，时钟控制电路122f被切换到参照图4描述的第四状态C4。也就是说，时钟控制电路122f处于禁用时钟源124f以停止提供时钟信号的状态。
此后，在T7时刻，从IP块200发送至信道管理电路130的QACTIVE信号转换为第二逻辑值(例如，H)。也就是说，IP块200通过第二逻辑值的QACTIVE信号通知信道管理电路130：IP块200将唤醒。
此外，提供给存储器410的电源门控使能信号PGEN可从第二逻辑值(例如，H)转换为第一逻辑值(例如，L)。因此，存储器410的电源门控被完成。
也就是说，T7时刻可以是存储器410从图3的第五状态M5被切换到第六状态M6的时刻。
此外，时钟控制电路122f被切换到参照图4描述的第五状态C5。也就是说，时钟控制电路122f(如果存在子节点则从子节点接收“时钟提供请求”)将“时钟提供请求”发送至其父节点。
因此，在T8时刻，例如，时钟源124f恢复时钟信号CLK的输出(参见图5的“CLK使能”)。
在T9时刻，时钟控制电路122f被切换到参照图4描述的第一状态C1。也就是说，时钟控制电路122f将时钟信号CLK输出到IP块200。
在T9时刻，提供给存储器410的驻留信号RETN可从第一逻辑值(例如，L)转换为第二逻辑值(例如，H)。因此，存储器410的驻留操作被完成。
也就是说，T9时刻可以是存储器410从图3的第六状态M6被切换到第七状态M7的时刻。
在T10时刻，从信道管理电路130发送至IP块200的QREQ信号转换为第二逻辑值(例如，H)。此外，信道管理电路130从参照图4描述的第四状态Q4被切换到指示IP块200从空闲状态唤醒的第五状态Q5。
在T11时刻，当IP块200唤醒时，提供给410的芯片使能信号CEN可从第二逻辑值(例如，H)转换为第一逻辑值(例如，L)。因此，存储器410可被切换到运行状态。
也就是说，T11时刻可以是存储器410从图3的第七状态M7被切换到第八状态M8的时刻。
在T12时刻，从IP块200发送至信道管理电路130的QACCEPT信号转换为第二逻辑值(例如，H)，信道管理电路130再次被切换到图4的第一状态Q1，使得可以重复该操作。
总之，当IP块200空闲时，因为从T3时刻到T11时刻芯片使能信号CEN变为第二逻辑值(例如，H)，所以存储器410处于未运行状态，并且因为提供给存储器410的驻留信号RETN变为第一逻辑值(例如，L)，所以从T4时刻到T9时刻执行驻留操作。
此外，因为从T5时刻到T7时刻提供给存储器410的电源门控使能信号PGEN变为第二逻辑值(例如，H)，所以执行电源门控。
这样，在其中执行存储器410的电源门控的第一周期I包括在在其中执行IP块200的时钟门控的第二周期II中。
如从前面的参照图2至图5的描述可以看出，根据示例实施例的半导体装置2识别由硬件操作的HWACG逻辑105执行IP块200的时钟门控的时间，因此在合适的时间以硬件执行由IP块200使用的存储器410的电源门控，从而迅速且精确地减少包括电力的资源的消耗。
图6是示出根据另一示例实施例的半导体装置的框图。
参照图6，根据示例实施例的半导体装置3可包括：HWACG逻辑105、存储器电源控制器400和选择电路420。
与图2不同，设置在存储器电源控制器400与存储器410之间的选择电路420可从存储器电源控制器400接收第一电源门控使能信号PGEN0。选择电路420可从电源管理单元(PMU)300接收第二电源门控使能信号PGEN1。
此后，选择电路420向存储器410提供第一电源门控使能信号PGEN0和第二电源门控使能信号PGEN1中的任意一个作为用于执行存储器410的电源门控的第三电源门控使能信号PGEN2。
具体地，当正在执行存储器410的电源门控的同时需要保持存储在存储器410中的数据时，选择电路420可向存储器410提供从存储器电源控制器400接收的第一电源门控使能信号PGEN0作为第三电源门控使能信号PGEN2。
不同于此，当正在执行存储器410的电源门控的同时不需要保持存储在存储器410中的数据时，选择电路420可向存储器410提供从电源管理单元300接收的第二电源门控使能信号PGEN1作为第三电源门控使能信号PGEN2。换言之，当不需要保持存储在存储器410中的数据时，电源管理单元300可直接关闭存储器410。
根据本实施例，当不需要保持存储在存储器410中的数据时，可使用电源管理单元300来更加迅速地执行存储器410的电源门控。
图7是示出根据另一示例实施例的半导体装置的示例实施例的示意图。
参照图7，根据示例实施例的半导体装置3的选择电路420可包括：第一隔离单元4202和第二隔离单元4204。
第一隔离单元4202接收从存储器电源控制器400提供的第一电源门控使能信号PGEN0和从电源管理单元300提供的第二电源门控使能信号PGEN1，并输出它们中的任意一个作为第三电源门控使能信号PGEN2。
第二隔离单元4204接收从存储器电源控制器400提供的第一驻留信号RETN0和从电源管理单元300提供的第二驻留信号RETN1，并输出它们中的任意一个作为第三驻留信号RETN2。
例如，当存储器电源控制器400正在操作时，存储器电源控制器400向存储器410提供第一电源门控使能信号PGEN0或第一驻留信号RETN0，因此执行存储器410的电源门控。
不同于此，当执行包括在存储器电源控制器400中的电源域的电源门控时，也可关闭存储器电源控制器400，使得存储器410不能被直接地控制。换言之，在这种情况下，存储器电源控制器400不能向存储器410提供第一电源门控使能信号PGEN0或第一驻留信号RETN0。
在这种情况下，电源管理单元300启用第一隔离单元4202，使得第一隔离单元4202输出第二电源门控使能信号PGEN1作为第三电源门控使能信号PGEN2。此外，电源管理单元300启用第二隔离单元4204，使得第二隔离单元4204输出第二驻留信号RETN1作为第三驻留信号RETN2。
然而，本实施例仅是用于实现选择电路420的示例，并且选择电路420可以根据需要改变其实现方式。
图8是示出根据另一示例实施例的半导体装置的框图。
参照图8，根据示例实施例的半导体装置4可包括：HWACG逻辑105和装置(DEV)电源控制器402。
当HWACG逻辑105执行IP块200的时钟门控时，装置电源控制器402执行电连接到IP块200的装置412的电源门控。具体地，装置电源控制器402根据HWACG逻辑105的时钟组件120a、120b、120c、120d、120e、120f和120g的操作来执行装置412的电源门控。
这里，装置412指的是可以与IP块200协力操作的任意电气装置。特别地，在一些示例实施例中，装置412可指支持驻留功能的任意电气装置。
本实施例与图2的实施例的不同之处在于：要接受电源门控的对象不限于存储器410，针对实质上相同的操作处理将省略冗余的描述。
图9是示出根据另一示例实施例的半导体装置的框图。
参照图9，根据示例实施例的半导体装置5可包括：HWACG逻辑105、装置电源控制器402和选择电路420。
不同于图8，设置在装置电源控制器402与装置412之间的选择电路420可从装置电源控制器402接收第一电源门控使能信号PGEN0。选择电路420可从电源管理单元300接收第二电源门控使能信号PGEN1。
此后，选择电路420向装置412提供第一电源门控使能信号PGEN0和第二电源门控使能信号PGEN1中的任意一个作为用于执行装置412的电源门控的第三电源门控使能信号PGEN2。
这里，装置412指的是可以与IP块200协力操作的任意电气装置。特别地，在一些示例实施例中，装置412可指支持驻留功能的任意电气装置。
本实施例与图6的实施例的不同之处在于：要接受电源门控的对象不限于存储器410，针对实质上相同的操作处理将省略冗余的描述。
图10是示出根据示例实施例的半导体系统的框图。
参照图10，根据一些示例实施例的半导体系统包括：具有上述特征的SoC1、处理器10、存储器装置20(例如，易失性存储器，诸如，随机存取存储器(RAM)、静态RAM(SRAM)和动态RAM(DRAM)等)、显示装置30、网络装置40、储存装置50(例如，非易失性存储器，诸如，只读存储器(RAM)、可编程只读存储器(PROM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)和闪存等)和输入/输出装置60。SoC1、处理器10、存储器装置20、显示装置30、网络装置40、存储装置50和输入/输出装置60可通过总线70彼此发送和接收数据。这里，存储器装置20可对应于上述存储器410。
根据各种示例实施例描述的SoC1中的IP块可包括：用于控制存储器装置20的存储器控制器、用于控制显示装置30的显示控制器、用于控制网络装置40的网络控制器、用于控制存储装置50的储存控制器和用于控制输入/输出装置60的输入/输出控制器。半导体系统还可包括用于控制这些装置的额外的处理器10。
根据上述各种示例实施例，半导体装置和半导体系统识别在由硬件操作的HWACG逻辑105执行IP块200的时钟门控时的时间，因此在合适的时间以硬件执行由IP块200使用的存储器410的电源门控，从而迅速且精确地减少包括电力的资源的消耗。
虽然已经出于说明的目的公开了示例实施例，但是本领域的技术人员将理解，在不脱离所附权利要求中公开的本公开的范围和精神的情况下，各种修改、增加和替换是可行的。

Claims (20)

1.一种半导体装置，包括：
硬件自动时钟门控HWACG逻辑，被配置为：提供知识产权IP块的时钟门控；
存储器电源控制器，被配置为：基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控，
其中，HWACG逻辑包括：
第一时钟源，被配置为提供第一时钟信号；
第二时钟源，被配置为接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；
第一时钟控制电路，被配置为控制第一时钟源；
第二时钟控制电路，被配置为基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。
2.根据权利要求1所述的半导体装置，其中，HWACG逻辑还被配置为提供从第一时刻开始并在第二时刻结束的IP块的时钟门控，
存储器电源控制器还被配置为：向存储器提供用于执行从第三时刻开始并在第四时刻结束的电源门控的电源门控使能信号，第三时刻发生在第一时刻之后，第四时刻发生在第二时刻之前或在第二时刻。
3.根据权利要求2所述的半导体装置，其中，存储器电源控制器还被配置为：在第三时刻之前向存储器提供用于使得存储在存储器中的数据保持的驻留信号。
4.根据权利要求1所述的半导体装置，其中，存储器电源控制器还被配置为：通过将芯片使能信号设置为无效电平，然后将第一驻留信号设置为有效电平，然后将电源门控使能信号设置为有效电平，来执行存储器的电源门控，
第二时钟源的操作状态转换基于电源门控使能信号。
5.根据权利要求1所述的半导体装置，还包括：
电源管理单元；
选择电路，被配置为：
从存储器电源控制器接收第一电源门控使能信号，
从电源管理单元接收第二电源门控使能信号，
基于第一电源门控使能信号和第二电源门控使能信号中的至少一个来向存储器提供第三电源门控使能信号。
6.根据权利要求5所述的半导体装置，其中，选择电路包括：第一隔离单元和第二隔离单元，
第一隔离单元连接到存储器电源控制器、电源管理单元以及存储器，
第一隔离单元被配置为向存储器提供第三电源门控使能信号，
第二隔离单元连接到存储器电源控制器、电源管理单元以及存储器，
第二隔离单元被配置为向存储器提供第二驻留信号。
7.根据权利要求6所述的半导体装置，其中，电源管理单元被配置为在存储器电源控制器被关闭的时刻向第二隔离单元提供第三驻留信号。
8.一种半导体装置，包括：
硬件自动时钟门控HWACG逻辑，被配置为提供知识产权IP块的时钟门控；
装置电源控制器，被配置为：基于提供IP块的时钟门控的HWACG逻辑来执行与IP块电连接的装置的电源门控，
其中，HWACG逻辑包括：
第一时钟源，被配置为提供第一时钟信号；
第二时钟源，被配置为：接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；
第一时钟控制电路，被配置为控制第一时钟源；
第二时钟控制电路，被配置为：基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。
9.根据权利要求8所述的半导体装置，其中，HWACG逻辑还被配置为提供从第一时刻开始并在第二时刻结束的IP块的时钟门控，
装置电源控制器还被配置为：向所述装置提供用于执行从第三时刻开始并在第四时刻结束的电源门控的电源门控使能信号，第三时刻发生在第一时刻之后，第四时刻发生在第二时刻之前或在第二时刻。
10.根据权利要求9所述的半导体装置，其中，装置电源控制器还被配置为在第三时刻之前向所述装置提供用于执行装置的驻留操作的驻留信号。
11.根据权利要求8所述的半导体装置，还包括：
电源管理单元；
选择电路，被配置为：
从装置电源控制器接收第一电源门控使能信号，
从电源管理单元接收第二电源门控使能信号，
基于第一电源门控使能信号和第二电源门控使能信号中的至少一个来向所述装置提供第三电源门控使能信号。
12.根据权利要求11所述的半导体装置，其中，选择电路包括：第一隔离单元和第二隔离单元，
第一隔离单元连接到装置电源控制器、电源管理单元以及所述装置，
第一隔离单元被配置为向所述装置提供第三电源门控使能信号，
第二隔离单元连接到装置电源控制器、电源管理单元以及所述装置，
第二隔离单元被配置为向所述装置提供第二驻留信号。
13.根据权利要求12所述的半导体装置，其中，电源管理单元被配置为在关闭装置电源控制器的时刻向第二隔离单元提供第三驻留信号。
14.一种半导体系统，包括：
片上系统SoC，包括：
知识产权IP块，
时钟管理单元CMU，被配置为向IP块提供时钟信号；
与SoC电连接的至少一个外部装置，
其中，时钟管理单元CMU包括：
硬件自动时钟门控HWACG逻辑，被配置为提供IP块的时钟门控；
存储器电源控制器，被配置为：基于为IP块提供时钟门控的HWACG逻辑来执行与IP块电连接的存储器的电源门控，
其中，HWACG逻辑包括：
第一时钟源，被配置为提供第一时钟信号；
第二时钟源，被配置为：接收由第一时钟源提供的第一时钟信号，并向IP块提供第二时钟信号；
第一时钟控制电路，被配置为控制第一时钟源；
第二时钟控制电路，被配置为：基于IP块的操作状态将时钟请求发送至第一时钟控制电路，并控制第二时钟源。
15.根据权利要求14所述的半导体系统，其中，HWACG逻辑还被配置为提供从第一时刻开始并在第二时刻结束的IP块的时钟门控，
存储器电源控制器还被配置为：向存储器提供用于执行从第三时刻开始并在第四时刻结束的电源门控的电源门控使能信号，第三时刻发生在第一时刻之后，第四时刻发生在第二时刻之前或在第二时刻。
16.根据权利要求15所述的半导体系统，其中，存储器电源控制器还被配置为：在第三时刻之前向存储器提供用于使得存储在存储器中的数据保持的驻留信号。
17.根据权利要求14所述的半导体系统，其中，存储器电源控制器还被配置为：通过将芯片使能信号设置为无效电平，然后将第一驻留信号设置为有效电平，然后将电源门控使能信号设置为有效电平，来执行存储器的电源门控，
第二时钟源的操作状态转换基于电源门控使能信号。
18.根据权利要求14所述的半导体系统，还包括：
电源管理单元；
选择电路，被配置为：
从存储器电源控制器接收第一电源门控使能信号，
从电源管理单元接收第二电源门控使能信号，
基于第一电源门控使能信号和第二电源门控使能信号中的至少一个来向存储器提供第三电源门控使能信号。
19.根据权利要求18所述的半导体系统，其中，选择电路包括：第一隔离单元和第二隔离单元，
第一隔离单元连接到存储器电源控制器、电源管理单元以及存储器，
第一隔离单元还被配置为向存储器提供第三电源门控使能信号，
第二隔离单元连接到存储器电源控制器、电源管理单元以及存储器，
第二隔离单元还被配置为向存储器提供第二驻留信号。
20.根据权利要求19所述的半导体系统，其中，电源管理单元被配置为在存储器电源控制器被关闭的时刻向第二隔离单元提供第三驻留信号。
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