KR101412676B1 - 무선 송수신기에서 슬립 모드들의 제어 - Google Patents

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Abstract

본 발명은 송수신기 또는 수신기에서 슬립 모드들의 제어를 위한 방법 및 장치에 관한 것이다. 특히, 송수신기는 송수신기 내의 컴포넌트들의 적어도 일부에 대한 슬립 기간들과 관련한 타이밍 정보를 결정하기 위해 구성된 프로세서를 포함한다. 송수신기는 또한 프로세서로부터 슬립 기간들과 관련한 정보를 수신하기 위해 프로세서에 연결되고 프로세서와 독립적으로 전력 감소 기간 동안 송수신기의 컴포넌트들의 적어도 일부의 셧다운을 실행하도록 구성되는 슬립 제어 로직을 포함한다.

Description

무선 송수신기에서 슬립 모드들의 제어{CONTROL OF SLEEP MODES IN A WIRELESS TRANSCEIVER}
본 발명은 송수신기에서 슬립 모드의 제어를 위한 장치 및 방법에 관한 것이며, 특히, 하드웨어로 구현된 슬립 모드 제어기를 이용하여 다양한 슬립모드의 자동 제어를 위한 장치 및 방법에 관한 것이다.
본 출원은 2005년 3월 11일 출원된 "RECEIVED SLEEP MODE CONTROLLER"라는 명칭의 가출원 60/660,916을 우선권으로 청구하는데, 상기 가출원은 본 출원의 양수인에게 양도되었으며, 본 명세서에 참조된다.
모바일 폰과 같은 배터리 전력 공급 장치에서 에너지의 보존은 이러한 장치에 유용한 제한된 에너지를 최대화하기 위해 중요한 개념이다. 모바일 폰과 같은 모바일 장치의 동작 동안, 상기 장치 내의 소정의 전력 소모 유닛은 모바일 장치의 성능에 악영향을 주지 않고 일시적으로 파워 다운될 수 있음이 알려져 있다. "슬립(sleep)"으로 알려진, 파워 다운은 전류 소모 유닛이 연속적이 아니라 주기적으로만 전력을 소모하게 하므로, 전력 절약을 할 수 있다.
장치의 배터리 수명을 증가시키기 위해, 장치 내의 다양한 전류 소모 유닛을 전력 절약 모드로 설정하고 저전력 슬립 회로를 이용하여 시스템 시간을 유지하는 것이 알려져 있다. 특히, 모바일 장치에서 정확한 시스템 타이밍을 위해 사용되는 전압 제어 온도 보상 발진기(VCTCXO)의 높은 전류 소모(결국, 전력 사용)로 인해, 슬립 회로에 대한 시스템 시간을 유지하기 위해 상기 장치를 사용하는 것은 에너지 효율적이지 않다. 결론적으로, 훨씬 낮은 전력을 소비하고, 통상적으로 상당히 높은(예를 들어, 19.2 MHz) VCTCXO 주파수보다는 더 낮은 주파수(예를 들어, 30-60 KHz)에서 수정 발진기에 의해 클록킹되는 슬립 제어기를 사용함으로써 슬립 또는 전력 절약 모드 동안 시스템 타이밍을 유지하는 것이 알려져 있다. 슬립 제어기 클록킹 장치로서 비용 효율적인 수정 발진기를 사용하는 것은 클록 주파수가 온도와 함께 드리프팅되는 경향이 있기 때문에 시간 유지에서 소정의 정확성이 희생된다. 이러한 클록은 달리 "슬립 클록" 또는 "슬로우 클록"으로 알려져 있다. 따라서, 모바일 장치가 휴지상태일 때, 시스템 클록 또는 "패스트 클록"( 및 VCTCXO)이 오프된다. 슬립 클록은 시스템을 동작시키기 위한 타이머로서 사용된다. 동작시, 일단 패스트 클록이 동작된 후 안정적이 되면, 시스템 타이밍은 다시 한 번 패스트 클록으로 넘겨진다.
게다가, 직교 주파수 분할 다중(OFDM) 시스템에서와 같이, 버스트 타입 통신을 수신하는 송수신기의 소정 타입에서, 이러한 시스템들의 특성은 시스템 리소스가 실질적으로 사용될 때의 주기적 특성으로 인해 슬립 모드 사용을 자신에게 부여한다. 그러나 이러한 장치에서, 컴포넌트들을 셧다운(shut down)시키거나 컴포넌트들을 웨이크-업(wake up)하기 위한 타이밍 이벤트의 소프트웨어 실행의 사용은, 컴포넌트의 셧다운을 위해 잠재적으로 사용가능한 시간의 불충분한 사용으로 인해 슬립 모드 동안 에러를 유발하거나 전력 소비의 효율적인 감소를 초래하지 않는 레이턴시(latency)들을 야기할 수 있다.
본 발명의 일 특징에 따라, 무선 송수신기가 개시되는데, 무선 송수신기는 무선 송수신기 내의 컴포넌트의 적어도 일부에 대해 슬립 기간과 관련한 시간 정보를 결정하기 위해 구성된 프로세서; 및 프로세서로부터 슬립 기간에 관련된 정보를 수신하도록 프로세서와 연결되고 프로세서와 독립적으로 전력 감소 기간 동안 송수신기의 컴포넌트들의 적어도 일부의 셧다운 및 웨이크-업을 실행하도록 구성된 슬립 제어 로직을 포함한다.
본 발명의 다른 특징에 따라, 무선 송수신기에서 사용하기 위한 슬립 제어기가 개시되며, 슬립제어기는 프로세서로부터 슬립 기간과 관련한 정보를 수신하도록 프로세서에 통신가능하게 연결되고, 프로세서와 독립적으로 전력 감소 기간 동안 송수신기의 컴포넌트의 적어도 일부의 셧다운 및 파워 업하도록 구성된 슬립 제어 로직을 포함한다.
본 발명의 또 다른 특징에 따라, 무선 송수신기에서 슬립 모드를 제어하는 방법이 개시되며, 상기 방법은 프로세서를 갖는 송수신기 내에서 컴포넌트의 적어도 일부에 대해 슬립 기간과 관련한 타이밍 정보를 결정하는 단계; 프로세서에 연결된 슬립 제어 로직으로 프로세서로부터 슬립 기간과 관련한 정보를 수신하는 단계; 및 시스템 시간과 독립적이고 동시적인 전력 감소 기간 동안 송수신기의 컴포넌트의 적어도 일부의 동작을 중지시키는 단계를 포함한다.
본 발명의 또 다른 특징에 따라, 다른 송수신기 장치가 개시된다. 송수신기 장치는 송수신기 내의 컴포넌트의 적어도 일부에 대한 슬립 기간과 관련한 타이밍 정보를 결정하는 수단; 결정 수단으로부터 슬립 기간과 관련한 정보를 출력하는 수단; 및 타이밍 정보를 결정하는 수단과 독립적으로 그리고 동기적인 전력 감소 기간 동안 송수신기의 컴포넌트의 적어도 일부를 셧다운시키기 위해 구성된 슬립 기간을 실행하는 수단을 포함한다.
또 다른 특징에 따라, 명령의 세트로 인코딩된 컴퓨터 판독 가능 매체가 개시된다. 상기 명령은 프로세서를 가진 송수신기 내의 컴포넌트의 적어도 일부에 대한 슬립 기간과 관련한 타이밍 정보를 결정하기 위한 명령; 슬립 제어 로직이 결합되어 있는 프로세서로부터 슬립 기간과 관련한 정보를 수신하는 명령; 및 송수신기 시스템 타이밍과 독립적으로 그리고 동기적으로 전력 감소 기간 동안 송수신기의 컴포넌트의 적어도 일부의 셧다운에 대한 명령을 포함한다.
도 1은 슬립 제어기를 포함하는 무선 장치의 블록도이다.
도 2는 하드웨어로 구성된 슬립 제어기를 포함하는 도 1의 송수신기의 더욱 상세한 구조를 설명하는 블록도이다.
도 3은 슬립 제어 로직을 포함하는 기저대역 수신기 칩셋의 블록도이다.
도 4는 슬립 제어 로직의 타이밍 동작을 보여주는 타이밍도이다.
도 5는 "스누즈(snooze)" 동작을 보여주는 타이밍도이다.
도 6은 슬립 모드 제어를 위한 방법을 나타낸 흐름도이다.
도 7은 송수신기의 또 다른 예를 도시한 블록도이다.
동일한 도면 번호는 도면 전체에 걸쳐 동일한 구성 요소를 나타낸다.
도 1은 CDMA 및 OFMA 신호와 같은 무선 통신 신호를 수신 및 전송하는 모바일 송수신기와 같은 무선 장치(100)를 도시하고 있다. 도시된 바와 같이, 송수신기(100)는 수신 또는 송신될 통신 신호를 프로세싱하기 위해 사용되는 송수신기 칩셋(102)을 포함한다. 칩셋(102)은, 단일 프로세서 또는 범용 프로세서(GPP) 및 디지털 신호 처리기(DSP)와 같은 다수의 프로세서와 같은 마이크로프로세서(104)를 포함한다. 칩셋은 또한 기저 대역 송수신기(106), 및 안테나를 통해 무선 통신 신호를 실질적으로 수신 및 송신하는데 사용되는 RF 집적 회로(108)를 포함한다. 이하에 더욱 상세하게 기술되는 바와 같이, 마이크로프로세서(104)는 송수신기 장치(100)에 대해 슬립 모드의 타이밍을 결정하는 소프트웨어를 실행하도록 구성된다. 즉, 마이크로프로세서(104)에 의해 실행된 소프트웨어는 송수신기 장치(100)의 특정 컴포넌트가 장치 배터리(미도시)의 수명을 보존하기 위해 파워 다운될 수도 있는 때를 결정한다.
송수신기(100)는 또한 예를 들어, 직교 주파수 분할 다중화(OFDM) 시스템에서 버스트 통신과 같이, 통신 신호를 수신하도록 사용된 또 다른 칩셋을 포함한다. 이러한 칩셋은 도 1의 예에서 수신기 칩셋(112)으로 도시된다. 칩셋(112) 내에는 수신된 통신 신호를 프로세싱하는 기저 대역 수신기(114)를 포함하는 또 다른 기저 대역 회로가 존재한다. 특히, 기저 대역 수신기(114)는 RF 칩(116) 및 아날로그-디지털 변환기(ADC)(118)(예를 들어, 시그마-델타 변조기(ADC))로부터 통신 신호를 수신한다. 부가적으로, 칩셋(112)은 수신기 칩셋(112) 내에서 슬립 모드를 실행하기 위해 사용되는 슬립 제어 로직(120)을 포함한다. 로직(120)은 낮은 레이턴시(latency)로 신속하게 명령을 특징적으로 실행하는 디지털 로직 또는 소정의 다른 적절한 하드웨어로서 구현될 수 있다. 칩셋은 하드웨어 슬립 제어 로직(120)에 대한 슬립 모드 타이밍 정보를 통신하기 위해, 외부 병렬 또는 직렬 버스 및 GPI0(범용 입/출력)와 같은 버스(122)를 통해 마이크로프로세서(104)에 연결된다. 차례로, 로직(120)은 이하에서 상세히 설명되는 바와 같이, 실제적으로 슬립 모드 타이밍을 실행한다.
부가적으로, 송수신기(100)는 송수신기(100)가 어웨이크(awake) 모드에 있을 때, 시스템 타이밍을 제공하기 위해 사용된 전압 제어 온도 보상 수정 발진기(VCTCXO)와 같은 안정된 소스로부터 기원하는 고속의 정확한 시스템 클록(124)을 포함한다. 고속 클록(124)에 비해 더 낮은 전력을 소모하고 더 느린 슬립 클록 소스(126)는 배터리 에너지를 보존하기 위해 슬립 모드 동안 시스템 타이밍을 위해 사용된다. 각각의 칩셋(102 및 112)은 각각 접속(128 및 130)에 의해 도시된 바와 같이, 클록(124 및 126)으로부터 클록 신호를 수신한다.
도 2는 칩셋 기반 폰 구조를 이용하는 송수신기(100)의 일부의 상세 블록도이다. 송수신기(100)는 마이크로프로세서(104)를 포함하는, CDMA 송수신기 칩셋과 같은 송수신기 칩셋(102)을 포함한다. 송수신기(100)는 또한 버스트 통신(즉, 정보의 패킷의 버스트)을 이용하는 신호들을 포함하는, 브로드캐스트 무선 신호를 수신하기 위해 사용되는 수신기 칩셋(112)을 또한 포함한다. 이러한 표준의 예는 직교 주파수 분할 다중화(OFDM) 표준을 포함한다. 수신기 칩셋(112) 내에서, 기저 대역 수신기(114)는, 마이크로프로세서(104)에 의해 결정된 슬립 모드를 실행하는 슬립 제어 로직(120)을 이용한다.
도 2에 설명된 특정 구조에서, 마이크로프로세서(104)는 실시될 슬립 모드들에 대한 동안 슬립 기능성(functionality)을 결정한다. 이러한 결정은 프로세서(104)에 의해 실행되는 소프트웨어를 통해 이루어진다. 이러한 슬립 소프트웨어("Sleep SW")는 구름 모양(200)으로 도시된다. 다음으로, 소프트웨어는 슬립 상태로 진행할 때 또는 슬립 상태로부터 웨이크-업할 때 어떤 타이밍이 로직(120)에 의해 실행되는지에 대한 정보로 로직(120)을 프로그래밍하기 위해 버스(122)를 통해 슬립 제어 로직(120)과 상호 작용한다.
도 2의 특정 예에서 설명된 바와 같이, 송수신기 칩셋(102)은 기저대역(baseband) 송수신기(106)를 포함하는데, 송수신기(106)는 CDMA 1x, 고속 데이터 레이트(HDR), UMTS, 모바일 통신을 위한 글로벌 시스템(GSM), 위성 위치 확인 시스템(GPS)과 같은 모드 및 다른 모드를 지원하기 위한 각각의 슬립 제어기를 포함한다. 슬립 소프트웨어는 또한 기저 대역 송수신기(106)에서 슬립 제어기의 동작을 제어 또는 설정하며, 여기서 통신은 기저 대역 송수신기(106)와 프로세서(104) 사이의 버스(208)에 의해 이루어진다. 프로세서(104)는 또한 통신 버스(214)에 의해 도시되는 바와 같이 상이한 모드들의 동시 지원에서 VCTCXO 클록(214)의 펄스 밀도 변조(PDM)를 제어하기 위해 소프트웨어(VCTCXO 제어기 SW(202))를 실행한다. VCTCXO 제어기 SW(202)와 슬립 SW(200) 사이의 접속은 도 2에 도시된 바와 같이, 언제 VCTCXO가 턴-오프 및 턴-온될 수 있는지와 관련한 교환 정보가 이들 사이에서 발생하는 것을 나타낸다.
슬립 제어기의 목적이 모바일 송수신기 내의 많은 장치의 전력 소모를 감소시킴으로써 전력을 보존하는 것이기 때문에, 본 발명의 시스템의 슬립 기능은 송수신기(100)의 많은 장치와 상호 작용하거나 영향을 미친다. 예를 들어, 전술한 바와 같이, 송수신기 칩셋(102) 내의 다양한 컴포넌트는 슬립 모드로 진입하기 위해 제어된다. 예를 들어, 기저 대역 송수신기(106)는 슬립 제어기를 포함할 수 있다. 부가적으로, 프로세서(104)도 실질적으로 또한 슬립 상태에 놓일 수 있다.
슬립 클록 또는 수정 발진기(126)는 슬립 모드 동안 송수신기(100)에 대한 저전력 무정전 클록 소스를 제공하기 위해 연속적으로 동작한다. 시스템 클록(124)은 또한 슬립 기능에 의해 영향을 받는다. 특히, 마이크로프로세서(104) 상에서 동작하는 슬립 소프트웨어(200)는 전력 관리 칩(204)에 대해 버스(216)를 통해 제어들을 발행(issue)할 것이며, 다음으로 전력 관리 칩은 VCTCXO(124)로의 전력 전달을 제어(그로 인해 시스템 클록(128)을 턴온 및 오프함)한다. 전술한 바와 같이, 고전력 소비 클록(124)은 에너지를 보존하기 위해 슬립 모드 동안 턴오프된다.
기저 대역 송수신기(106) 및 관련 모드를 지원하는 RF IC(108)는 슬립 기능에 의해 또한 영향을 받는다. 특히, 마이크로프로세서(104)는 직렬 버스 인터페이스와 같은 버스(218)를 통해 RF IC(108)에 명령을 제공할 수도 있다. 또한 기저 대역 수신기(114)는 직렬 버스(220)를 통해 RF IC(108)로 제어 신호를 제공할 수 있다.
도 2는 또한 키패드, 마이크로폰, 또는 마이크로프로세서로 입력하는 다른 인터페이싱 장치와 같은 사용자 인터페이스(UI)를 포함할 수도 있다. 유사하게, 송수신기(100)는 예를 들어, 범용 직렬 버스(USB) 또는 다른 직렬 또는 병렬 접속을 통해 다양한 주변 장치와 접속될 수 있다. 슬립 기능은 이러한 입력 또는 통신 접속에 응답적(responsive)이며, 그 이유는 이들이 중지 또는 재스케쥴될 슬립 모드들을 요구하는 "격심한(rude)" 인터럽트(interrupt)를 제공하기 때문이다.
송수신기(100)에서 디지털 로직 및 다른 다양한 장치가 전력을 보존하기 위해 턴온/오프될 수도 있는 다수의 클록 체계와 동작가능하다는 것을 이해해야 한다. 스위칭은 클록 게이팅 로직(미도시) 또는 소정의 다른 적절한 스위칭 장치에 의해 영향받을 수도 있다. 도 2에 도시된 바와 같이, 각각의 슬립 제어기(즉, 기저 대역 송수신기 슬립 제어기 및 슬립 제어 로직(120))은 슬립 클록(126)으로부터 입력을 수신(도시된 수신기 칩셋(112)은 시스템 클록 및 슬립 클록 신호를 직접 수신함)한다. 전술한 바와 같이, 슬립 제어기는 슬립 모드 동안 전력을 보존하기 위해 저전력 슬립 클록(126)에 대해 자신의 타이밍을 스위칭하도록 구성된다.
도 2의 송수신기(100)에서, 마이크로프로세서(104)(시스템 클록이 턴온됨)는 OFDM 시스템을 통한 스트리밍 비디오와 같이, 기저 대역 수신기(112)를 통해 수신된 패킷의 스트리밍동안 송수신기(100)의 디스플레이(미도시) 상에 데이터를 계속하여 디스플레이할 수 있다. 그럼에도 불구하고, 수신기 칩셋(112)은 시스템 클록 및 PLL을 off(예를 들어, 칩셋(112)의 서브 블록을 비활성화하도록 클록을 디스에이블링)하고, 슬립 제어 로직(120) 클록 소스를 슬립 클록(126)으로 대체시킴으로써 "off" 시간 동안 여전히 전력을 보존할 수 있다. 디스플레이에 대한 직접 디스플레이를 포함하지 않는 예에서, 마이크로프로세서(104)는 또한 슬립으로 진행할 시간을 가질 수도 있다.
개시된 송수신기(100) 및 특히 수신기 칩셋(112)에서, 슬립 모드는 수신기 칩셋(112)의 다양한 상태 동안 활성화될 수 있다. 첫 번째 상태는 활성 상태로서, RF 칩(116) 및 ADC(118)를 통해 수신된 데이터가 버스트마다(burst by burst)(예를 들어, OFDM 시스템의 경우, 인접한 활성 심볼의 그룹이 버스트를 형성함) 복조된다. 예를 들어, 활성 상태에서 정보의 버스트를 수신한 때, 슬립 모드는 수신된 오버헤드 정보가 복조(예를 들어, OFDM 오버헤드 정보 심볼)되거나 트래픽 또는 제어 채널 데이터를 수신하는 때에 달성될 수 있다. 슬립 모드가 달성될 다른 상태는 딥 슬립 상태를 포함하는데, 이는 휴지(dormant) 상태이며 예를 들어, 어떤 정보가 브로드캐스팅될 지에 관한 정보(예를 들어, 프로그램 가이드)를 업데이트하는 것과 같이, 어떠한 대기중인(pending) 요청도 수신되지 않고 주기적인 웨이크-업만이 필요하다.
슬립 제어 로직(120)의 기능은 수신기 칩셋(112)이 정보의 활성 버스트를 수신하지 않는 슬립 동안 전력 소비를 최소화하는 것이다. 수신기 칩셋(112)이 수신하도록 설계되는 버스트 통신의 특성으로 인해, 칩셋(112)의 동작은 수축되는(systolic) 경향(즉, 버스트들 사이의 아이들(idle) 프로세싱 시간들을 갖는 정보의 수신된 버스트들에 대응하는 프로세싱의 버스트들에서 발생함)이 있다. OFDM과 같은 소정의 시스템에서, 버스트는 페이로드 구성에 따라 약 10ms(4% 듀티 사이클) 또는 그 이상을 지속할 수 있다. 슬립 카운터(120)의 on/off 사이클과 무선 장치(100)에서의 다른 모드들 사이에 어떠한 상관도 없기 때문에, 현재 개시된 예는 프로세스(104)에 대해 독립적인 슬립 타임라인(timeline)들을 포함하는데, 이는 송수신기(102), 및 기저 대역 수신기 칩셋(112)이 비록 VCTCXO 클록(124)으로부터 유도된 동일한 시스템 클록을 공유하지만, 이들의 다수의 프로세서에 대한 개별 슬립 타임라인을 포함할 수도 있다. 더욱이, 마이크로프로세서(104)에 의해 실행되는 소프트웨어에 고유한 지연으로 인한 문제 및 수신기 칩셋(112)이 이러한 지연을 허용할 수 없는 문제를 방지하기 위해, 수신기(112)에 대한 슬립 제어가 수신기(112)에서 슬립 모드를 실행하기 위해 개별 하드웨어 로직(예를 들어, 120)을 이용하는 것이 더욱 효율적임이 인식되었다.
비록 특정 실시예에서, 슬립 제어 로직(120)이 칩셋(112)에 대해 개별 슬립 타이밍 동작을 실행하지만, 그럼에도 로직(120)은 송수신기(100)의 다양한 다른 부분과 인터페이스하도록 구성된다. 이는 수신기의 타이밍 동작이 송수신기(100)의 다른 부분의 다른 동작에 영향을 주거나 그로부터 영향을 받기 때문이다. 슬립 제어 로직(120) 및 그 상호 작용의 구현예의 상세한 블록도가 도 3에 도시된다.
도 3에 도시된 바와 같이, 슬립 제어 로직(120)은 슬립 타이머(302) 및 시스템 시간 버퍼(304)를 갖는 슬립 코어 로직(300)을 포함한다. 슬립 타이머(302)는 프로세서(104)와 수신기 칩셋(112) 사이에서 버스(308)로 인터페이스하는 버스 인터페이스(306)를 통해 프로세서(104)에 의해 프로그래밍된다. 버스(308)는 슬립 제어 로직(120)에서 다른 인터페이스(310)에 연결된다. 그 다음에 슬립 레지스터(312)는 타이밍 정보와 같은 그리고 슬립 타임라인을 달성할 때 로직(120)이 자동적으로 실행하도록 미리 정의되는 프로그래밍 정보를 슬립 타이머들(302)로 전달하기 위해 사용된다.
기저 대역 수신기(112)는 또한 시스템 클록 및 다른 클록 도메인 또는 체제들을 생성하는 위상 동기 루프(PLL)를 포함한다. 이러한 클록 신호는, 코어 로직(300)으로부터 수신된 클록 디스에이블 신호에 기초하여 상이한 클록 도메인을 선택적으로 턴온 및 오프하도록 사용되는 클록 게이팅 로직(316)에 피딩된다. 도 3에 개시된 예에서 슬립 제어 로직의 관점으로부터, 다수의 클록 체제는 클록 게이팅 로직(316) 등을 통해 제어된다. 이들 중 첫 번째는 기본 시스템 클록 체제이다. 다음은 2차 클록 체제인데, 이는 버스트 복조가 종료한 때, 디코더 출력 버퍼(도면에 미도시)의 배출 프로세스 동안 사용된다. 추가의 도메인은 슬립 코어 로직 고속 클록 체제(sleep_fsk_clk), 슬립 제어기 코어 슬립 클록 체제(미도시), 및 RF 직렬 인터페이스 블록 클록 체제(직렬 버스 인터페이스(318)와 함께 사용됨, 미도시)를 포함한다.
마이크로프로세서(104)는, 슬립 제어기 하드웨어에 우선하는, 정지(halt) 입력을 통해 각각의 클록을 디스에이블 또는 인에이블할 수 있다.
설명된 바와 같이, 코어 로직(300)은 송수신기 칩셋(102)에서 인터럽트(interrupt) 제어기에 인터럽트 신호(wakeup_int)를 발행하도록 구성된다. 웨이크-업 포인트가 모든 슬립 모드 동작에 대해 동일하지 않고 단속적으로 변화하기 때문에, 이러한 인터럽트는 마이크로프로세서(104)로부터의 프로그래밍 정보에 기초하여 동적으로 결정된다.
동작시, 슬립 제어 로직(120)은 슬립 모드 동안 에너지를 보존하기 위해 클록 디스에이블 신호를 통해 기본 및 2차 시스템 클록을 디스에이블한다. 슬립 코어 로직(300)은 또한 하나 이상의 위상 동기 루프(PLL)(314)를 디스에이블하는데, 이는 시스템 클록 체제를 생성하는데 사용된다. 차례로, 제어 로직은 슬립 시작 이전에 수신기 코어 로직(114)으로부터 시스템 시간 동기 펄스(sys_time_en) 및 정확한 타이밍 정보(sys-time_in)를 수신하며, 슬립 종료 전에 시스템 시간을 업데이트(또는 업데이트를 트리거링)한다. 마이크로프로세서(104) 및 슬립 제어 로직(120) 동작은 인터럽트 제어기(320)에 의해 단일 송수신기 GPIO 신호(322)로 멀티플렉싱된 인터럽트, 및 wakeup_int를 통해 동기화된다. 마이크로프로세서(104)(도 3에 미도시)는 인터페이스(306, 308, 및 310)를 통해 제어 로직(120)과 통신한다. 제어 로직은 RF 칩(116)에서 TXCO 버퍼를 턴온 하는 것과 같이 직접 신호를 발행하기 위해 직렬 버스 인터페이스(318) 및 여러 개의 개별 라인들을 통해 RF 및 ADC 칩(116, 118 및 310)과 인터페이싱한다.
개시된 예에 따라, 마이크로프로세서(104)에 의해 실행되는 소프트웨어 또는 명령은 슬립 타임라인을 구성하기 위해 사용된다. 소프트웨어는 버스트를 또한 "태그"할 수 있으며, 그 후 스누즈(snooze) 사이클 또는 부분 슬립 사이클이 자동으로 시작할 수 있다는 것을 유의하도록 한다. 슬립 제어 로직 하드웨어(120)가, 최대 정확성을 유지하기 위해 슬립 클록 주파수보다 큰 시스템 클록(sys_clk)의 분해능(resolution)에 따라 슬립 및/또는 스누즈 타임라인을 실행한다는 것을 또한 유의하도록 한다.
도 4는 슬립 제어 로직(120)의 시간 동작을 나타내는 예시적인 타이밍 도이다. 수신기 칩셋(112)이 슬립 모드 동안 시스템 시간을 활발히 트래킹하지 않기 때문에, 시스템 시간 카운터는 업데이트되지 않는다. 결론적으로, 기저 대역 수신기(114)는 슬립 시간(즉, 다음 샘플-정렬된 트리거 신호(sys_time_en)의 어서트(assertion)와 시간 카운터가 웨이크-업 후 다시 저장될 때의 on_line_int 신호의 펄싱 사이의 기간)을 엄격하게 제어하도록 구성된다. sys_time_en이 펄싱될 때 시스템 시간이 알려지고, on_line_int이 펄싱될 때 시스템 시간에 대한 추정이 행해진다.
도 4의 타임라인에서 알 수 있듯이, VCTCXO(124)는 슬립 모드 동안 셧다운되며, 결국 타이밍을 위한 소스로서 클록(124)을 사용하는 sleep_fast_clock이 또한 셧다운된다. 다음 샘플 트리거 이후의 첫 번째 슬립 클록 상승 에지로부터의 슬립 기간 동안, 슬립 클록(126)은 슬립 모드 동안 타이밍을 위해(예를 들어, 슬립 모드를 얼마 동안 유지할 것인지와 언제 웨이크-업 인터럽트 신호를 제공할지를 결정하기 위해) 사용된다. 슬립 클록은 도 4에 도시된 바와 같이, 웨이크-업 이후 PLL들이 정착(settle)될 때까지 타이밍을 위해 사용된다. PLL이 정착된 후(즉, sleep_fast_clk가 재저장된 후), 수신기(112)에 대한 타이밍은 시스템 클록 도메인으로 복귀한다.
그러나 수신기 칩셋(112)에서 전력 비효율성의 실질적인 근원은 인터럽트와 같은 실시간 이벤트에 대한 마이크로프로세서(즉, 소프트웨어)의 긴 응답 시간(지연)임이 인식되었다. 이는 RF 칩(116)의 셧다운의 지연을 초래한다. 결론적으로, 현재 개시된 슬립 제어 로직(120)은 수신된 버스트의 종료 이후의 즉각적인 RF 칩(116) 셧다운을 제공하기 위해 "스누즈" 특성을 포함한다. 마이크로프로세서(104)가 현재 태스크의 프로세싱을 종료시키고 디코더 출력 버퍼를 유출하도록 하기 위해, 최소 클록 도메인(2차 시스템 클록)을 활성 상태로 유지한 채, "스누즈"는 컴포넌트의 일부를 셧다운되게 한다. 프로세싱이 종료한 후, 2차 시스템 클록 체제 및 PLL은 셧다운될 수 있다. 그러나 주요한 전력 소모는 스누즈 시간에서 셧다운되는 리소스, 특히 RF 칩(116)에 기인한다. 따라서, 상당한 정도의 효율이 "스누즈"에서 컴포넌트들의 부분 셧다운을 통해 달성될 수 있다.
특정 구현에서, "스누즈" 특성은 소프트웨어가 스누즈/슬립 사이클이 발생할 수 있는 수신된 버스트들을 태그하게 하고, 스누즈 트리거(snooze_trig)가 하드웨어에 의해 발생될 때 슬립 제어 로직(120)이 이러한 버스트들의 종료시에 자동으로 셧다운되는 RF 및 디지털 회로의 일부를 개시하게 한다(스누즈가 버스트를 태깅한 후 "스누즈" 사이클의 시작으로서 도 3 및 참조번호(402)를 참조하도록 한다). OFDM 시스템에서, 특히 FFT 디스크립터에서 버스트 스누즈 태그는 최종 태그된 버스트 샘플을 검출하는데 사용된다. 이러한 샘플이 고속 푸리에 변환(FFT)에 의해 프로세싱되고 디스크램블러로 전달될 때, 예를 들어, 도 3에 도시된 바와 같이, 스누즈 트리거가 수신기 코어 로직(114)에 의해 생성되고 슬립 제어 로직(120)으로 전송된다. 이 시점에서, RF 칩(116), ADC(118), 프론트엔드 블록 및 FFT는 셧다운될 채비를 갖춘다. 대부분의 경우, 스누즈 사이클의 개시를 나타내는 마이크로프로세서에 대한 인터럽트들은 소프트웨어가 go_to_sleep 요청을 발행할 준비가 될 때까지는 이미 발생될 것임에 유의하도록 한다. 따라서, 통상적으로 슬립 제어 로직(120)은 마이크로프로세서(104)가 go_to_sleep 요청을 발행한 후 즉시 풀(full) 슬립 모드를 달성할 수 있다.
또한, 슬립 제어 로직(120)이 스누즈 동안 제2 시스템 클록에 기초하여 슬립 타임라인을 실행하는 것을 유의하도록 한다. 그 이유는 두 가지이다. 첫 번째, 제2 시스템 클록 도메인은 디코더 출력 버퍼, 인터럽트 제어기, 및 다른 블록에 의해 여전히 요구된다. 두 번째, 슬립 파라미터 및 슬립 클록 주파수 추정을 계산하는 프로세스는 너무 복잡해서 하드웨어에 의해 행해질 수 없다. 상기한 이유로, 시스템 클록 및 PLL의 완전한 셧다운 및 슬립 클록으로의 스위칭이 가능하지 않다.
도 5는 전술한 예시적인 스누즈 동작에 대한 타임라인을 도시한다. 도시된 바와 같이, 스누즈 태깅된 버스트(502)(프로세서(104)에서 실행되는 소프트웨어에 의해 태깅됨)를 포함하는 무선 신호가 송수신기(100)에 의해 수신된다. 버스트(502)의 최종 샘플 이후, 예로써, OFDM 시스템의 경우 FFT 프로세싱과 같은 프론트 엔드 프로세싱(504)이 행해진다. 일단 이러한 프로세싱(504)이 완료되면, 하드웨어일 수도 있는 수신기 코어 로직(114)은 스누즈 트리거 신호(snooze-trig)(506)를 슬립 제어 로직(120)에 발행(도 3 참조)한다. 그 다음에 로직(120)은 스누즈 사이클(508)을 개시하며, 여기서 예컨대 RF 칩(116) 및 ADC(118)와 같은 칩셋(112)의 컴포넌트들의 일부가 셧다운될 수 있다. 디코딩과 같은 다른 프로세싱(510)이 여전히 실행되고 있기 때문에, 모든 컴포넌트들이 슬립 모드로 설정될 수 있는 것은 아니다.
만일 다른 프로세싱(510)이 완료되기 전이며, 소프트웨어 및 하드웨어 프로세싱 레이턴시(512)가 이 시간을 초과하지 않으면, go_to_sleep 신호(514)가 프로세싱될 수도 있다. 신호(514)가 발행된 후, 동기화가 하드웨어와 소프트웨어 사이에서 발생하며, 소프트웨어는 슬립 실행(518)을 발행을 진행한다. 만일 요청(518)이 웨이크-업 신호(520) 이전에 발생하면, 슬립은 하드웨어에 의해 허용되고 즉시 시작된다. 그렇지 않으면 슬립은 거절되고 스누즈(508)가 계속하여 다음 펄스를 시작하며, 나머지 컴포넌트들은 전체 슬립 사이클(516) 동안 슬립에 놓여진다. 만일 지연(512)이 프로세싱(510)보다 길면(이는 타임라인 상에 도시되지 않음), 슬립 제어 로직은 풀 슬립을 개시하지 않을 것이다.
도 6은 슬립 모드 제어를 달성하기 위한 프로세스(600)의 흐름도이다. 도시된 바와 같이, 프로세스(600)는 시작 블록(602)에서 개시된다. 플로우(flow)는 블록(604)으로 진행하는데, 여기서 마이크로프로세서(104)는 송수신기(100) 내에서 컴포넌트의 적어도 일부에 대한 슬립 기간과 관련한 타이밍 정보를 결정한다. 즉, 마이크로프로세서는 슬립 소프트웨어(200)가 슬립 모드들에 대한 타임라인을 구성하는 것을 결정하며, 또한 어떤 컴포넌트들이 예컨대 단지 부분적인 셧다운들을 실행하는 "스누즈" 모드들 동안 파워 다운되도록 허용되는지를 결정할 수 있다.
블록(604)에서 결정 후, 플로우는 블록(606)으로 진행하는데, 여기서 로직 제어기(120)는 결정된 정보 또는 프로그래밍을 수신한다. 예를 들어, 이는 도 3에 도시된 바와 같이, 버스 인터페이스(306), 버스(308), 버스 인터페이스(310) 및 슬립 레지스터(312)를 통해 정보를 슬립 제어 로직(120)에 기록하는 프로세서에 의해 실행된다. 슬립 타임라인 정보가 슬립 제어 로직(120)에 기록된 후, 플로우는 블록(608)으로 진행한다.
블록(608)에서, 슬립 제어 로직(120)은 풀 슬립 모드 또는 스누즈 모드 중 하나인 슬립 모드 동안 송수신기(100)의 컴포넌트의 적어도 일부를 자동으로 셧다운시킨다. 블록(608)에서의 동작은 또한 수신기 또는 송수신기(106 또는 114)와 독립적이지만 동기적으로 슬립 제어 로직(120)을 되부르거나 이용하는 것을 포함한다. 즉, 슬립 제어 로직(120)은 슬립 모드들로의 진입으로부터 파워 다운된 컴포넌트들을 휴면 모드로부터 다시 파워 업된 동작으로 되부르는 슬립 타임라인을 달성하거나 또는 이를 실행하도록 구성된다. 이러한 동작은 마이크로프로세서가 수신기 칩셋(112)에 대해 슬립 모드를 트리거하지 않는다는 점에서 마이크로프로세서(104)와 독립적으로 로직(120)에 의해 자동으로 실행된다. 그럼에도 불구하고, 슬립 모드 동작은 수신기 또는 송수신기(106 또는 104)에 의해 사용된 시스템 타이밍(예를 들어, TCXO 시스템 클록)과 동시에 실행된다.
블록(608)의 프로세스는, 송수신기가 동작하는 동안 계속되는 각각의 어웨이크/슬립 모드 사이클 동안 반복된다. 블록(604 및 606)에서의 프로세스는 송수신기(100)의 초기화 동안 실행될 수도 있지만, 필요한 경우 초기화 이후 언제라도 실행될 수 있다.
도 7은 본 발명에 따른 예시적인 추가적인 송수신기(700)의 블록도이다. 도시된 바와 같이, 송수신기(700)는 송수신기(702) 내에서 컴포넌트의 적어도 일부에 대한 슬립 모드에 관련한 시간 정보를 결정하는 수단을 포함한다. 이러한 수단은, 예를 들어, 앞서 설명된 프로세서(104)일 수도 있다. 수단(702)에는 결정(704) 수단으로부터 슬립 기간과 관련한 정보를 출력하는 수단이 연결된다. 수단(704)은 예를 들어, 버스 인터페이스(306), 버스(308), 버스 인터페이스(310), 및 슬립 레지스터(312)에 의해 구현된다. 수단(704)에는 슬립 기간을 실행하는 수단(706)이 연결되는데, 타이밍 정보를 결정하는 수단과 동시적으로 그리고 동기적인 파워 감소 기간 동안 송수신기의 컴포넌트의 적어도 일부를 셧다운하도록 구성된다. 수단(706)은 예를 들어, 슬립 제어 로직(120)에 의해 구현될 수도 있다.
전술한 바와 같이, 소프트웨어 프로세싱으로 인한 지연들로부터 발생하는 비효율은 하드웨어 로직을 통한 슬립 모드 실행을 달성함으로써 극복될 수도 있다. 더욱이, 컴포넌트들의 부분 셧다운의 사용은 슬립 모드가 소프트웨어 지연으로 인해 방해받는 경우 슬립 모드 효율성이 추가적으로 상승하도록 한다.
기저 대역 수신기(114) 및 슬립 제어 로직(120)은 설명된 바와 같이 개별 ASIC 또는 유사한 프로세싱 회로에 존재할 수도 있지만, 송수신기 칩셋(102)과 통합된 ASIC 또는 칩셋의 일부일 수도 있다. 전술한 장치 및 방법은 기저 대역 송수신기(106)에 의해 실행된 슬립 제어기에 대해 사용될 수도 있다.
전술한 설명은 단지 예이며, 당업자는 본 발명의 사상을 벗어나지 않고 설명된 실시예를 다양하게 활용할 수 있다. 다양한 변경은 본 발명의 사상을 벗어나지 않고 당업자에게 명백하다. 따라서 본 발명의 사상은 실시예에 한정되지 않으며 설명된 새로운 특징 및 사상과 양립한다. "예"라는 말은 "설명예, 실시예, 예증"의 의미로 사용된다. 설명된 소정의 실시예는 반드시 다른 실시예에 비해 장점을 갖거나 우월한 것을 의미하는 것은 아니다. 결론적으로 새로운 특징 및 사상은 본 발명의 청구항에 의해 한정된다.

Claims (40)

  1. 무선 송수신기로서,
    프로세서 ― 상기 프로세서는 상기 송수신기 내의 상기 프로세서의 외부에 있는 적어도 하나의 컴포넌트에 대한 슬립(sleep) 기간들과 관련한 타이밍 정보를 결정하도록 구성됨 ―; 및
    상기 프로세서로부터 슬립 기간들과 관련한 타이밍 정보를 수신하기 위해 상기 프로세서에 연결되고, 상기 프로세서와 독립적으로 상기 슬립 기간들 동안 상기 송수신기의 컴포넌트들의 적어도 일부의 셧다운(shut down)을 실행하도록 구성되는 슬립 제어 로직을 포함하며,
    상기 컴포넌트들의 적어도 일부의 셧다운은 상기 송수신기에 의한 수신된 통신 신호의 신호 프로세싱의 일부가 완료될 때 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 일부 개수의 컴포넌트들을 셧다운시키는 것을 포함하는, 무선 송수신기.
  2. 제 1 항에 있어서,
    상기 슬립 제어 로직은 송수신기 시스템 타이밍과 독립적으로 그리고 동기적으로 상기 송수신기의 상기 컴포넌트들의 적어도 일부의 파워 업을 실행하도록 추가적으로 구성되는, 무선 송수신기.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 슬립 제어 로직은 상기 슬립 제어 로직에 의한 슬립 모드의 종료 결정 이후에 상기 프로세서를 웨이크-업(wake up)하도록 구성되는 인터럽트(interrupt) 신호를 상기 프로세서로 발행(issue)하도록 추가적으로 구성되는, 무선 송수신기.
  5. 제 1 항에 있어서,
    상기 프로세서는 상기 슬립 제어 로직에 의해 수신되는 상기 타이밍 정보를 이용하여 상기 슬립 제어 로직을 프로그래밍하도록 추가적으로 구성되는, 무선 송수신기.
  6. 제 1 항에 있어서,
    상기 슬립 제어 로직은 버스트 통신 신호들을 수신하도록 구성되는 기저 대역 수신기의 일부인, 무선 송수신기.
  7. 제 1 항에 있어서,
    상기 슬립 제어 로직은 슬립 모드의 종료 타이밍을 결정하고 상기 송수신기의 상기 컴포넌트들의 적어도 일부의 웨이크-업을 개시하도록 추가적으로 구성되는, 무선 송수신기.
  8. 제7항에 있어서,
    상기 슬립 제어 로직은 상기 슬립 모드의 종료 타이밍을 결정한 후에 상기 프로세서로 웨이크-업 인터럽트 신호를 발행하도록 추가적으로 구성되는, 무선 송수신기.
  9. 제 8 항에 있어서,
    상기 웨이크-업 인터럽트 신호는 각각의 수신된 데이터의 버스트 이후에 상기 프로세서로부터의 프로그래밍 정보에 기초하여 결정되는 동적 파라미터인, 무선 송수신기.
  10. 무선 송수신기에서 사용하기 위한 슬립 제어기로서, 상기 제어기는,
    프로세서로부터 슬립 기간들과 관련한 타이밍 정보를 수신하기 위해 상기 프로세서에 통신가능하게 연결되고, 상기 프로세서와 독립적으로 상기 슬립 기간들 동안, 상기 프로세서의 외부에 있는, 상기 송수신기의 컴포넌트들의 적어도 일부의 셧다운 및 파워 업을 실행하도록 구성되는 슬립 제어 로직을 포함하며,
    상기 컴포넌트들의 적어도 일부의 셧다운은 상기 송수신기에 의한 수신된 통신 신호의 신호 프로세싱의 일부가 완료될 때 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 일부 개수의 컴포넌트들을 셧다운시키는 것을 포함하는, 슬립 제어기.
  11. 제 10 항에 있어서,
    상기 슬립 제어 로직은 송수신기 시스템 타이밍과 독립적으로 그리고 동기적으로 상기 송수신기의 상기 컴포넌트들의 적어도 일부의 셧다운 및 파워 업을 실행하도록 추가적으로 구성되는, 슬립 제어기.
  12. 삭제
  13. 제 10 항에 있어서,
    상기 슬립 제어 로직은 슬립 모드의 종료 결정 이후에 상기 프로세서를 웨이크-업하도록 구성되는 인터럽트 신호를 상기 프로세서로 발행하도록 추가적으로 구성되는, 슬립 제어기.
  14. 제 10 항에 있어서,
    상기 프로세서는 상기 슬립 제어 로직에 의해 수신되는 상기 타이밍 정보를 이용하여 상기 슬립 제어 로직을 프로그래밍하도록 추가적으로 구성되는, 슬립 제어기.
  15. 제 10 항에 있어서,
    상기 슬립 제어 로직은 버스트 통신 신호들을 수신하도록 구성되는 기저 대역 수신기의 일부인, 슬립 제어기.
  16. 제 10 항에 있어서,
    상기 슬립 제어 로직은 슬립 모드의 종료 타이밍을 결정하고 상기 송수신기의 상기 컴포넌트들의 적어도 일부의 웨이크-업을 개시하도록 추가적으로 구성되는, 슬립 제어기.
  17. 제 16 항에 있어서,
    상기 슬립 제어 로직은 상기 슬립 모드의 종료 타이밍을 결정한 후에 상기 프로세서로 웨이크-업 인터럽트 신호를 발행하도록 추가적으로 구성되는, 슬립 제어기.
  18. 제 17 항에 있어서,
    상기 웨이크-업 인터럽트 신호는 각각의 수신된 데이터의 버스트 이후에 상기 프로세서로부터의 프로그래밍 정보에 기초하여 결정되는 동적 파라미터인, 슬립 제어기.
  19. 무선 송수신기에서 슬립 모드들을 제어하기 위한 방법으로서,
    상기 송수신기 내의 프로세서에 의해, 상기 프로세서의 외부에 있는 적어도 하나의 컴포넌트에 대한 슬립 기간들과 관련한 타이밍 정보를 결정하는 단계;
    상기 프로세서에 연결된 슬립 제어 로직에 의해, 상기 프로세서로부터 슬립 기간들과 관련한 타이밍 정보를 수신하는 단계; 및
    송수신기 시스템 타이밍과 독립적으로 그리고 동기적으로 상기 슬립 기간들 동안 상기 송수신기의 컴포넌트들의 적어도 일부를 셧다운시키는 단계를 포함하며,
    상기 셧다운시키는 단계는 상기 송수신기에 의한 수신된 통신 신호의 신호 프로세싱의 일부가 완료될 때 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 일부 개수의 컴포넌트들을 셧다운시키는 단계를 포함하는, 슬립 모드들을 제어하기 위한 방법.
  20. 삭제
  21. 제 19 항에 있어서,
    상기 슬립 제어 로직에 의해 슬립 모드의 종료를 결정하는 단계; 및
    상기 슬립 제어 로직에 의해, 상기 슬립 모드의 종료 결정에 기초하여 상기 프로세서를 웨이크-업하기 위해 상기 프로세서로 인터럽트 신호를 발행하는 단계를 더 포함하는, 슬립 모드들을 제어하기 위한 방법.
  22. 삭제
  23. 제 19 항에 있어서,
    상기 슬립 제어 로직은 버스트 통신 신호들을 수신하도록 구성되는 기저 대역 수신기의 일부인, 슬립 모드들을 제어하기 위한 방법.
  24. 제 19 항에 있어서,
    상기 슬립 제어 로직은 슬립 모드의 종료 타이밍을 결정하고 상기 송수신기의 상기 컴포넌트들의 적어도 일부의 웨이크-업을 개시하도록 추가적으로 구성되는, 슬립 모드들을 제어하기 위한 방법.
  25. 제 24 항에 있어서,
    상기 슬립 제어 로직은 상기 슬립 모드의 종료 타이밍을 결정한 후에 상기 프로세서로 웨이크-업 인터럽트 신호를 발행하도록 추가적으로 구성되는, 슬립 모드들을 제어하기 위한 방법.
  26. 제 25 항에 있어서,
    상기 웨이크-업 인터럽트 신호는 각각의 수신된 데이터의 버스트 이후에 상기 프로세서로부터의 프로그래밍 정보에 기초하여 결정된 동적 파라미터인, 슬립 모드들을 제어하기 위한 방법.
  27. 송수신기 장치로서,
    상기 송수신기 장치 내의 프로세서의 외부에 있는 적어도 하나의 컴포넌트에 대한 슬립 기간들과 관련한 타이밍 정보를 결정하기 위한 수단;
    상기 결정하기 위한 수단으로부터 슬립 기간들과 관련한 타이밍 정보를 수신하기 위한 수단; 및
    상기 타이밍 정보를 결정하기 위한 수단과 독립적으로 그리고 동기적으로 상기 슬립 기간들 동안 상기 송수신기의 컴포넌트들의 적어도 일부를 셧다운시키기 위한 수단을 포함하며,
    상기 셧다운시키기 위한 수단은 상기 송수신기에 의한 수신된 통신 신호의 신호 프로세싱의 일부가 완료될 때 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 일부 개수의 컴포넌트들을 셧다운시키기 위한 수단을 포함하는, 송수신기 장치.
  28. 삭제
  29. 제 27 항에 있어서,
    상기 셧다운시키기 위한 수단은 슬립 모드의 종료를 결정하고 상기 슬립 모드의 종료 결정에 기초하여 상기 프로세서를 웨이크-업하기 위해 상기 프로세서에 인터럽트 신호를 발행하도록 구성되는, 송수신기 장치.
  30. 제 29 항에 있어서,
    상기 프로세서는 상기 셧다운시키기 위한 수단으로 전송되는 상기 타이밍 정보를 이용하여 상기 셧다운시키기 위한 수단을 프로그래밍하도록 구성되는, 송수신기 장치.
  31. 제 27 항에 있어서,
    상기 셧다운시키기 위한 수단은 버스트 통신 신호들을 수신하도록 구성된 기저 대역 수신기의 일부인, 송수신기 장치.
  32. 제 27 항에 있어서,
    상기 셧다운시키기 위한 수단은 슬립 모드의 종료 타이밍을 결정하고 상기 송수신기의 상기 컴포넌트들의 적어도 일부의 웨이크-업을 개시하도록 구성되는, 송수신기 장치.
  33. 제 32 항에 있어서,
    상기 셧다운시키기 위한 수단은 상기 슬립 모드의 종료 타이밍을 결정한 후에 상기 프로세서로 웨이크-업 인터럽트 신호를 발행하도록 추가적으로 구성되는, 송수신기 장치.
  34. 제 33 항에 있어서,
    상기 웨이크-업 인터럽트 신호는 각각의 수신된 데이터의 버스트 이후에 상기 프로세서로부터의 프로그래밍 정보에 기초하여 결정된 동적 파라미터인, 송수신기 장치.
  35. 명령들의 세트로 인코딩된 컴퓨터-판독가능 매체로서, 상기 명령들은,
    프로세서에 의해, 송수신기 내의 상기 프로세서의 외부에 있는 적어도 하나의 컴포넌트에 대한 슬립 기간들과 관련한 타이밍 정보를 결정하기 위한 명령;
    상기 프로세서에 연결된 슬립 제어 로직을 사용하여 상기 프로세서로부터 슬립 기간들과 관련한 타이밍 정보를 수신하기 위한 명령; 및
    송수신기 시스템 타이밍과 독립적으로 그리고 동기적으로 상기 슬립 기간들 동안 상기 송수신기의 컴포넌트들의 적어도 일부를 셧다운시키기 위한 명령을 포함하며,
    상기 셧다운시키기 위한 명령은 상기 송수신기에 의한 수신된 통신 신호의 신호 프로세싱의 일부가 완료될 때 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 일부 개수의 컴포넌트들을 셧다운시키기 위한 명령을 포함하는, 컴퓨터-판독가능 매체.
  36. 제 1 항에 있어서,
    슬립 기간은 스누즈(snooze) 사이클을 포함하며,
    상기 슬립 기간 동안, 상기 슬립 제어 로직은 상기 스누즈 사이클에서 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 상기 일부 개수의 컴포넌트들을 셧다운시키고, 그 다음에 상기 스누즈 사이클 이후에 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 다른 일부 개수의 컴포넌트들을 셧다운시키는, 무선 송수신기.
  37. 제 10 항에 있어서,
    슬립 기간은 스누즈 사이클을 포함하며,
    상기 슬립 기간 동안, 상기 슬립 제어 로직은 상기 스누즈 사이클에서 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 상기 일부 개수의 컴포넌트들을 셧다운시키고, 그 다음에 상기 스누즈 사이클 이후에 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 다른 일부 개수의 컴포넌트들을 셧다운시키는, 슬립 제어기.
  38. 제 19 항에 있어서,
    슬립 기간은 스누즈 사이클을 포함하며,
    상기 슬립 기간 동안, 상기 슬립 제어 로직은 상기 스누즈 사이클에서 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 상기 일부 개수의 컴포넌트들을 셧다운시키고, 그 다음에 상기 스누즈 사이클 이후에 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 다른 일부 개수의 컴포넌트들을 셧다운시키는, 슬립 모드들을 제어하기 위한 방법.
  39. 제 27 항에 있어서,
    슬립 기간은 스누즈 사이클을 포함하며,
    상기 슬립 기간 동안, 상기 셧다운시키기 위한 수단은 상기 스누즈 사이클에서 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 상기 일부 개수의 컴포넌트들을 셧다운시키고, 그 다음에 상기 스누즈 사이클 이후에 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 다른 일부 개수의 컴포넌트들을 셧다운시키는, 송수신기 장치.
  40. 제 35 항에 있어서,
    슬립 기간은 스누즈 사이클을 포함하며,
    상기 슬립 기간 동안, 상기 슬립 제어 로직은 상기 스누즈 사이클에서 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 상기 일부 개수의 컴포넌트들을 셧다운시키고, 그 다음에 상기 스누즈 사이클 이후에 상기 송수신기의 상기 컴포넌트들의 적어도 일부 중 다른 일부 개수의 컴포넌트들을 셧다운시키는, 컴퓨터-판독가능 매체.
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