MX2007011095A

MX2007011095A - Control de modos de espera en un transceptor inalambrico.

Info

Publication number: MX2007011095A
Application number: MX2007011095A
Authority: MX
Inventors: Chinnappa K Ganapathy; Michael Mao Wang; Tadeusz Jarosinski
Original assignee: Qualcomm Inc
Priority date: 2005-03-11
Filing date: 2006-03-13
Publication date: 2007-11-22
Also published as: CN104539302A; KR20090110929A; US20130329617A1; SG160383A1; CN101171755A; KR101412676B1; CA2600490A1; TW200703931A; KR20100103727A; NO20075179L; RU2007137640A; BRPI0608226A2; KR20070110442A; JP2008533878A; AU2006222969A1; WO2006099535A1; CN104539302B; IL185825A0; US20060240798A1; US8509859B2

Abstract

Se describen aparatos y metodos para control de modos de espera en un transceptor o receptor; en particular, se describe un transceptor que incluye un procesador configurado para determinar informacion de temporizacion relacionada con periodos de espera por lo menos para una porcion de componentes dentro del transceptor; el transceptor tambien incluye logica de control de espera acoplada al procesador para recibir informacion relacionada con periodos de espera del procesador y configurada para efectuar el apagado por lo menos de una porcion de los componentes del transceptor durante periodos de reduccion de potencia independiente del procesador.

Description

CONTROL DE MODOS DE ESPERA EN UN TRANSCEPTOR INALMBRICO CAMPO DE A INVENCIÓN La presente descripción se refiere a un aparato y métodos para control de modos de espera en un transceptor y, de manera más particular, para control automatizado de diferentes modos de espera utilizando un controlador de modo de espera ejecutado en hardware.

ANTECEDENTES DE LA INVENCIÓN La conservación de energía en dispositivos energizados por batería, tal como teléfonos móviles, es un asunto importante para elevar al máximo la energía limitada disponible para dichos dispositivos. Sin embargo, durante la operación de dispositivos móviles tal como teléfonos móviles se conoce que algunas de las unidades de consumo de potencia dentro de dichos dispositivos pueden apagarse de manera temporal sin afectar, de forma adversa, el desempeño del dispositivo móvil. Este apagado, conocida como "espera", sostiene los ahorros de potencia debido a que las unidades actuales de consumo sólo consumen potencia de forma periódica más que de manera continua. Para mejorar la vida de la batería de un dispositivo, se sabe que se deben colocar numerosas unidades actuales de consumo de corriente dentro del dispositivo en un modo de ahorro de potencia y mantener el tiempo del sistema utilizando circuitos de espera de potencia baja. Debido a la alta corriente extraída (y, por lo tanto, uso de potencia) de osciladores de temperatura compensada de voltaje controlado (VCTCXO) que se utilizan para la temporización precisa del sistema en un dispositivo móvil, en particular, no es eficiente en cuanto a la energía utilizar dichos dispositivos para mantener el tiempo del sistema para circuitos de espera. Por consiguiente, se sabe que se mantiene la temporización del sistema durante los modos de ahorro de potencia o espera utilizando un controlador de espera que consume mucho menos potencia y cronometrado por un oscilador de cristal a una frecuencia más baja (por ejemplo, 30-60 kHz) más que la frecuencia VCTCXO, la cual es por lo general mucho más alta (por ejemplo, 19.2 MHz). El uso del oscilador de cristal de costo efectivo como el dispositivo de cronómetro de controlador de espera está a expensas de cierta exactitud en la conservación del tiempo debido a que la frecuencia del reloj tiende a desplazarse con la temperatura. Este reloj es, de otra forma, conocido como el "reloj de espera" o "reloj lento". Por lo tanto, cuando el dispositivo móvil está en espera, el reloj del sistema o "reloj rápido" (y VCTCXO) se apaga. El reloj de espera se utiliza como un temporizador para activar el sistema. Al hacer lo anterior, una vez que el reloj rápido se vuelve estable después de la activación, la temporización del sistema es una vez más transferida al reloj rápido. Además, en algunos tipos de transceptores que reciben comunicaciones de tipo de ráfaga, tal como en los sistemas multiplexados por división de frecuencia ortogonal (OFDM) , la naturaleza de dichos sistemas les permite el uso del modo de espera debido a que la naturaleza periódica acerca del momento en el que los recursos del sistemas son en realidad utilizados. Sin embargo, en dichos dispositivos, el uso de la ejecución de software de sucesos de temporización para detener componentes o activarlos puede producir latencias que causan errores o no produce como resultado la reducción efectiva del consumo de potencia durante el modo de espera debido a la sub-utilización del tiempo potencialmente disponible para el apagado de componentes.

SUMARIO DE LA INVENCIÓN De acuerdo con un aspecto de la presente descripción, un transceptor inalámbrico está descrito incluyendo un procesador configurado para determinar la información de temporización concerniente a los periodos de espera por lo menos durante una porción de componentes dentro del transceptor; y una lógica de control de espera acoplada al procesador para recibir información concerniente a los periodos de espera desde el procesador y configurada para realizar el apagado y activación efectiva por lo menos de una porción de los componentes del transceptor durante periodos de reducción de potencia independientes del procesador. De acuerdo con otro aspecto de la presente descripción, se describe un controlador de espera para uso en un transceptor inalámbrico e incluye una lógica de control de espera acoplada, de forma comunicativa, a un procesador para recibir información concerniente a los periodos de espera desde el procesador y configurada para realizar el apagado y encendido por lo menos de una porción de los componentes del transceptor durante los periodos de reducción de potencia independientes del procesador. De acuerdo con todavía otro aspecto de la presente descripción, se describe un método para controlar los modos de espera en un transceptor inalámbrico e incluye determinar información de temporización concerniente a los periodos de espera por lo menos durante una porción de componentes dentro del transceptor con un procesador; y recibir información concerniente a periodos de espera desde el procesador con una lógica de control de espera acoplada al procesador; y apagar por lo menos una porción de los componentes del transceptor durante los periodos de reducción de potencia independientes de y, de manera sincronizada, con el tiempo del sistema. De acuerdo con un aspecto adicional de la presente descripción, se describe otro aparato de transceptor. El aparato de transceptor incluye medios para determinar la información de temporización concerniente a los periodos de espera por lo menos durante una porción de componentes dentro del transceptor; medios para emitir información concerniente a los periodos de espera a partir de los medios de determinación; y medios para llevar a cabo los periodos de espera configurados para apagar por lo menos una porción de los componentes del transceptor durante los periodos de reducción de potencia independiente de, y sincronizados con los medios para determinar información de temporización. De acuerdo todavía con otro aspecto, se describe un medio legible por computadora codificado con un conjunto de instrucciones. Las instrucciones incluyen una instrucción para determinar la información de temporización concerniente a los periodos de espera por lo menos durante una porción de componentes dentro del transceptor con un procesador; una instrucción para recibir información concerniente a los periodos de espera desde el procesador con una lógica de control de espera acoplada al procesador; y una instrucción para apagar por lo menos una porción de los componentes del transceptor durante los periodos de reducción de potencia independiente de, y sincronizado con una temporización del sistema de transceptor.

BREVE DESCRIPCIÓN DE LAS FIGURAS La figura 1 es un diagrama de bloques ejemplar del dispositivo inalámbrico que incluye un controlador de espera ejecutado. La figura 2 es un diagrama de bloques ejemplar que ilustra una arquitectura más detallada del transceptor de la figura 1 incluyendo un controlador de espera ejecutado en hardware. La figura 3 es un diagrama de bloques de un conjunto de chips de receptor de banda base ejemplar que incluye lógica de control de espera. La figura 4 es un diagrama de temporización ejemplar que muestra la operación de temporización de la lógica de control de espera. La figura 5 es un diagrama de temporización ejemplar que muestra una operación "inactiva". La figura 6 es un diagrama de flujo de un método ejemplar para el control de modo de espera. La figura 7 es un diagrama de bloques de un transceptor ejemplar adicional. Se puede observar que números similares se refieren a partes similares en las diversas vistas de las figuras .

DESCRIPCIÓN DETALLLADA DE LA INVENCIÓN La figura 1 ilustra un dispositivo inalámbrico 100, tal como un transceptor móvil para recibir y transmitir señales de comunicación inalámbrica, tal como señales CDMA y OFDM. Como se ilustra, el transceptor 100 incluye un conjunto de chips de transceptor 102 utilizado para el procesamiento de las señales de comunicaciones recibidas o que se van a transmitir. El conjunto de chips 102 incluye un microprocesador 104, el cual puede ser un procesador sencillo o procesadores múltiples tal como un procesador de propósito general (GPP) y un procesador de señal digital (DSP) . También incluye el transceptor de banda base 106 y los circuitos integrados RF 108, los cuales son utilizados para recibir y transmitir realmente las señales de comunicación inalámbrica mediante la(s) antena (s) 110. Como se describirá posteriormente, el microprocesador 104 está configurado para ejecutar software que determina la temporización de modos de espera para el dispositivo de transceptor 100. Esto es, el software corrido por el microprocesador 104 determina el momento en el que los componentes del dispositivo del transceptor 100 pueden ser apagados para conservar la vida de la batería del dispositivo (que no se muestran) . El transceptor 100 también incluye otro conjunto de chips utilizados para recibir señales de comunicación, tal como comunicaciones en ráfaga en un sistema multiplexado por división de frecuencia ortogonal (OFDM) , por ejemplo. El conjunto de chips se muestra como un conjunto de chips de receptor 112 en el ejemplo de la figura 1. Dentro del conjunto de chips 112 se encuentra otro circuito de banda base que incluye un receptor de banda base 114, el cual procesa las señales de comunicación recibidas. En particular, el receptor de banda base 114 recibe señales de comunicación desde un chip RF 116 y un convertidor análogo a digital (ADC) 118 (por ejemplo, un modulador sigma-delta ADC) . De manera adicional, el conjunto de chips 112 incluye la lógica de control de espera 120 que se utiliza para ejecutar modos de espera dentro del conjunto de chips de receptor 112. La lógica 120 puede ser ejecutada con la lógica digital o cualquier otro hardware adecuado que, de manera característica, ejecuta instrucciones de forma rápida con latencia baja. El conjunto de chips está acoplado al microprocesador 104 mediante el enlace 122, tal como el enlace serial o paralelo externo y GPIO (entrada/salida de propósito general), para comunicar la información de temporización del modo de espera a la lógica de control de espera del hardware 120. La lógica 120, a su vez, entonces ejecuta realmente la temporización del modo de espera, como se describirá con mayor detalle a continuación. De manera adicional, el transceptor 100 incluye un reloj de sistema exacto y rápido 124, que se origina a partir de una fuente estable, tal como un oscilador de cristal de temperatura compensada y voltaje controlado (VCTCXO) que se utiliza para proporcionar temporización del sistema en el momento en el que el transceptor 100 se encuentra en modos de activación. Una fuente de reloj de espera 126, la cual consume menos potencia y es más lenta que el reloj rápido 124, se utiliza para la temporización del sistema durante los modos de espera para conservar la energía de la batería. Cada uno de los conjuntos de chips 102 y 112 recibe señales de reloj desde los relojes 124 y 126 como se ilustra mediante las conexiones 128 y 130, de manera respectiva. La figura 2 ilustra un diagrama de bloques detallado ejemplar de porciones del transceptor 100 que utiliza arquitectura de teléfono basada en el conjunto de chips. El transceptor 100 incluye el conjunto de chips del transceptor 102, tal como un conjunto de chips de transceptor CDMA, el cual incluye el microprocesador 104. El transceptor 100 también incluye un conjunto de chips de receptor 112 que se utiliza para recibir señales inalámbricas de difusión, incluyendo aquellas que utilizan comunicación en ráfaga (es decir, ráfagas de paquetes de información) . Los ejemplos de dichos estándares incluyen estándares de multiplexión por división de frecuencia ortogonal (OFDM) . Dentro del conjunto de chips receptores 112, el receptor de banda base 114 utiliza la lógica de control de espera 120, la cual lleva a cabo modos de espera determinados por el microprocesador 104. En la arquitectura particular ejemplificada en la figura 2, el microprocesador 104 determina la funcionalidad de espera para llevar a cabo modos de espera. Esta determinación se realiza con el software corrido por el procesador 104. Este software de espera ("SW de Espera") está indicado, en forma de diagrama, por la nube 200. El software, a su vez, interactúa con la lógica de control de espera 120 mediante el enlace 122 para programar la lógica 120 con la información que concierne a la temporización que va a ser ejecutada por la lógica 120 al momento de pasar al modo de espera o activación después de la espera. Como se ilustra adicionalmente en el ejemplo particular de la figura 2, el conjunto de chips del transceptor 102 incluye el transceptor de banda base 106, el cual incluye los controladores de espera respectivos para soportar otros modos tales como CDMA lx, Tasa Alta de Datos (HDR) , UMTS, Sistema Global para Comunicaciones Móviles (GSM) , Sistema de Posicionamiento Global (GPS) y otros modos. El software de espera también controla o establece la operación de los controladores de espera en el transceptor de banda base 106, en donde la comunicación se lleva a cabo mediante un enlace 208 entre el transceptor de banda base 106 y el procesador 104. El procesador 104 también corre el software (SW de Controlador VCTCXO 202) para controlar un Modulador de Densidad de Impulso (PDM) del reloj VCTCXO 124 en apoyo concurrente de diferentes modos como lo ilustra el enlace de comunicación 214. Las conexiones entre el SW de Controlador VCTCXO 202 y el SW de Espera 200 ilustran que un intercambio de información ocurre cuando el VCTCXO puede ser apagado y encendido, como se ilustra en la figura 2. Debido a que uno de los objetivos de un controlador de espera es conservar la potencia mediante la reducción del consumo de potencia de muchos dispositivos dentro de un transceptor móvil, la funcionalidad de espera del presente sistema descrito interactúa o afecta diversos dispositivos en el transceptor 100. Por ejemplo, como se explicó anteriormente, diversos componentes dentro del conjunto de chips del transceptor 102 están controlados para ingresar a los modos de espera. Por ejemplo, el transceptor de banda base 106 puede incluir el control de espera. De manera adicional, el procesador 104 puede, en realidad, ser colocado en espera también. El reloj de espera u oscilador de cristal 126 se corre de manera continua para proporcionar una potencia baja, una fuente de reloj continua para el transceptor 100 durante los modos de espera. El reloj de sistema 124 también es afectado por la funcionalidad de espera. En particular, el software de espera 200 que corre en el microprocesador 104 emitirá controles mediante un enlace 216 a un chip de administración de potencia 204, el cual, a su vez, controla la entrega de potencia al VCTCXO 124 (encendiendo y apagando así el reloj del sistema 128). Como se explicó anteriormente, el reloj de consumo de potencia alta 124 es apagado durante los modos de espera para conservar energía. Los IC RF 108, los cuales soportan el transceptor de banda base 106 y los modos anexos, también se ven afectados por la funcionalidad de espera. En particular, el microprocesador 104 puede emitir instrucciones al IC RF 108 mediante un enlace 218, tal como una interfaz de enlace serial. También el receptor de banda base 114 puede emitir señales de control al IC RF 108 mediante un enlace serial 220. La figura 2 también ilustra que el transceptor 100 puede incluir una interfaz de usuario (Ul) 210, tal como un teclado, micrófono, u otro aparato de interfaz el cual entra en el microprocesador. De manera similar, el transceptor 100 también se puede conectar a diversos periféricos 212, tal como mediante un Enlace Serial Universal (USB) u otra conexión serial o paralela. La funcionalidad de espera responde a estas conexiones de comunicación o entrada debido a que presentan interrupciones "rudas" que pueden requerir que los modos de espera sean abortados o reprogramados . Se debe tomar en cuenta aquí que la lógica digital y otros dispositivos diversos en el transceptor 100 son operables con múltiples regímenes de reloj, los cuales pueden ser encendidos/apagados para conservar la potencia. La conmutación puede ser realizada por una lógica de selección de impulsos de reloj (que no se muestra) o cualquier otro dispositivo de conmutación adecuado. Como se ilustra de manera adicional en la figura 2, cada uno de los controladores de espera (es decir, los controladores de espera de transceptor de banda y la lógica de control de espera 120) reciben entradas desde el reloj de espera 126 (conjunto de chips de receptor 112 que se muestran recibiendo señales tanto del reloj del sistema como del reloj de espera de manera directa) . Como se observó anteriormente, los controladores de espera están configurados para cambiar su temporización al reloj de espera de potencia baja 126 durante los modos de espera para conservar la potencia. En el transceptor 100 de la figura 2, el microprocesador 104 (con el reloj de sistema encendido) puede continuar mostrando datos en una pantalla (que no se muestra) del transceptor 100 durante la puesta en corriente de paquetes recibidos a través del receptor de banda base 112, tal como el video en corriente a través de un sistema OFDM. Sin embargo, el conjunto de chips de receptor 112 pueden todavía conservar la potencia durante el tiempo de "apagado" al apagar sus relojes de sistema y PLL (por ejemplo, inhabilitando relojes para inactivar sub-bloques en el conjunto de chips 112) y conmutar la fuente de reloj de lógica de control de espera (120) al reloj de espera 126. En ejemplos que no involucran el muestreo directo para el despliegue, el microprocesador 104 puede tener tiempo para pasar al estado de espera también. En el transceptor descrito 100 y, en particular, el conjunto de chips de receptor 112, los modos de espera pueden ser activados durante diversos estados del conjunto de chips de receptor 112. El primero de estos estados es un estado activo en donde los datos recibidos mediante el chip RF 116 y ADC 118 están siendo desmodulados ráfaga por ráfaga (por ejemplo, un grupo de símbolos activos adyacentes está formando un ráfaga, en el caso de un sistema OFDM) . Cuando se reciben ráfagas de información en el estado activo, por ejemplo, los modos de espera pueden ser llevados a cabo tal como cuando la información de sobrecarga recibida está siendo desmodulada (por ejemplo, símbolos de información de sobrecarga OFDM) o cuando se reciben datos de canal de control o tráfico. Otro estado en el que los modos de espera pueden ser llevados a cabo incluye estados profundos de espera, los cuales son estados inactivos en donde no se han recibido solicitudes pendientes y sólo son necesarias las activaciones periódicas, tal como por ejemplo la información de actualización relacionada con la información que va a ser transmitida (por ejemplo, una guía de programa). Una función de lógica de control de espera 120 es reducir al mínimo el consumo de potencia durante la espera cuando el conjunto de chips de receptor 112 no está recibiendo ráfagas activas de información. Debido a la naturaleza de la comunicación de ráfaga que el conjunto de chips de receptor 112 está diseñado para recibir, la operación del conjunto de chips 112 tiende a ser sistólica (es decir, sucede en ráfagas de procesamiento correspondiente a las ráfagas de información recibidas con tiempos de procesamiento inactivos entre ráfagas) . En algunos sistemas, tal como los sistemas OFDM, las ráfagas pueden durar aproximadamente 10 minutos (4% del ciclo de trabajo) o más, dependiendo de la configuración de la carga útil. Debido a que no existe correlación entre los ciclos de encendido/apagado del controlador de espera 120 y otros modos en el dispositivo inalámbrico 100, el presente ejemplo descrito incluye líneas de tiempo de espera independiente para el procesador 104, el cual puede incluir líneas de tiempo de espera separadas para múltiples procesadores en el transceptor 102, y el conjunto de chips de receptor de banda base 112, aunque comparten el mismo reloj de sistema derivado del reloj VCTCXO 124. Además, para prevenir problemas debido a latencias inherentes al software corrido por el microprocesador 104 y que el conjunto de chips de receptor 112 no podría tolerar dicha latencia, se reconoció que el control de espera para el receptor 112 sería más eficiente utilizando la lógica de hardware separada (por ejemplo, 120) para ejecutar modos de espera en el receptor 112. Aunque en los ejemplos particulares descritos, la lógica de control de espera 120 realiza una operación de temporización de espera separada para el conjunto de chips 112, la lógica 120 está configurada, no obstante, para conexión en interfaz con otras porciones del transceptor 100. Esto se debe a que la operación de temporización del receptor afecta y se ve afectada por otras operaciones de otras partes del transceptor 100. Un diagrama de bloques más detallado de una ejecución ejemplar de la lógica de control de espera 120 y sus interacciones se ilustra en la figura 3. Como se muestra en la figura 3, la lógica de control de espera 120 incluye la lógica central de espera 300 que tiene temporizadores de espera 302 y memoria intermedia de tiempo del sistema 304. Los temporizadores de espera 302 son programados por el procesador 104 mediante una interfaz de enlace 306 la cual se conecta en interfaz con el enlace 308 entre el procesador 104 y el conjunto de chips de receptor 112. El enlace 308 está acoplado a otra interfaz 310 en la lógica de control de espera 120. Un registro de espera 312 se utiliza entonces para dirigir la información de programación a los temporizadores de espera 302, tal como la información de temporización y predefinido de que la lógica 120 se ejecutará automáticamente al llevar a cabo la línea de tiempo de espera. El receptor de banda base 112 también incluye un bucle de bloqueo de fase (PLL) 314, el cual genera el reloj del sistema y otros regímenes o dominios de reloj . Estas señales de reloj se alimentan a una lógica de selección de impulsos del reloj 316, la cual es utilizada para encender y apagar, de manera selectiva, los diferentes dominios de reloj con base en las señales inhabilitas del reloj recibidas desde la lógica central 300. Desde el punto de vista de la Lógica de Control de Espera en el ejemplo descrito de la figura 3, múltiples regímenes de reloj están controlados a través de la lógica de selección de impulsos de reloj 316... El primero de éstos es un régimen de reloj de sistema primario. El segundo es un régimen de reloj secundario, el cual se utiliza durante el proceso de purga de la memoria intermedia de salida del decodificador (que no se muestra en el diagrama) , cuando ha terminado la demodulación de ráfaga. Dominios adicionales incluyen un régimen de reloj rápido de Lógica Central de Espera (reloj_rápido_espera) , un régimen de reloj de espera central de controlador de espera (que no se muestra) , un régimen de reloj de bloque de interfaz serial RF (utilizado con la interfaz de enlace serial 318, que no se muestra) . Se debe tomar en cuenta que el microprocesador 104 puede inhabilitar o habilitar cada reloj mediante una entrada interrumpida haciendo caso omiso del hardware del controlador de espera. Como se ilustra, la lógica central 300 está configurada para emitir una señal de interrupción de activación (interrupción activación) al controlador de interrupción en el conjunto de chips de transceptor 102. Se debe tomar en cuenta que está interrupción es determinada, de manera dinámica, con base en la información de programación del microprocesador 104 debido a que el punto de activación no es el mismo para cada operación de modo de espera y cambia de ráfaga a ráfaga. En operación, la lógica de control de espera 120 inhabilita los relojes del sistema primario y secundario mediante señales de inhabilitación del reloj para conservar la energía durante un modo de espera. La lógica central de espera 300 también inhabilita uno o más Bucles de Bloqueo de Fase (PLL) los cuales se utilizan para generar los regímenes del reloj del sistema. La lógica de control, a su vez, recibe un impulso de sincronización de tiempo de sistema, en_tiempo_sistema, e información de temporización exacta (in_tiempo_sistema) desde la Lógica Central de Receptor 114 antes de que comience la espera, y actualiza (o provoca la actualización) del tiempo del sistema antes de que la espera termine. La operación del microprocesador 104 y la lógica de control de espera 120 se sincronizan mediante interrupciones multiplexadas a una señal GPIO de transceptor sencillo 322 por medio del controlador de interrupción 320, e int_activación. El microprocesador 104 (que no se muestra en la figura 3) se comunica con la lógica de control 120 sobre la interfaz 306, 308 y 310. La lógica de control además se conecta en interfaz con los chips RF y ADC 116, 118 a través de una interfaz de enlace serial 318 y un par de líneas discretas para emitir señales directas tales como el encendido de la memoria intermedia TXCO en el chip RF 116. De acuerdo con los ejemplos descritos, software o instrucciones corridas por el microprocesador 104 se utilizan para configurar la línea de tiempo de espera. Se observa que el software también puede "etiquetar" ráfagas después de los cuales puede comenzar, de manera automática, un ciclo de inactividad o un ciclo de espera parcial. Se observa, de forma adicional, que el hardware de lógica de control de espera 120 realiza la línea de tiempo de inactividad y/o de espera con la resolución del reloj del sistema (reloj_sistema) , la cual es mayor que la frecuencia de reloj de espera para conservar la máxima precisión. La figura 4 es un diagrama de temporización ejemplar que muestra la operación de temporización de la lógica de control de espera 120. Debido a que el conjunto de chips de receptor 112 no rastrea activamente el tiempo del sistema durante los modos de espera, el contador de tiempo del sistema no es actualizado. Por consiguiente, el receptor de banda base 114 está configurado para controlar, de manera estrecha, el tiempo de espera (es decir, el periodo entre la aserción de la siguiente señal de activación de muestra alineada (en_tiempo_sistema) , y la pulsación de la señal int_en_línea cuando el contador de tiempo del sistema es restaurado después de la activación. Se conoce el tiempo del sistema cuando se pulsa en_tiempo_sistema y se realiza un cálculo para el tiempo del sistema cuando se pulsa int_en_línea. Como se puede observar en la línea de tiempo de la figura 4, el VCTCXO 124 es apagado durante el modo de espera y, de esta manera, el reloj_rápido_espera el cual utiliza el reloj 124 como la fuente de temporización, también es apagado. Durante el periodo de espera, desde el primer borde ascendente de reloj de espera después de una siguiente activación de muestra, el reloj de espera 126 se utiliza para la temporización durante el modo de espera (por ejemplo, para determinar el tiempo en el que se permanece en el modo de espera y el momento en el que se emite la señal de interrupción de activación) . El reloj de espera se utiliza para temporización hasta que el PLL se establece después de la activación, como se muestra en la figura 4. Después de que se establece el PLL (es decir, reloj_rápido_espera es restaurado) , la temporización para el receptor 112 se revierte al dominio de reloj del sistema. Sin embargo, se reconoció que una fuente substancial de ineficiencia de potencia en el conjunto de chips de receptor 112 son tiempos de respuesta largos (latencia) del microprocesador (es decir, software) para sucesos de tiempo real, tales como interrupciones. Esto resultó en el retraso del apagado del chip RF 116. Por consiguiente, la lógica de control de espera descrita 120 incluye una característica de "inactividad" para proporcionar el apagado de chips RF 116 inmediato después del final de una ráfaga recibida. La "inactividad" permite el apagado de una porción de componentes, mientras permanece activo un mínimo dominio de reloj (reloj de sistema secundario) , para permitir que el microprocesador 104 termine el procesamiento de la tarea actual y purgue la memoria intermedia de salida del decodificador . Después que el procesamiento ha finalizado, el régimen de reloj del sistema secundario y el PLL también pueden ser apagados. Sin embargo, la mayor parte del consumo de la potencia se debe a los recursos que son apagados durante el tiempo de inactividad, de manera particular el chip RF 116. De esta manera, un grado de eficiencia importante puede ser acumulado a través del apagado parcial de componentes en la "inactividad" . En una ejecución específica, la característica de "inactividad" permite que el software etiquete las ráfagas recibidas después de lo cual puede ocurrir el ciclo de espera/inactividad, y permitir que la lógica de control de espera 120 inicie el apagado de RF y parte de la circuitería digital automáticamente al final de dichas ráfagas, cuando la activación de inactividad (activación_inactividad) es generada por el hardware (ver figura 3 y referencia 402 como el comienzo de un ciclo de "inactividad" después de una ráfaga etiquetada de inactividad) . En los sistemas OFDM, en particular, las etiquetas de inactividad de ráfaga en los descriptores FFT se utilizan para detectar la última muestra de ráfaga etiquetada. Cuando esta muestra es procesada por una Transformada Rápida de Fourier (FFT) y pasado a un deseudoaleatorizador, por ejemplo, la provocación de inactividad es generada por la Lógica Central del Receptor 114 y enviada a la lógica de control de espera 120, como se muestra en la figura 3. En este punto, el chip RF 116, ADC 118, los bloques de extremo frontal y la FFT están listos para ser apagados. Se observa también que la mayor parte del tiempo, las interrupciones al microprocesador que indican el comienzo del ciclo de inactividad habrán ya ocurrido al momento de que el software está listo para emitir una solicitud pasar_a_espera . De esta manera, por lo regular la lógica de control de espera 120 puede efectuar un modo de espera completo inmediatamente después de que el microprocesador 104 emite la solicitud pasar_a_es?era . También se observa que la lógica de control de espera 120 ejecuta la línea de tiempo de espera con base en el reloj de sistema secundario durante la inactividad. La razón para esto es doble. Primero, el dominio de reloj del sistema secundario todavía es requerido por la memoria intermedia de salida de decodificador, controlador de interrupción, y otros bloques. Segundo, el proceso de computarizar parámetros de espera y los cálculos de frecuencia del reloj de espera son demasiado complejos como para que el hardware los lleve a cabo. Por dichas razones, el apagado completo del reloj del sistema y el PLL y el cambio al reloj de espera no es posible. La figura 5 ilustra una línea de tiempo para una operación de inactividad ejemplar, la cual se mencionó anteriormente. Como se muestra, después una señal en el aire que comprende una ráfaga etiquetada de inactividad 502 (etiquetado por el software corrido en un procesador 104) es recibida por el transceptor 100. Después de la última muestra de ráfaga 502, se realiza el procesamiento de extremo frontal 504, tal como el procesamiento FFT en el caso de un sistema OFDM, como un ejemplo. Una vez que este procesamiento 504 está completo, la lógica central del receptor 114, la cual puede ser hardware, emite una señal de provocación de inactividad (activación_inactividad) 506 para la lógica de control de espera 120 (ver figura 3 también) . La lógica 120 entonces inicia un ciclo de inactividad 508 en donde parte de los componentes es el conjunto de chips 112 que puede ser apagado, tal como el chip RF 116, y ADC 118, como ejemplos. Debido a que otro procesamiento 510, tal como la decodificación, todavía se lleva a cabo, no todos los componentes pueden ser puestos en espera. Si antes es completado el otro procesamiento 510, y la latencia de procesamiento de software y hardware 512 no excede este tiempo, una señal de pasar_a_espera 514 puede ser procesada. Después de que se ha emitido la señal 514, ocurre la sincronización entre el hardware y el software y el software procede a emitir una ejecución de espera 518. Si la solicitud 518 ocurre antes de la señal de activación 520, entonces la espera es aceptada por el hardware y comienza inmediatamente. De lo contrario es rechazada y la inactividad 508 continua para el comienzo del siguiente impulso, y los componentes restantes se ponen en espera para un ciclo de espera completo 516. En caso de que la latencia 512 sea mayor que el procesamiento 510 (esto no se muestra en la línea de tiempo) , entonces la lógica de control de espera no iniciará una espera completa. La figura 6 ilustra un diagrama de flujo ejemplar de un proceso 600 para llevar a cabo un control de modo de espera. Como se muestra, el proceso 600 empieza en el bloque de inicio 602. El flujo procede al bloque 604 en donde el microprocesador 104 determina la información de temporización concerniente a los periodos de espera por lo menos de una porción de componentes dentro del transceptor 100. Esto es, el microprocesador determina a través del software de espera 200, configura la línea de tiempo para modos de espera y también puede determinar cuáles componentes pueden ser apagados, tal como durante los modos de "inactividad" los cuales efectúan sólo apagados parciales. Después de la determinación en el bloque 604, el flujo procede al bloque 606 en donde el control de lógica 120 recibe la programación o información determinada. Esto se lleva a cabo, por ejemplo, mediante el microprocesador 104 al escribir información a la lógica de control de espera 120 a través de la interfaz de enlace 306, enlace 308, interfaz de enlace 310 y registros de espera 312 como se ilustra en la figura 3. Después de que la información de la línea de tiempo de espera es escrita en la lógica de control de espera 120, el flujo procede al bloque 608. En el bloque 608, la lógica de control de espera 120 apaga, de manera automática, por lo menos una porción de los componentes del transceptor 100 durante los modos de espera, ya sea modo de espera completo o modos de inactividad. La operación en el bloque 608 también incluye el regreso o uso de lógica de control de espera 120 independiente de, pero sincronizado con el receptor o transceptor 106 ó 114. Esto es, la lógica de control de espera 120 está configurada para realizar o ejecutar la línea de tiempo de espera a partir de la entrada a los modos de espera para regresar los componentes apagados de modo de espera a la operación de encendido. Esta operación es realizada, de manera automática, por la lógica 120 independiente del microprocesador 104 en el sentido de que el microprocesador no dispara los modos de espera para el conjunto de chips de receptor 112. No obstante, la operación de modo de espera es realizada en sincronía con la temporización del sistema (por ejemplo, reloj del sistema TCXO) utilizado por el receptor o transceptor 106 ó 114. Se observa que el proceso del bloque 608 se repite cada ciclo de modo de activación/espera, el cual continúa mientras que el transceptor es operacional. El proceso en los bloques 604 y 606 puede ser realizado durante la inicialización del transceptor 100, pero también pueden ser ejecutado en cualquier momento después de la inicialización si así se desea. La figura 7 es un diagrama de bloques de un transceptor ejemplar adicional 700 de acuerdo con la presente descripción. Como se muestra, el transceptor 700 incluye medios para determinar la información de temporización concerniente a los periodos de espera por lo menos para una porción de componentes dentro del transceptor 702. Estos medios pueden ser, por ejemplo, el procesador 104 anteriormente mencionado. Acoplados a los medios 702 se tienen medios para emitir información concerniente a los periodos de espera a partir de los medios para determinación 704. Los medios 704 pueden ser ejecutados por la interfaz de enlace 306, enlace 308, interfaz de enlace 310, y registro de espera 312, por ejemplo. Acoplados a los medios 704 están los medios para ejecutar periodos de espera 706, los cuales están configurados para apagar por lo menos una porción de los componentes del transceptor durante los periodos de reducción de potencia independientes de y en sincronía con los medios para determinar la información de temporización. Los medios 706 pueden ser ejecutados, por ejemplo, mediante la lógica de control de espera 120. Como se describió anteriormente, las ineficiencias que surgen de las latencias debido al procesamiento de software pueden ser superadas al llevar a cabo la ejecución de modo de espera a través de la lógica de hardware. Además, el uso de un apagado parcial de los componentes produce un incremento adicional en la ineficiencia del modo de espera en casos en donde los modos de espera serían obstruidos debido a la latencia del software . Se debe tomar en cuenta que el receptor de banda base 114 y la lógica de control de espera 120 pueden residir en un ASIC separado o circuito de procesamiento similar como se ilustra, pero también puede ser parte de un ASIC o conjunto de chips incorporados con el conjunto de chips del transceptor 102. Se debe además observar que el aparato y métodos anteriormente descritos pueden también ser utilizados para el control de espera llevado a cabo por el transceptor de banda base 106. Los ejemplos anteriormente descritos son meramente ejemplares y aquellos expertos en la técnica ahora pueden hacer numerosos usos de los ejemplos anteriormente descritos sin apartarse de los conceptos inventivos aquí descritos. Diversas modificaciones a estos ejemplos pueden ser fácilmente aparentes para aquellos expertos en la técnica, y los principios genéricos aquí definidos se pueden aplicar a otros ejemplos, por ejemplo, en un servicio de mensajes instantáneos o en cualquier aplicación de comunicación de datos inalámbrica general, sin apartarse del espíritu y alcance de los aspectos novedosos aquí descritos. De esta manera, el alcance de la descripción no pretende quedar limitada a los ejemplos aquí mostrados sino que se le acordará el alcance más amplio consistente con los principios y características novedosas aquí descritas. La palabra "ejemplar" se utiliza de manera exclusiva aquí para decir "que sirve como ejemplo, instancia o ilustración." Cualquier ejemplo aquí descrito como "ejemplar" no necesariamente es interpretado como preferido o ventajoso sobre otros ejemplos. Por consiguiente, los aspectos novedosos aquí descritos van a ser definidos únicamente por el alcance de las siguientes reivindicaciones .

Claims

NOVEDAD DE LA INVENCIÓN Habiendo descrito el presente invento, se considera como una novedad y, por lo tanto, se reclama como prioridad lo contenido en las siguientes: REIVINDICACIONES

1.- Un transceptor inalámbrico que comprende: un procesador configurado para determinar la información de temporización concerniente a los periodos de espera por lo menos para una porción de componentes dentro del transceptor; y una lógica de control de espera acoplada al procesador para recibir información concerniente a los periodos de espera desde el procesador y configurada para llevar a cabo el apagado por lo menos de una porción de los componentes del transceptor durante los periodos de reducción de potencia independientes del procesador.

2.- El transceptor de conformidad con la reivindicación 1, caracterizado porque la lógica de control de espera está además configurada para realizar el encendido por lo menos de una porción de los componentes de manera independiente y sincronizada con una temporización del sistema del transceptor.

3.- El transceptor de conformidad con la reivindicación 1, caracterizado porque la lógica de control de espera está además configurada para apagar un número parcial de componentes por lo menos de una porción de los componentes cuando una porción de procesamiento de señal de una señal de comunicación recibida por el transceptor ha sido completada antes del punto de temporización predeterminado y apagar otra porción de componentes por lo menos de una porción de los componentes en caso de que el procesamiento de señal por el procesador sea completado por tiempo predeterminado.

4.- El transceptor de conformidad con la reivindicación 1, caracterizado porque la lógica de control de espera está además configurada para emitir un señal de interrupción al procesador configurado para activar el procesador después de la determinación de un final del modo de espera por la lógica de control de espera.

5.- El transceptor de conformidad con la reivindicación 1, caracterizado porque el procesador está configurado para programar la lógica de control de espera con la información enviada a la lógica de control de espera.

6.- El transceptor de conformidad con la reivindicación 1, caracterizado porque la lógica de control de espera es parte del receptor de banda base configurado para recibir ráfagas de señales de comunicación.

7. - El transceptor de conformidad con la reivindicación 1, caracterizado porque la lógica de control de espera está configurada para determinar una temporización final de un modo de espera e iniciar la activación por lo menos de una porción de componentes en el transceptor.

8.- El transceptor de conformidad con la reivindicación 7, caracterizado porque la lógica de control de espera está configurada para emitir una señal de interrupción de activación al procesador después de determinar una temporización final de un modo de espera.

9.- El transceptor de conformidad con la reivindicación 1, caracterizado porque la señal de interrupción de activación es un parámetro dinámico determinado por el procesador después de cada ráfaga de datos recibida.

10.- Un controlador de espera para uso en un transceptor inalámbrico, el controlador comprende: una lógica de control de espera acoplada de manera comunicativa a un procesador para recibir información concerniente a los periodos de espera desde el procesador y configurados para llevar a cabo el apagado y encendido por lo menos de una porción de los componentes del transceptor durante los periodos de reducción de potencia independientes del procesador.

11.- El controlador de espera de conformidad con la reivindicación 10, caracterizado porque la lógica de control de espera está además configurada para llevar a cabo el apagado y encendido por lo menos de una porción de los componentes de manera independiente y sincronizada con una temporización del sistema del transceptor.

12.- El controlador de espera de conformidad con la reivindicación 10, caracterizado porque la lógica de control de espera está además configurada para apagar un número parcial de componentes por lo menos de una porción de los componentes cuando una porción de procesamiento de señal de una señal de comunicación recibida por el transceptor ha sido completada antes de un punto de temporización predeterminado y apagar otra porción de componentes por lo menos de una porción de los componentes en caso de que el procesamiento de señal por el procesador esté completado por tiempo predeterminado.

13.- El controlador de espera de conformidad con la reivindicación 10, caracterizado porque la lógica de control de espera está además configurada para emitir una señal de interrupción al procesador configurado para activar el procesador después de la determinación de un final de un modo de espera.

14.- El controlador de espera de conformidad con la reivindicación 10, caracterizado porque el procesador está configurado para programar la lógica de control de espera con la información enviada a la lógica de control de espera.

15.- El controlador de espera de conformidad con la reivindicación 10, caracterizado porque la lógica de control de espera es parte del receptor de banda base configurado para recibir señales de comunicación en ráfaga.

16.- El controlador de espera de conformidad con la reivindicación 10, caracterizado porque la lógica de control de espera está configurada para determinar una temporización final de un modo de espera e iniciar la activación por lo menos de una porción de componentes en el transceptor .

17.- El controlador de espera de conformidad con la reivindicación 16, caracterizado porque la lógica de control de espera está configurada para emitir una señal de interrupción de activación al procesador después de determinar una temporización final de un modo de espera.

18.- El controlador de espera de conformidad con la reivindicación 10, caracterizado porque la lógica de interrupción de espera es un parámetro dinámico determinado por el procesador después de cada ráfaga de datos recibida.

19.- Un método para controlar los modos de espera en un transceptor inalámbrico que comprende: determinar información de temporización concerniente a los periodos de espera por lo menos para una porción de componente dentro del transceptor con un procesador, determinar información concerniente a los periodos de espera a partir del procesador con una lógica de control de espera acoplada al procesador, y apagar por lo menos una porción de los componentes del transceptor durante los periodos de reducción de potencia independiente de y sincronizado con una temporización del sistema del transceptor.

20.- El método de conformidad con la reivindicación 19, caracterizado porque la lógica de control de espera está además configurada para apagar un número parcial de componentes por lo menos de una porción de los componentes cuando una porción de procesamiento de señal de una señal de comunicación recibida por el transceptor ha sido completada antes de un punto de temporización predeterminado y apagar otra porción de componentes por lo menos de una porción de los componentes en caso de que el procesamiento de señal por el procesador esté completado por tiempo predeterminado.

21.- El método de conformidad con la reivindicación 19, que además comprende: determinar un final de un modo de espera con la lógica de control de espera; y emitir una señal de interrupción al procesador con la lógica de control de espera para activar el procesador con base en la determinación del final del modo de espera.

22.- El método de conformidad con la reivindicación 20, caracterizado porque el procesador está configurado para programar la lógica de control de espera con la información enviada a la lógica de control de espera.

23.- El método de conformidad con la reivindicación 19, caracterizado porque la lógica de control de espera es parte del receptor de banda base configurado para recibir señales de comunicación en ráfaga.

24.- El método de conformidad con la reivindicación 19, caracterizado porque la lógica de control de espera está configurada para determinar una temporización final de un modo de espera e iniciar la activación por lo menos de una porción de componentes en el transceptor.

25.- El método de conformidad con la reivindicación 24, caracterizado porque la lógica de control de espera está configurada para emitir una señal de interrupción de activación al procesador después de determinar una temporización final del modo de espera.

26.- El método de conformidad con la reivindicación 19, caracterizado porque la señal de interrupción de activación es un parámetro dinámico determinado por el procesador después de cada ráfaga de datos recibida.

27.- Un aparato de transceptor que comprende: medios para determinar información de temporización concerniente a periodos de espera por lo menos de una porción de componentes dentro del transceptor; medios para emitir información concerniente a periodos de espera desde los medios para determinación y medios para ejecutar periodos de espera configurados para apagar por lo menos una porción de los componentes del transceptor durante los periodos de reducción de potencia independiente de y sincronizado con los medios para determinar la información de temporización.

28.- El aparato de transceptor de conformidad con la reivindicación 27, caracterizado porque los medios para ejecutar periodos de espera están además configurados para apagar un número parcial de componentes por lo menos de una porción de los componentes cuando parte del procesamiento de una señal de comunicación recibida por los medios para determinación ha sido completada antes y para apagar otra porción de componentes por lo menos de una porción de los componentes en caso de que el procesamiento de señal por el procesador sea completado por tiempo predeterminado.

29.- El aparato de transceptor de conformidad con la reivindicación 27, caracterizado porque los medios para ejecutar periodos de espera están configurados para determinar un final de un modo de espera y emitir una señal de interrupción al procesador con la lógica de control de espera para activar el procesador con base en la determinación del final del modo de espera.

30.- El aparato de transceptor de conformidad con la reivindicación 29, caracterizado porque el procesador está configurado para programar la lógica de control de espera con la información enviada a la lógica de control de espera .

31.- El aparato de transceptor de conformidad con la reivindicación 27, caracterizado porque la lógica de control de espera es parte del receptor de banda base configurado para recibir señales de comunicación en ráfaga.

32.- El aparato de transceptor de conformidad con la reivindicación 27, caracterizado porque la lógica de control de espera está configurada para determinar una temporización final de un modo de espera e iniciar la activación por lo menos de una porción de componentes en el transceptor.

33.- El aparato de transceptor de conformidad con la reivindicación 32, caracterizado porque la lógica de control de espera está configurada para emitir una señal de interrupción de activación al procesador después de determinar una temporización final de un modo de espera.

34.- El aparato de transceptor de conformidad con la reivindicación 27, caracterizado porque la señal de interrupción de activación es un parámetro dinámico determinado por el procesador después de cada ráfaga recibida de datos.

35.- Un medio legible por computadora codificado con un conjunto de instrucciones, las instrucciones comprenden: una instrucción para determinar información de temporización concerniente a los periodos de espera por lo menos de una porción de componentes dentro del transceptor con un procesador; una instrucción para recibir información concerniente a los periodos de espera desde el procesador con una lógica de control de espera acoplada al procesador; y una instrucción para apagar por lo menos una porción de los componentes del transceptor durante periodos de reducción de potencia independiente de y sincronizado con una temporización del sistema de transceptor.