JP2008533878A - 無線トランシーバにおけるスリープモードの制御 - Google Patents

Abstract

【課題】無線トランシーバにおけるスリープモードの制御
【解決手段】
トランシーバ又は受信機におけるスリープモードの制御に関する装置及び方法が開示される。特に、トランシーバであって、前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報を決定するように構成されたプロセッサを含むトランシーバが開示される。前記トランシーバは、スリープ期間に関する情報を前記プロセッサから受信するために前記プロセッサに結合されさらに前記プロセッサから独立して電力低減期間中に前記トランシーバの前記コンポーネントの前記一部のシャットダウンを行うように構成されたスリープ制御論理も含む。
【選択図】図５

Description

本特許出願は、"RECEIVER SLEEP MODE CONTROLLER"（受信機スリープモードコントローラ）という題名を有し、本特許出願の譲受人に対して譲渡され、本明細書によって参照されることによって明示で本明細書に組み入れられている仮特許出願番号６０／６６０，９１６に対する優先権を主張するものである。

本開示は、トランシーバにおけるスリープモードの制御、より具体的には、ハードウェアに実装されたスリープモードコントローラを用いた異なるスリープモードの自動制御に関する装置及び方法に関するものである。

携帯電話等の電池を電源とするデバイスが利用可能な限られたエネルギーを最大にするためには、これらのデバイスにおけるエネルギー保存が重要課題である。しかしながら、携帯電話等のモバイルデバイスの動作中には、これらのモバイルデバイスの性能に悪影響を及ぼさずにデバイス内の電力消費装置の一部を一時的にパワーダウンさせることが可能であることが知られている。電流を消費する装置は連続的にではなく定期的に電力を消費するだけであるにすぎないため、「スリープ」と呼ばれるこのパワーダウンは節電を可能にする。

デバイスの電池寿命を延ばすために、デバイス内の数多くの電流消費装置を節電モードにして低電力スリープ回路を用いてシステム時間を維持することが知られている。特に、モバイルデバイスにおいて正確なシステムタイミングを維持するために用いられる電圧制御型温度補償発振器（ＶＣＴＣＸＯ）は大量の電流（従って電力）を用いるため、スリープ回路に関してシステム時間を維持するためにこれらのデバイスを用いるのはエネルギー効率が良くない。従って、これよりもはるかに少ない電力を消費しさらに通常ははるかに高いＶＣＴＣＸＯ周波数（例えば、１９．２ＭＨｚ）ではなくより低い周波数（例えば、３０乃至６０ｋＨｚ）で水晶発振器によってクロッキングされるスリープコントローラを用いてスリープモード又は節電モード中にシステムタイミングを維持することが知られている。クロック周波数は温度に応じて変化する傾向があるため、対費用効果の高い水晶発振器をスリープコントローラクロッキングデバイスとして用いることは、時間維持精度をある程度犠牲にする。このクロックは、「スリープクロック」又は「低速クロック」とも呼ばれる。従って、モバイルデバイスがスリープ中であるときには、システムクロック又は「高速クロック」（及びＶＣＴＣＸＯ）はオフの状態である。スリープクロックは、システムをウェイクアップさせるためのタイマーとして用いられる。ウェイクアップ後は、高速クロックがウェイクアップ後に安定した時点で再度高速クロックにシステムタイミングが渡される。

さらに、例えば直交周波数分割多重化（ＯＦＤＭ）システムにおけるようにバースト型の通信を受信する一定の型のトランシーバにおいては、これらのシステムの性質は、システム資源が実際には定期的に用いられる性質を有することに起因してスリープモードの使用に向いている。

しかしながら、該デバイスにおいては、コンポーネントをシャットダウンすること又はコンポーネントをウェイクアップさせることを目的としてソフトウェアによってタイミングイベントを実行する方法を用いることは、誤差を引き起こすレーテンシー又はコンポーネントのシャットダウンのために利用可能な時間が十分に利用されないことに起因してスリープモード中に電力消費量が実効的に低減されないことになるレーテンシーを発生させる可能性がある。

本開示の側面により、無線トランシーバであって、前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報を決定するように構成されたプロセッサと、スリープ期間に関する情報を前記プロセッサから受信するために前記プロセッサに結合されさらに前記プロセッサから独立して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部のシャットダウン及びウェイクアップを行うように構成されたスリープ制御論理と、を含む無線トランシーバ、が開示される。

本開示の他の側面により、無線トランシーバにおいて用いるためのスリープコントローラが開示され、スリープ期間に関する情報をプロセッサから受信するために通信可能な形で前記プロセッサに結合されさらに前記プロセッサから独立して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部のシャットダウン及びパワーアップを行うように構成されたスリープ制御論理を含む。

本開示のさらに他の側面により、無線トランシーバにおけるスリープモードを制御するための方法が開示され、前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報をプロセッサによって決定することと、前記プロセッサに結合されたスリープ制御論理によってスリープ期間に関する情報を前記プロセッサから受信することと、システム時間から独立して及びシステム時間と同期して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部をシャットダウンすること、とを含む。

本開示のさらなる側面により、他のトランシーバ装置が開示される。前記トランシーバ装置は、前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報を決定するための手段と、スリープ期間に関する情報を前記決定するための手段から出力するための手段と、タイミング情報を決定するための前記手段から独立して及びタイミング情報を決定するための前記手段と同期して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部をシャットダウンするように構成されたスリープ期間を実行するための手段と、を含む。

さらに他の側面により、一組の命令によって符号化されたコンピュータ読み取り可能媒体が開示される。前記命令は、前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報をプロセッサによって決定するための命令と、前記プロセッサに結合されたスリープ制御論理によってスリープ期間に関する情報を前記プロセッサから受信するための命令と、トランシーバシステムタイミングから独立して及びトランシーバシステムタイミングと同期して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部をシャットダウンするための命令と、を含む。

図面全体を通じて、類似部品には類似の数字が付されていることが注記される。

図１は、ＣＤＭＡ及びＯＦＤＭ信号等の無線通信信号を受信及び送信するためのモバイルトランシーバ等の無線デバイス１００を示す。図示されるように、トランシーバ１００は、受信された又は送信される通信信号を処理するために用いられるトランシーバチップセット１０２を含む。チップセット１０２は、マイクロプロセッサ１０４を含み、マイクロプロセッサ１０４は、汎用プロセッサ（ＧＰＰ）及びデジタル信号プロセッサ（ＤＳＰ）等の単一のプロセッサ又は複数のプロセッサであることができる。さらに、マイクロプロセッサ１０４は、アンテナ１１０を介して無線通信信号を実際に受信及び送信するために用いられるベースバンドトランシーバ１０６及びＲＦ集積回路１０８も含む。以下においてさらに詳細に説明されるように、マイクロプロセッサ１０４は、トランシーバデバイス１００に関するスリープモードのタイミングを決定するソフトウェアを実行するように構成される。すなわち、マイクロプロセッサ１０４によって実行されるソフトウェアは、電池（図示されていない）の寿命を保つためにトランシーバデバイス１００の特定のコンポーネントをいつパワーダウンするかを決定する。

トランシーバ１００は、例えば直交周波数分割多重化（ＯＦＤＭ）システムにおけるバースト通信等の通信信号を受信するために用いられる他のチップセットも含む。このチップセットは、図１の例においては受信機チップセット１１２として示される。チップセット１１２内には、ベースバンド受信機１１４を含んでいて受信された通信信号を処理する他のベースバンド回路が存在する。特に、ベースバンド受信機１１４は、ＲＦチップ１１６及びアナログ−デジタル変換器（ＡＤＣ）１１８（例えば、シグマ−デルタ変調器ＡＤＣ）から通信信号を受信する。さらに、チップセット１１２は、受信機チップセット１１２内のスリープモードを実行するために用いられるスリープ制御論理１２０を含む。論理１２０は、デジタル論理又は低いレーテンシーで素早く特徴的に命令を実行するその他の適切なハードウェアとともに実装することができる。チップセットは、スリープモードタイミング情報をハードウェアスリープ制御論理１２０に伝達するために外部のパラレル又はシリアルバス及びＧＰＩＯ（汎用入力／出力）等のバス１２２を介してマイクロプロセッサ１０４に結合される。論理１２０は、以下においてさらに詳細に説明されるように、スリープモードタイミングを実際に実行する。

さらに、トランシーバ１００は、安定したソース、例えば、トランシーバ１００がアウェイクモードであるときにシステムタイミングを提供するために用いられる電圧制御型温度補償水晶発振器（ＶＣＴＣＸＯ）、を源とする高速かつ正確なシステムクロック１２４を含む。高速クロック１２４より少ない電力を消費し、高速クロック１２４よりも低速であるスリープクロックソース１２６は、電池エネルギーを保存するためにスリープモード中にシステムタイミングに関して用いられる。チップセット１０２及び１１２の各々は、接続１２８及び１３０によって示されるように、クロック１２４及び１２６からクロック信号をそれぞれ受信する。

図２は、チップセットに基づく電話アーキテクチャを利用するトランシーバ１００の一部分の典型的な詳細ブロック図である。トランシーバ１００は、マイクロプロセッサ１０４を含むトランシーバチップセット１０２、例えばＣＤＭＡトランシーバチップセットを含む。トランシーバ１００は、バースト通信（例えば、情報パケットのバースト）を利用するブロードキャスト無線信号を含むブロードキャスト無線信号を受信するために用いられる受信機チップセット１１２も含む。前記基準の例は、直交周波数分割多重化（ＯＦＤＭ）基準を含む。受信機チップセット１１２内において、ベースバンド受信機１１４は、スリープ制御論理１２０を利用し、スリープ制御論理１２０は、マイクロプロセッサ１０４によって決定されたスリープモードを実行する。

図２において例示される特定のアーキテクチャにおいては、マイクロプロセッサ１０４は、実行されるスリープモードに関するスリープ機能を決定する。この決定は、プロセッサ１０４によって実行されるソフトウェアを用いて行われる。このスリープソフトウェア（“スリープＳＷ”）は、雲の形２００によって図示されている。このソフトウェアは、バス１２２を介してスリープ制御論理１２０と相互に作用し、スリープ状態になるとき又はスリープからウェイクアップするときにいずれのタイミングを論理１２０によって実行すべきであるかに関する情報を用いて論理１２０をプログラミングする。

図２の特定の例においてさらに示されるように、トランシーバチップセット１２０は、ベースバンドトランシーバ１０６を含み、ベースバンドトランシーバ１０６は、ＣＤＭＡ １ｘ、高データ速度（ＨＤＲ）、ＵＭＴＳ、グローバル移動体通信システム（ＧＳＭ）、全地球測位システム（ＧＰＳ）等のその他のモードをサポートするための各々のスリープコントローラを含む。スリープソフトウェアは、ベースバンドトランシーバ１０６内のスリープコントローラの動作も制御又は設定し、ベースバンドトランシーバ１０６とプロセッサ１０４との間における通信はバス２０８によって行われる。プロセッサ１０４は、通信バス２１４によって示されるように、異なるモードを同時並行してサポートするＶＣＴＣＸＯクロック１２４のパルス密度変調器（ＰＤＭ）を制御するためのソフトウェア（ＶＣＴＣＸＯコントローラＳＷ ２０２）も実行する。ＶＣＴＣＸＯコントローラＳＷ２０２とスリープＳＷ２００との間の接続は、図２に示されるように、ＶＣＴＣＸＯをどの時点でオフ及びオンにすることができるかに関する交換情報が両方の間において生じることを示す。

スリープコントローラの最終目標は、モバイルトランシーバ内の数多くのデバイスの電力消費量を低減させることによって電力を保存することであるため、開示されるシステムのスリープ機能は、トランシーバ１００内の様々なデバイスと相互に作用するか又は影響を与える。例えば、上述されるように、スリープモードに入るためにトランシーバチップセット１０２内の様々なコンポーネントが制御される。例えば、ベースバンドトランシーバ１０６は、スリープ制御を含むことができる。さらに、実際には、プロセッサ１０４も同様にスリープ状態にすることができる。

スリープクロック又は水晶発振器１２６は、スリープモード中に低電力で遮断されないクロックソースをトランシーバ１００のために提供するために連続的に稼働される。システムクロック１２４もスリープ機能による影響を受ける。特に、マイクロプロセッサ１０４において稼働中のスリープソフトウェア２００は、バス２１６を介して電力管理チップ２０４に制御を出し、電力管理チップ２０４は、ＶＣＴＣＸＯ１２４への電力の引き渡しを制御し（それによってシステムクロック１２８をオン及びオフにする）。上述されるように、エネルギーを保存するためにスリープモード中には電力消費量が多いクロック１２４の電源が切られる。

ベースバンドトランシーバ１０６及び付属するモードをサポートするＲＦ ＩＣ１０８もスリープ機能による影響を受ける。特に、マイクロプロセッサ１０４は、シリアルバスインタフェース等のバス２１８を介してＲＦ ＩＣ１０８に命令を出すことができる。さらに、ベースバンド受信機１１４は、シリアルバス２２０を介してＲＦ ＩＣ１０８に制御信号を出すことができる。

図２は、トランシーバ１００がマイクロプロセッサに入力するためのユーザーインタフェース（ＵＩ）２１０、例えばキーパッド、マイク、及びその他のインタフェース装置を含むことができることを示す。同様に、トランシーバ１００は、ユニバーサルシリアルバス（ＵＳＢ）又はその他の直列又は並列接続を介して様々な周辺装置２１２に接続することも可能である。これらの入力接続又は通信接続は、スリープモードを打ち切ること又は再スケジューリングすることを要求する「乱暴な」割り込みを提示するため、スリープ機能はこれらの接続に応答する。

ここでは、トランシーバ１００内のデジタル論理及びその他の様々なデバイスは電力を保存するために電源をオン／オフにすることができる複数のクロックレジームとともに動作可能であることが注記される。切り換えは、クロックゲーティング論理（図示されていない）又はその他の適切な切り換えデバイスによって行うことができる。図２においてさらに示されるように、スリープコントローラ（すなわち、ベースバンドトランシーバスリープコントローラ及びスリープ制御論理１２０）の各々は、スリープクロック１２６から入力を受信する（システムクロック及びスリープクロック信号の両方を直接受信する受信機チップセット１１２が示されている）。前記のように、スリープコントローラは、電力を保存するためにスリープモード中に低電力スリープクロック１２６にタイミングを切り換えるように構成される。

図２のトランシーバにおいて、（システムクロックがオンの状態の）マイクロプロセッサ１０４は、ベースバンド受信機１１２を介して受信されたパケットのストリーミング、例えばＯＦＤＭシステムを介しての映像のストリーミング、中にトランシーバ１００のディスプレイ（図示されていない）上において連続的にデータを表示することができる。しかしながら、受信機チップセット１１２は、システムクロック及びＰＬＬをオフにし（例えば、チップセット１１２内のサブブロックを停止させるためにクロックをディスエーブル状態にし）、スリープ制御論理（１２０）のクロックソースをスリープクロック１２６に切り換えることによって「オフ」時間中に依然として電力を保存することができる。ディスプレイへの直接表示が関わらない事例においては、マイクロプロセッサ１０４は、スリープ状態になる時間を有することもできる。

開示されるトランシーバ１００、特に受信機チップセット１１２、においては、スリープモードは、受信機チップセット１１２の様々な状態中に起動させることができる。これらの状態のうちの第１の状態は、ＲＦチップ１１６及びＡＤＣ１１８を介して受信されたデータがバーストごとに復調中である（例えば、ＯＦＤＭシステムの場合は１つのグループの隣接するアクティブシンボルがバーストを形成中である）アクティブ状態である。例えば、アクティブ状態において情報バーストを受信時には、例えば受信されたオーバーヘッド情報が復調中であるとき（例えば、ＯＦＤＭオーバーヘッド情報シンボル）又はトラフィックデータ又は制御チャネルデータを受信時にスリープモードにすることができる。スリープモードにすることができる他の状態は、未決定中の要求が受信されておらず例えばどの情報をブロードキャストするかに関する情報（例えば番組ガイド）を更新するために定期的なウェイクアップのみを行うことが必要になる休止状態であるディープスリープ状態を含む。

スリープ制御論理１２０の機能は、受信機チップセット１１２がアクティブな情報バーストを受信中でないスリープ中における電力消費量を最小にすることである。受信機チップセット１１２の設計対象となっているバースト通信の性質に起因して、チップセット１１２の動作はシストリック（すなわち、バーストとバーストの間に休止した処理時間を有する受信された情報バーストに対応する処理バーストにおいて発生する）になる傾向がある。ＯＦＤＭ等の一定のシステムにおいては、バーストは、ペイロードコンフィギュレーションに依存して約１０ｍｓ（４％ディーティサイクル）以上続く可能性がある。スリープコントローラ１２０のオン／オフサイクルと無線デバイス１００内のその他のモードとの間には相関関係がないため、本開示例は、プロセッサ１０４に関する独立したスリープタイムラインを含み、該スリープタイムラインは、トランシーバ１０２内の複数のプロセッサ及びベースバンド受信機チップセット１１２はＶＣＴＣＸＯクロック１２４から導き出される同じシステムクロックを共有するにもかかわらず、これらのプロセッサに関する別個のスリープタイムラインを含むことができる。さらに、マイクロプロセッサ１０４によって実行されるソフトウェアに固有のレーテンシーに起因しさらに受信機チップセット１１２が該レーテンシーを許容できないことに起因する問題を防止するために、受信機１１２に関するスリープ制御は、受信機１１２内におけるスリープモードを実行する別個のハードウェア論理（例えば１２０）を用いることによってより効率的になるということが認識された。

特定の開示例においては、スリープ制御論理１２０は、チップセット１１２に関して別個のスリープタイミング動作を実行するが、論理１２０は、トランシーバ１００のその他の様々な部分とインタフェースするように構成される。この理由は、受信機のタイミング動作はトランシーバ１００のその他の部分の動作に対して影響を与えさらにこれらのその他の部分の動作によって影響を受けるためである。スリープ制御論理１２０の典型的実装及びその相互作用を示したより詳細なブロック図が図３に描かれている。

図３に示されるように、スリープ制御論理１２０は、スリープタイマー３０２及びシステム時間バッファ３０４を有するスリープコア論理３００を含む。スリープタイマー３０２は、プロセッサ１０４と受信機チップセット１１２との間のバス３０８とインタフェースするバスインタフェース３０６を介してプロセッサ１０４によってプログラミングされる。バス３０８は、スリープ制御論理１２０内の他のインタフェース３１０に結合される。次に、スリープレジスタ３１２が用いられてタイミング情報、等のプログラミング情報がスリープタイマー３０２にダイレクトされ、スリープタイムラインを実施時に論理１２０が自動的に実行するように予め定義される。

ベースバンド受信機１１２は、システムクロック及びその他のクロックドメイン又はレジームを生成する位相固定ループ（ＰＬＬ）３１４も含む。これらのクロック信号は、コア論理３００から受信されたクロックディスエーブル信号に基づいて異なるクロックドメインを選択的にオン及びオフにするために用いられるクロックゲーティング論理３１６に送られる。図３の開示例におけるスリープ制御論理の観点からは、クロックゲーティング論理３１６を通じて複数のクロックレジームが制御される。これらのクロックレジームの第１のレジームは、一次システムクロックレジームである。次は、二次クロックレジームであり、バースト復調が終了しているときに復号器出力バッファ（図示されていない）のドレインプロセス中に用いられる。追加のドメインは、スリープコア論理高速クロックレジーム（sleep_fast_clk）と、スリープコントローラコアスリープレジーム（図示されていない）と、ＲＦシリアルインタフェースブロッククロックレジーム（シリアルバスインタフェース３１８とともに用いられ、示されていない）、とを含む。

マイクロプロセッサ１０４は、停止入力を介して各クロックをディスエーブル又はイネーブルにしてスリープコントローラハードウェアをオーバーライドできることが注記される。

示されるように、コア論理３００は、ウェイクアップ割り込み信号（wakeup_int）をトランシーバチップセット１０２内の割り込みコントローラに出すように構成される。ウェイクアップ時点はすべてのスリープモード動作に関して同じでなく、バーストごとに変化するため、この割り込みは、マイクロプロセッサ１０４からのプログラミング情報に基づいて動的に決定されることが注記される。

動作上は、スリープ制御論理１２０は、スリープモード中にエネルギーを保存するためにクロックディスエーブル信号を介して一次及び二次システムクロックをディスエーブルにする。スリープコア論理３００は、システムクロックレジームを生成するために用いられる１つ以上の位相固定ループ（ＰＬＬ）３１４もディスエーブルにする。制御論理は、スリープが開始する前にシステム時間同期化パルスsys_time_en、及び正確なタイミング情報（sys_time_in）を受信機コア論理１１４から受け取り、スリープが終了する前にシステム時間を更新する（又は更新をトリガーする）。マイクロプロセッサ１０４及びスリープ制御論理１２０の動作は、割り込みコントローラ３２０によって単一のトランシーバＧＰＩＯ信号３２２に多重化された割り込み、及びwakeup_intを介して同期化される。マイクロプロセッサ１０４（図３に示されていない）は、インタフェース３０６、３０８、及び３１０を通じて制御論理１２０と通信する。制御論理は、シリアルバスインタフェース３１８及びＲＦチップ１１６内のＴＸＣＯバッファをオンにする等の直接信号を出すための複数の個別ラインを通じてＲＦ及びＡＤＣチップ１１６、１１８にさらにインタフェースする。

開示例により、マイクロプロセッサ１０４によって実行されるソフトウェア又は命令は、スリープタイムラインをコンフィギュレーションするために用いられる。ソフトウェアは、タグが付けられているバーストの後にスヌーズサイクル又は部分的スリープサイクルが自動的に開始できるようにするための「タグ」をバーストに付けることも可能であることが注記される。スリープ制御論理ハードウェア１２０は、最高の精度を確保するためにスリープクロック周波数よりも大きいシステムクロック（sys_clk）の分解能（resolution）でスリープ及び／又はスヌーズタイムラインを実行することがさらに注記される。

図４は、スリープ制御論理１２０のタイミング動作を示す典型的タイミング図である。受信機チップセット１１２はスリープモード中にはシステム時間を能動的に追跡しないため、システム時間カウンタは更新されない。従って、ベースバンド受信機１１４は、システム時間（すなわち、次のサンプル整合トリガー信号（sys_time_en）のアサーションとウェイクアップ後にシステム時間カウンタが復元時のon_line_int信号パルスの発生との間の期間）を厳しく制御するように構成される。sys_time_enパルスが出されるときのシステム時間は知られており、on_line_intパルスが出されるときのシステム時間に関する推定が行われる。

図４のタイムラインにおいてわかるように、ＶＣＴＣＸＯ１２４は、スリープモード中はシャットダウンされ、従って、クロック１２４をタイミングソースとして用いるsleep_fast_clockもシャットダウンされる。スリープ期間中において、次のサンプルトリガー後の第１のスリープクロック立ち上がりエッジから、スリープクロック１２６がスリープモード中におけるタイミングに関して（例えばスリープモード状態になっている時間及びウェイクアップ割り込み信号を出す時点を決定するために）用いられる。該スリープクロックは、図４に示されるようにウェイクアップ後にＰＰＬが安定するまでタイミングに関して用いられる。ＰＬＬが安定した（すなわち、sleep_fast_clkが復元された）後は、受信機１１２に関するタイミングはシステムクロックドメインに戻る。

しかしながら、受信機チップセット１１２における実質的な電力非効率源は、割り込み等のリアルタイムイベントに対するマイクロプロセッサ（すなわちソフトウェア）の応答時間が長いこと（レーテンシー）であるということが認識された。この結果、ＲＦチップ１１６のシャットダウンに遅延が生じた。従って、本開示スリープ制御論理１２０は、受信されたバーストの終了後にただちにＲＦチップ１１６をシャットダウンすることに備えた「スヌーズ」機能を含む。「スヌーズ」は、マイクロプロセッサ１０４が現在のタスクの処理を終了させて復号器出力バッファをドレインさせるのを可能にするために、最低のクロックドメイン（二次システムクロック）をアクティブ状態にしながら一部のコンポーネントをシャットダウンすることを可能にする。処理が終了後は、二次システムクロックレジーム及びＰＬＬもシャットダウンすることができる。しかしながら、電力消費の大部分は、スヌーズ時にシャットダウンされる資源、例えばＲＦチップ１１６、に起因する。従って、「スヌーズ」状態のコンポーネントの部分的シャットダウンを通じて有意な程度の効率を達成させることが可能である。

１つの特定の実施形態においては、「スヌーズ」機能は、ソフトウェアが、タグを付けられているバーストの後にスヌーズ／スリープサイクルが起こることができるようにするための「タグ」を受信されるバーストに付けること、及びこれらのバーストの終了時に自動的にＲＦとデジタル回路の一部をスリープ制御論理１２０にシャットダウンさせることを可能にし、スヌーズトリガー（snooze_trig）はハードウェアによって生成される（スヌーズタグが付けられたバースト後における「スヌーズ」サイクルの開始に関して図３及び参照４０２を参照すること）。特に、ＯＦＤＭシステムにおいては、ＦＦＴ記述子内のバーストスヌーズタグは、最後のタグ付きバーストサンプルを検出するために用いられる。図３に示されるように、例えばこのサンプルが高速フーリエ変換（ＦＦＴ）によって処理されてデスクランブラに渡されたときに、スヌーズトリガーが受信機コア論理１１４によって生成されてスリープ制御論理１２０に送信される。この時点においては、ＲＦチップ１１６、ＡＤＣ１１８、フロントエンドブロック及びＦＦＴのシャットダウン準備が完了している。ほとんどの場合は、スヌーズサイクルの開始を示すマイクロプロセッサへの割り込みは、ソフトウェアがgo_to_sleep要求を出す準備が完了するまでに既に発生していることになるという点も注記される。従って、典型的には、スリープ制御論理１２０は、マイクロプロセッサ１０４がgo_to_sleep要求を出した直後に完全なスリープモード状態にすることができる。

スリープ制御論理１２０は、スヌーズ中に二次システムクロックに基づいてスリープタイムラインを実行することも注記される。この理由は次の２つである。第１に、二次システムクロックドメインは、復号器出力バッファ、割り込みコントローラ、及びその他のブロックによって依然として必要とされる。第２に、スリープパラメータの計算及びスリープクロック周波数の推定のプロセスは、複雑すぎてハードウェアによって行うことはできない。これらの理由により、システムクロック及びＰＬＬの完全なシャットダウン及びスリープクロックへの切り換えは可能でない。

図５は、上述される典型的スヌーズ動作に関するタイムラインを示す。図示されるように、オーバー・ザ・エア信号の後に、スヌーズタグが付けられた（プロセッサ１０４において実行されるソフトウェアによってタグが付けられた）バースト５０２がトランシーバ１００によって受信される。バースト５０２の最後のサンプル後に、フロントエンド処理５０４、例えばＯＦＤＭシステムの場合はＦＦＴ処理、が行われる。この処理が完了した時点で、ハードウェアであることができる受信機コア論理１１４が、スヌーズトリガー信号（snooze_trig）５０６をスリープ制御論理１２０に出す（図３も参照）。次に、論理１２０は、スヌーズサイクル５０８を開始し、チップセット１１２内のコンポーネントの一部、例えばＲＦチップ１１６、及びＡＤＣ１１８をシャットダウンすることができる。復号等のその他の処理５１０はまだ実施中であるため、すべてのコンポーネントをスリープ状態にすることができるわけではない。

その他の処理５１０が完了される前であって、ソフトウェア及びハードウェアの処理レーテンシー５１２がこの時間を超えない場合は、go_to_sleep信号５１４を処理することができる。信号５１４が出された後は、ハードウェアとソフトウェアとの間で同期化が行われ、ソフトウェアは、スリープ実行５１８を出す。ウェイクアップ信号５２０の前に要求５１８が生じた場合は、スリープがハードウェアによって受け入れられて直ちに開始する。その他の場合は、スリープは拒否され、スヌーズ５０８が引き続き次のパルスを開始し、残りのコンポーネントは完全なスリープサイクル５１６に関するスリープ状態にされる。レーテンシー５１２が処理５１０よりも長い場合は（タイムライン上では示されていない）、スリープ制御論理は完全なスリープを開始しない。

図６は、スリープモード制御を実施するプロセス６００の典型的流れ図を示す。図示されるように、プロセス６００は、開始ブロック６０２において開始する。流れはブロック６０４に進み、ブロック６０４において、マイクロプロセッサ１０４は、トランシーバ１００内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報を決定する。すなわち、マイクロプロセッサは、スリープソフトウェア２００を通じて決定し、スリープモードに関するタイムラインをコンフィギュレーションし、さらに、例えば部分的なシャットダウンのみを行う「スヌーズ」モード中にいずれのコンポーネントのパワーダウンが許容されるかを決定することもできる。

ブロック６０４において決定後は、流れはブロック６０６に進み、ブロック６０６において、論理制御１２０は、決定された情報又はプログラミングを受け取る。このことは、例えば、図３に示されるように、マイクロプロセッサ１０４がバスインタフェース３０６、バス３０８、バスインタフェース３１０及びスリープレジスタ３１２を介してスリープ制御論理１２０に情報を書き込むことによって行われる。スリープタイムライン情報がスリープ制御論理１２０に書き込まれた後は、流れはブロック６０８に進む。

ブロック６０８において、スリープ制御論理１２０は、完全スリープモード又はスヌーズモードのいずれであるかにかかわらず、スリープモード中はトランシーバ１００のコンポーネントの少なくとも一部を自動的にシャットダウンする。ブロック６０８における動作は、受信機又はトランシーバ１０６又は１１４から独立してただし同期してスリープ制御論理１２０を戻すこと又は用いることも含む。すなわち、スリープ制御論理１２０は、スリープモードに入ることからパワーダウンされたコンポーネントをスリープモードから戻してパワーアップされた動作をするまでのスリープタイムラインを実行するように構成される。この動作は、マイクロプロセッサ１０４が受信機チップセット１１２に関するスリープモードをトリガーしないという意味でマイクロプロセッサ１０４から独立した形で論理１２０によって自動的に実行される。しかしながら、スリープモード動作は、受信機又はトランシーバ１０６又は１１４によって用いられるシステムタイミング（例えば、ＴＣＸＯシステムクロック）と同期して実施される。

ブロック６０８のプロセスは各アウェイク／スリープモードサイクルに関して繰り返され、トランシーバが動作可能な間継続することが注記される。ブロック６０４及び６０６におけるプロセスは、トランシーバ１００の初期設定中に行うことができるが、希望される場合は初期設定後のいずれの時点でも行うことができる。

図７は、本開示に従ったさらなる典型的トランシーバ７００のブロック図である。図示されるように、トランシーバ７００は、トランシーバ７０２内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報を決定するための手段を含む。この手段は、例えば、前述されたプロセッサ１０４であることができる。手段７０２には、決定するための手段７０４からスリープ期間に関する情報を出力するための手段が結合される。手段７０４は、例えばバスインタフェース３０６、バス３０８、バスインタフェース３１０、及びスリープレジスタ３１２によって実装することができる。手段７０４には、タイミング情報を決定するための手段から独立して及び該手段と同期して電力低減期間中にトランシーバのコンポーネントの少なくとも一部をシャットダウンするように構成されたスリープ期間実行手段７０６が結合される。手段７０６は、例えばスリープ制御論理１２０によって実装することができる。

前述されるように、ソフトウェア処理に起因するレーテンシーが原因で発生する非効率さは、ハードウェア論理を通じてスリープモードの実行を行うことによって克服することができる。さらに、コンポーネントの部分的シャットダウンの利用は、スリープモードがソフトウェアレーテンシーに起因して妨げられる場合にスリープモードの効率をさらに向上させる。

ベースバンド受信機１１４及びスリープ制御論理１２０は、例示された別個のＡＳＩＣ又は同様の処理回路内に常駐することができるが、ＡＳＩＣの一部であること又はトランシーバチップセット１０２とともに組み込まれたチップセットであることもできることが注記される。上述される装置及び方法は、ベースバンドトランシーバ１０６によって実施されるスリープ制御に関しても利用可能であることがさらに指摘される。

上述される例は単なる典型例であり、当業者は、本明細書において開示される発明概念から逸脱せずに上例を数多く利用すること又は上例から逸脱することができる。これらの例の様々な修正は当業者にとって容易に明確になり、本明細書において定義される一般原理は、本明細書において説明される斬新な側面の精神及び適用範囲から逸脱せずに、例えば瞬間的メッセージ伝送サービス又は一般的な無線データ通信用途におけるその他の例に対しても適用することができる。以上のように、本開示の適用範囲は、本明細書において示されている例に限定されることが意図されるものではなく、本明細書において開示される原理及び斬新な特長に一致する限りにおいて最も広範な適用範囲が認められるべきである。本明細書における「典型的」という表現は、「１つの例、事例、又は実例」であることのみを意味する。本明細書において「典型的」として記述されているいずれの例も、その他の例よりも優先されるか又は有利であるとは必ずしも解釈すべきでない。従って、本明細書において説明される斬新な側面は、上記の特許請求の範囲のみによって定義される。

実装されたスリープコントローラを含む無線デバイスの典型的ブロック図である。 ハードウェアに実装されたスリープコントローラを含む図１のトランシーバのより詳細なアーキテクチャを示す典型的ブロック図である。 スリープ制御論理を含む典型的ベースバンド受信機チップセットのブロック図である。 スリープ制御論理のタイミング動作を示す典型的タイミング図である。 「スヌーズ」動作を示す典型的タイミング図である。 スリープモード制御に関する典型的方法の流れ図である。 さらなる典型的トランシーバのブロック図である。

Claims (35)

1. 無線トランシーバであって、前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報を決定するように構成されたプロセッサと、
   スリープ期間に関する情報を前記プロセッサから受信するために結合されさらに前記プロセッサから独立して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部のシャットダウンを行うように構成されたスリープ制御論理と、を具備する、無線トランシーバ。
2. 前記スリープ制御論理は、トランシーバシステムタイミングから独立して及びトランシーバシステムタイミングと同期して前記コンポーネントの前記少なくとも一部のパワーアップを行うようにさらに構成される請求項１に記載のトランシーバ。
3. 前記スリープ制御論理は、前記トランシーバによる受信された通信信号の信号処理の一部が予め決められたタイミング時点よりも前に完了されているときには前記コンポーネントの前記少なくとも一部のうちの部分的な数のコンポーネントをシャットダウンし、前記プロセッサによる信号処理が予め決められた時間までに完了される場合は前記コンポーネントの前記少なくとも一部のうちの他の一部のコンポーネントをシャットダウンするようにさらに構成される請求項１に記載のトランシーバ。
4. 前記スリープ制御論理は、前記スリープ制御論理によるスリープモード終了の決定後に前記プロセッサをウェイクアップさせるように構成された前記プロセッサに割り込み信号を出すようにさらに構成される請求項１に記載のトランシーバ。
5. 前記プロセッサは、前記スリープ制御論理に送信された前記情報を用いて前記スリープ制御論理をプログラミングするように構成される請求項１に記載のトランシーバ。
6. 前記スリープ制御論理は、バースト通信信号を受信するように構成されたベースバンド受信機の一部である請求項１に記載のトランシーバ。
7. 前記スリープ制御論理は、スリープモードの終了タイミングを決定しさらに前記トランシーバ内のコンポーネントの少なくとも一部のウェイクアップを開始させるように構成される請求項１に記載のトランシーバ。
8. 前記スリープ制御論理は、スリープモードの終了タイミングを決定後に前記プロセッサにウェイクアップ割り込み信号を出すように構成される請求項７に記載のトランシーバ。
9. 前記ウェイクアップ割り込み信号は、各受信されたデータバースト後に前記プロセッサによって決定される動的パラメータである請求項１に記載のトランシーバ。
10. 無線トランシーバにおいて用いるためのスリープコントローラであって、
    スリープ期間に関する情報をプロセッサから受信するために前記プロセッサに通信可能な形で結合されさらに前記プロセッサから独立して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部のシャッドダウン及びパワーアップを行うように構成されるスリープ制御論理を具備する、スリープコントローラ。
11. 前記スリープ制御論理は、トランシーバシステムタイミングから独立して及びトランシーバシステムタイミングと同期して前記コンポーネントの前記少なくとも一部のシャットダウン及びパワーアップを行うようにさらに構成される請求項１０に記載のスリープコントローラ。
12. 前記スリープ制御論理は、前記トランシーバによる受信された通信信号の信号処理の一部が予め決められたタイミング時点よりも前に完了されているときには前記コンポーネントの前記少なくとも一部のうちの部分的な数のコンポーネントをシャットダウンし、前記プロセッサによる信号処理が予め決められた時間までに完了される場合は前記コンポーネントの前記少なくとも一部のうちの他の一部のコンポーネントをシャットダウンするようにさらに構成される請求項１０に記載のスリープコントローラ。
13. 前記スリープ制御論理は、スリープモード終了の決定後に前記プロセッサをウェイクアップさせるように構成された前記プロセッサに割り込み信号を出すようにさらに構成される請求項１０に記載のスリープコントローラ。
14. 前記プロセッサは、前記スリープ制御論理に送信された前記情報を用いて前記スリープ制御論理をプログラミングするように構成される請求項１０に記載のスリープコントローラ。
15. 前記スリープ制御論理は、バースト通信信号を受信するように構成されたベースバンド受信機の一部である請求項１０に記載のスリープコントローラ。
16. 前記スリープ制御論理は、スリープモードの終了タイミングを決定しさらに前記トランシーバ内のコンポーネントの少なくとも一部のウェイクアップを開始させるように構成される請求項１０に記載のスリープコントローラ。
17. 前記スリープ制御論理は、スリープモードの終了タイミングを決定後に前記プロセッサにウェイクアップ割り込み信号を出すように構成される請求項１６に記載のスリープコントローラ。
18. 前記ウェイクアップ割り込み信号は、各受信されたデータバースト後に前記プロセッサによって決定される動的パラメータである請求項１０に記載のスリープコントローラ。
19. 無線トランシーバにおいてスリープモードを制御するための方法であって、
    前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報をプロセッサによって決定することと、
    前記プロセッサに結合されたスリープ制御論理によってスリープ期間に関する情報を前記プロセッサから受信することと、
    トランシーバシステムタイミングから独立して及びトランシーバシステムタイミングと同期して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部をシャットダウンすること、とを具備する、方法。
20. 前記スリープ制御論理は、前記トランシーバによる受信された通信信号の信号処理の一部が予め決められたタイミング時点よりも前に完了されているときには前記コンポーネントの前記少なくとも一部のうちの部分的な数のコンポーネントをシャットダウンし、前記プロセッサによる信号処理が予め決められた時間までに完了される場合は前記コンポーネントの前記少なくとも一部のうちの他の一部のコンポーネントをシャットダウンするようにさらに構成される請求項１９に記載の方法。
21. 前記スリープ制御論理によってスリープモードの終了を決定することと、
    前記スリープ制御論理によって前記プロセッサに割り込み信号を出すことは、前記スリープモードの前記終了の前記決定に基づいて前記プロセッサをウェイクアップさせることである請求項１９に記載の方法。
22. 前記プロセッサは、前記スリープ制御論理に送信された前記情報を用いて前記スリープ制御論理をプログラミングするように構成される請求項２０に記載の方法。
23. 前記スリープ制御論理は、バースト通信信号を受信するように構成されたベースバンド受信機の一部である請求項２０に記載の方法。
24. 前記スリープ制御論理は、スリープモードの終了タイミングを決定しさらに前記トランシーバ内のコンポーネントの少なくとも一部のウェイクアップを開始させるように構成される請求項１９に記載の方法。
25. 前記スリープ制御論理は、スリープモードの終了タイミングを決定後に前記プロセッサにウェイクアップ割り込み信号を出すように構成される請求項２４に記載の方法。
26. 前記ウェイクアップ割り込み信号は、各受信されたデータバースト後に前記プロセッサによって決定される動的パラメータである請求項１９に記載の方法。
27. トランシーバ装置であって、
    前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報を決定するための手段と、
    前記決定するための手段からスリープ期間に関する情報を出力するための手段と、
    タイミング情報を決定するための前記手段から独立して及びタイミング情報を決定するための前記手段と同期して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部をシャットダウンするように構成されたスリープ期間を実行するための手段と、を具備する、トランシーバ装置。
28. スリープ期間を実行するための前記手段は、前記決定するための手段による受信された通信信号の信号処理の一部が事前に完了されているときには前記コンポーネントの前記少なくとも一部のうちの部分的な数のコンポーネントをシャットダウンし、前記プロセッサによる信号処理が予め決められた時間までに完了される場合は前記コンポーネントの前記少なくとも一部のうちの他の一部のコンポーネントをシャットダウンするようにさらに構成される請求項２７に記載のトランシーバ装置。
29. スリープモードを実行するための前記手段は、スリープモードの終了を決定するように及び前記スリープモードの前記終了の前記決定に基づいて前記プロセッサをウェイクアップさせるために前記スリープ制御論理によって前記プロセッサに割り込み信号を出すように構成される請求項２７に記載のトランシーバ装置。
30. 前記プロセッサは、前記スリープ制御論理に送信された前記情報を用いて前記スリープ制御論理をプログラミングするように構成される請求項２９に記載のトランシーバ装置。
31. 前記スリープ制御論理は、バースト通信信号を受信するように構成されたベースバンド受信機の一部である請求項２７に記載のトランシーバ装置。
32. 前記スリープ制御論理は、スリープモードの終了タイミングを決定しさらに前記トランシーバ内のコンポーネントの少なくとも一部のウェイクアップを開始させるように構成される請求項２７に記載のトランシーバ装置。
33. 前記スリープ制御論理は、スリープモードの終了タイミングを決定後に前記プロセッサにウェイクアップ割り込み信号を出すように構成される請求項３２に記載のトランシーバ装置。
34. 前記ウェイクアップ割り込み信号は、各受信されたデータバースト後に前記プロセッサによって決定される動的パラメータである請求項２７に記載のトランシーバ装置。
35. 一組の命令であって、前記トランシーバ内のコンポーネントの少なくとも一部についてのスリープ期間に関するタイミング情報をプロセッサによって決定するための命令と、前記プロセッサに結合されたスリープ制御論理によってスリープ期間に関する情報を前記プロセッサから受信するための命令と、トランシーバシステムタイミングから独立して及びトランシーバシステムタイミングと同期して電力低減期間中に前記トランシーバの前記コンポーネントの前記少なくとも一部をシャットダウンするための命令と、を具備する命令によって符号化されたコンピュータ読み取り可能媒体。

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