KR20180023741A - 모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법 - Google Patents

Abstract

모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법이 개시된다. 본 개시의 기술적 사상의 일측면에 따른 모뎀 칩은 알 에프(RF) 칩과 통신하고, 디지털 통신에 기반하여 상기 알 에프 칩으로부터 다수의 샘플들을 포함하는 데이터를 수신하는 디지털 인터페이스 및 상기 모뎀 칩 내부의 클록 신호에 기반하여 프레임 동기 신호를 생성하고, 상기 생성된 프레임 동기 신호를 상기 디지털 인터페이스로 제공하며, 상기 샘플들을 상기 프레임 동기 신호에 동기하여 수신하는 로직 블록을 구비하는 것을 특징으로 한다.

Description

모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법{Modem Chip, Application Processor including the same and Operating Method of Modem Chip}

본 개시의 기술적 사상은 모뎀 칩에 관한 것으로서, 상세하게는 알 에프 칩과 디지털 통신을 수행하는 모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법에 관한 것이다.

최근 스마트 폰 등을 이용하여 대량의 데이터가 송수신됨에 따라 알 에프 칩과 모뎀 칩 사이에서 송수신되는 데이터의 양도 증가하고 있다. 알 에프 칩과 모뎀 칩 사이의 다양한 통신 방식이 제안되고 있으며, 일 예로서 알 에프 칩과 모뎀 칩 사이에서 IQ 아날로그 신호들을 디지털 통신 방식으로 송수신하는 방안이 제안되고 있다.

그러나, 알 에프 칩과 모뎀 칩 사이의 디지털 통신에 따른 각종 문제점들이 발생할 수 있다. 일 예로서, 데이터의 대역 폭(Bandwidth) 증가에 따라 데이터 전송을 위한 채널 수가 증가하게 될 뿐 아니라, 알 에프 칩과 모뎀 칩이 서로 다른 클록 소스를 이용함에 따라 주파수 오프셋 등에 기인한 모뎀 칩의 성능 저하가 발생될 수 있다.

본 발명의 기술적 사상이 해결하려는 과제는, 알 에프 칩과 모뎀 칩 사이의 디지털 통신에 기인하여 유발될 수 있는 성능 저하를 개선할 수 있는 모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법을 제공하는 데 있다.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 모뎀 칩은 알 에프(RF) 칩과 통신하고, 디지털 통신에 기반하여 상기 알 에프 칩으로부터 다수의 샘플들을 포함하는 데이터를 수신하는 디지털 인터페이스 및 상기 모뎀 칩 내부의 클록 신호에 기반하여 프레임 동기 신호를 생성하고, 상기 생성된 프레임 동기 신호를 상기 디지털 인터페이스로 제공하며, 상기 샘플들을 상기 프레임 동기 신호에 동기하여 수신하는 로직 블록을 구비하는 것을 특징으로 한다.

한편, 본 개시의 기술적 사상의 일측면에 따른 어플리케이션 프로세서는, 중앙 처리 유닛(CPU)과, 상기 CPU에 의해 실행 가능한 프로그램들을 저장하는 메모리 및 상기 어플리케이션 프로세서 외부의 알 에프(RF) 칩과의 통신을 위한 디지털 인터페이스와 상기 디지털 인터페이스를 통해 전달되는 샘플들을 처리하는 로직 블록을 포함하는 모뎀을 구비하고, 상기 샘플들은, 상기 모뎀 내의 클록 신호에 기반하여 생성된 프레임 동기 신호에 동기하여 상기 디지털 인터페이스에서 상기 로직 블록으로 전달되는 것을 특징으로 한다.

본 발명의 기술적 사상의 모뎀 칩, 이를 포함하는 어플리케이션 프로세서 및 모뎀 칩의 동작방법에 따르면, 알 에프 칩과 모뎀 칩 사이에서의 디지털 통신에 의해 야기될 수 있는 레이턴시 편차, 주파수 오프셋 등의 문제를 개선할 수 있는 효과가 있으며, 또한 알 에프 칩과 모뎀 칩의 각종 기능 블록들 사이의 동기화로 인한 성능 향상과 함께, 전력 소모나 RF 간섭을 감소할 수 있는 효과가 있다.

도 1은 본 발명의 예시적 실시예에 따른 통신 시스템을 나타내는 블록도이다.
도 2는 도 1의 RF 칩의 구체적인 구성의 일 예를 나타내는 블록도이다.
도 3은 도 1의 BB 칩의 구체적인 구성의 일 예를 나타내는 블록도이다.
도 4는 본 발명의 실시예에 따른 모뎀 칩이 수행하는 기능들이 집적된 어플리케이션 프로세서의 일 구현 예를 나타내는 블록도이다.
도 5는 프레임 동기 신호를 이용하여 데이터 처리를 수행하는 통신 시스템의 일 예를 나타내는 블록도이다.
도 6 및 도 7은 도 5에 도시된 RF 칩과 BB 칩의 프레임 동기 신호가 서로 동기되는 예를 나타내는 블록도 및 파형도이다.
도 8은 도 5에 도시된 실시예에 따른 통신 시스템에서 레이턴시 편차가 감소되는 예를 나타내는 그래프이다.
도 9 및 도 10은 동기 신호의 구체적인 생성 예를 나타내는 통신 시스템의 블록도이다.
도 11은 본 발명의 예시적인 실시예에 따른 통신 시스템의 동작 방법을 나타내는 플로우차트이다.
도 12 및 도 13은 주파수 오프셋 보상 기능이 적용된 통신 시스템의 일 예를 나타내는 블록도 및 주파수 오프셋이 보상되는 일 예를 나타내는 그래프이다.
도 14 내지 도 16은 본 발명의 변형 가능한 실시예들에 따른 통신 시스템을 나타내는 블록도이다.
도 17은 RF 칩의 디지털 인터페이스에서 데이터 전송을 위한 데이터 오더링 동작의 일 예를 나타내는 도면이다.
도 18은 RF 칩과 BB 칩 사이에서 전송되는 데이터의 프레임 포맷의 일 예를 나타내는 도면이다.
도 19는 디지털 인터페이스에 입력 버퍼 및 온 다이 터미네이션이 적용된 BB 칩의 일 예를 나타내는 블록도이다.
도 20은 도 19에 도시된 BB 칩에서 입력 버퍼 및 ODT 에 대한 파워 제어의 일 예를 나타내는 파형도이다.

이하, 첨부한 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다.

도 1은 본 발명의 예시적 실시예에 따른 통신 시스템을 나타내는 블록도이다.

도 1을 참조하면, 통신 시스템(10)은 통신을 수행하는 각종 단말에 해당할 수 있으며, 일 예로서 UE(User Equipment), MS(Mobile Station) 및 AMS(Advanced Mobile Station) 등 이동 또는 고정형의 사용자 단말을 통칭하는 개념으로 정의될 수 있다. 사용자 단말로서, 스마트 폰(smart phone), 태블릿(tablet), 개인용 컴퓨터(personal computer, PC)와, 이동 전화기, 화상 전화기, 전자책 리더(e-book reader), 넷북(netbook) PC 등 다양한 장치들이 예시될 수 있다.

통신 시스템(10)은 알 에프(RF) 칩(100) 및 베이스밴드(BaseBand, 이하 BB) 칩(200)을 포함할 수 있다. BB 칩(200)은 기저 대역의 신호를 처리하는 모뎀 칩에 해당할 수 있다. RF 칩(100)은 안테나에 연결되어 고주파수(high frequency) 신호를 처리할 수 있다. 일 예로서, RF 칩(100)은 안테나를 통해 수신된 고주파수 신호를 저주파수(low frequency) 신호로 변환하고, 변환된 저주파수 신호를 BB 칩(200)으로 전송할 수 있다. 또한, RF 칩(100)은 BB 칩(200)으로부터 저주파수 신호를 수신하고 이를 고주파수 신호로 변환하며, 변환된 고주파수 신호를 안테나를 통해 외부로 전송할 수 있다.

도 1에는 도시되지 않았으나, 통신 시스템(10)은 주파수 변환 과정에서 중간 주파수(Intermediate Frequency, IF) 신호를 더 생성할 수도 있으며, 이 경우 통신 시스템(10)은 IF 신호 처리부(미도시)를 더 포함할 수 있다. IF 신호 처리부는 RF 칩(100) 내부에 그 기능이 구현될 수 있으며, 또는 BB 칩(200) 내부에 그 기능이 구현될 수 있다. 또는, IF 신호 처리부는 별개의 칩으로 구현되어 RF 칩(100)과 BB 칩(200) 사이에 배치될 수도 있다.

RF 칩(100)은 BB 칩(200)과 디지털 통신을 수행하는 디지털 인터페이스(110), 아날로그-디지털 컨버터(ADC, 120) 및 로직 블록(130)을 포함할 수 있다. 또한, BB 칩(200)은 디지털 인터페이스(210) 및 로직 블록(220)을 포함할 수 있다. RF 칩(100) 및 BB 칩(200)의 로직 블록들(130, 220) 각각은 데이터에 관련된 각종 로직 처리를 하드웨어적으로 수행하는 로직 회로들을 포함할 수 있다. 또는, 로직 블록들(130, 220) 각각은 데이터에 관련된 각종 로직 처리를 소프트웨어적으로 수행하기 위한 구성들을 포함할 수 있으며, 예컨대 프로그램들이 저장된 메모리와 함께 하나 이상의 프로세서를 포함할 수 있다. 또는, 로직 블록들(130, 220) 각각은 데이터에 관련된 각종 로직 처리를 수행하기 위한 하드웨어적 구성 요소들과 소프트웨어적 구성 요소들을 함께 포함할 수도 있다.

디지털 인터페이스들(110, 210) 각각은 각종 신호들의 전달에 관련된 다양한 구성들을 포함하는 개념으로 정의될 수 있다. 일 예로서, 디지털 인터페이스들(110, 210) 각각은 데이터(DATA)의 송수신을 위한 구성들(예컨대, PHY, LINK 및 채널)을 포함할 수 있다. 또한, 디지털 인터페이스들(110, 210) 각각은 제어 정보(Info_ctrl)의 송수신을 위한 구성들(예컨대, 제어 인터페이스 및 채널 등)을 더 포함할 수도 있다.

디지털 인터페이스들(110, 210) 각각은 프레임 단위의 데이터(예컨대, 프레임 데이터)를 구성하는 프레이밍이나 프레임 데이터로부터 샘플들을 추출하는 디프레이밍 동작을 수행할 수 있으며, 또한 물리적 전송에 관련된 데이터 오더링 등을 수행할 수 있다. 디지털 인터페이스들(110, 210) 각각은 상기와 같은 기능들이 포함된 디지털 통신을 수행하기 위한 하드웨어적 회로들을 포함할 수 있으며, 또는 하드웨어적 회로들 및 소프트웨어적 구성 요소들을 함께 포함할 수도 있다.

한편, 도 1에 도시되지는 않았으나, RF 칩(100)과 BB 칩(200) 각각은 각종 디지털 처리 동작에 이용되는 클록 신호를 생성하는 클록 생성기를 포함할 수 있다. 상기 클록 생성기로서, RF 칩(100)과 BB 칩(200) 각각은 하나 이상의 PLL(Phase Locked Loop)을 포함할 수 있다. 일 실시예에 따라, 각각의 칩에서 로직 처리와 디지털 인터페이스를 통한 데이터 통신은 서로 다른 주파수 도메인에서 수행될 수 있다. 예컨대, RF 칩(100)에서 ADC(120) 및 로직 블록(130)은 상대적으로 낮은 주파수의 제1 주파수 도메인에서 동작하고, 디지털 인터페이스(110)는 상대적으로 높은 주파수의 제2 주파수 도메인에서 동작할 수 있다. 이와 유사하게, BB 칩(200) 내에서 로직 블록(220)은 상대적으로 낮은 주파수의 제1 주파수 도메인에서 동작하고, 디지털 인터페이스(210)는 상대적으로 높은 주파수의 제2 주파수 도메인에서 동작할 수 있다. 일 실시예에 따라, RF 칩(100) 및 BB 칩(200)의 디지털 인터페이스들(110, 210)로 서로 동일한 주파수의 클록 신호가 제공되도록 설정될 수 있으며, 또한, RF 칩(100) 및 BB 칩(200)의 로직 블록들(130, 220)로 서로 동일한 주파수의 클록 신호가 제공되도록 설정될 수 있다.

RF 칩(100)과 BB 칩(200)이 디지털 통신을 수행함에 따라, 아날로그-디지털 변환을 위한 컨버터 및 디지털-아날로그 변환을 위한 컨버터가 RF 칩(100)에 구비될 수 있다. 즉, BB 칩(200) 내에서 ADC 및 DAC 등의 아날로그 회로가 제거될 수 있으므로, BB 칩(200)의 사이즈가 감소될 수 있을 뿐 아니라, BB 칩(200)에서 소모되는 전류가 감소될 수 있다.

한편, 디지털 인터페이스들(110, 210) 각각은 긱종 디지털 신호를 송수신하기 위한 핀들을 포함할 수 있으며, 일 예로서 RF 칩(100)의 디지털 인터페이스(110)와 BB 칩(200)의 디지털 인터페이스(210) 사이에서 데이터(DATA) 및 클록 신호(CLK)가 송수신될 수 있다. 또한, 본 발명의 예시적인 실시예에 따라, RF 칩(100)의 디지털 인터페이스(110)와 BB 칩(200)의 디지털 인터페이스(210) 사이에서 하나 이상의 제어 정보(Info_ctrl)가 별도의 채널을 통해 송수신될 수 있다. 일 실시예에 따라, 제어 정보(Info_ctrl)는 RF 칩(100) 및 BB 칩(200)에 구비되는 각종 기능 블록들을 서로 동기시키기 위한 동기 신호(Sync)를 포함할 수 있다. 또는, 제어 정보(Info_ctrl)는 RF 칩(100)과 BB 칩(200) 사이의 주파수 오프셋(offset)을 보상하기 위한 오프셋 제어 신호(Ctrl_offset)를 포함할 수 있다. 이외에도, RF 칩(100)과 BB 칩(200) 사이에서의 각종 상호 제어를 위한 제어 정보(Info_ctrl)가 송수신될 수 있다.

전술한 바와 같이, 디지털 인터페이스들(110, 210) 각각은 다양한 구성 요소들을 포함하는 것으로 정의될 수 있다. 일 예로서, 디지털 인터페이스들(110, 210) 각각이 데이터(DATA)/클록 신호(CLK)의 송수신에 관련된 구성들(예컨대, PHY 및 LINK 블록)을 포함하는 것으로 가정할 때, 제어 정보(Info_ctrl)는 별도의 경로를 통해 RF 칩(100) 및 BB 칩(200) 사이에서 송수신되고, RF 칩(100)으로 제공된 제어 정보(Info_ctrl)가 디지털 인터페이스(110) 및/또는 로직 블록(130)으로 제공되고, BB 칩(200)으로 제공된 제어 정보(Info_ctrl)가 디지털 인터페이스(210) 및/또는 로직 블록(220)으로 제공되는 것으로 설명되어도 무방하다.

이하, 본 발명의 실시예들에 따른 동작을 설명함에 있어서, RF 칩(100)이 BB 칩(200)으로 데이터를 전송하는 경우가 예시될 것이나, 본 발명의 실시예는 이에 국한될 필요가 없다. 즉, 본 발명의 실시예들은 BB 칩(200)이 RF 칩(100)으로 데이터를 전송하는 경우에도 적용될 수 있을 것이다.

RF 칩(100)과 BB 칩(200)은 각각의 칩의 내부에 구비되는 PLL 등의 클록 소스를 이용하여 동작할 수 있다. 이 때, RF 칩(100)과 BB 칩(200)이 서로 동일한 주파수의 클록 신호들을 생성하도록 설정된 경우에도, 실제 생성되는 클록 신호의 주파수에 차이가 발생될 수 있으며, 이와 같은 주파수 오프셋에 따라 BB 칩(200)으로 전송되는 데이터에 오버 플로우 또는 언더 플로우 등의 문제가 발생될 수 있다. 또한, 데이터는 다양한 종류의 주파수 도메인들을 거쳐 RF 칩(100)에서 BB 칩(200)으로 전송되므로, BB 칩(200)의 로직 블록(220)에 샘플들이 도달하는 시점에 편차(예컨대, 레이턴시 편차(Latency variation))가 발생될 수 있다.

본 발명의 일 실시예에 따라, BB 칩(200)의 로직 블록(220)은 디지털 인터페이스(210)로부터의 샘플 출력 타이밍을 제어하기 위한 프레임 동기 신호(Frame_sync)를 생성하고, 프레임 동기 신호(Frame_sync)를 디지털 인터페이스(210)로 제공할 수 있다. 즉, 디지털 인터페이스(210)는 수신된 데이터를 디프레이밍함에 의해 추출된 샘플들을 일시적으로 저장하고, 로직 블록(220)으로부터의 프레임 동기 신호(Frame_sync)가 활성화되는 시점에서 샘플들을 로직 블록(220)으로 제공할 수 있으므로, 로직 블록(220)이 샘플들을 수신하는 시점에 프레임 별로 레이턴시 편차가 발생되는 문제가 방지될 수 있다.

또한, 일 실시예에 따라, BB 칩(200)의 로직 블록(220)의 내부 또는 외부에 구비되는 기능 블록은 동기 신호(Sync)를 생성할 수 있으며, 생성된 동기 신호(Sync)는 BB 칩(200)의 디지털 인터페이스(210)의 별개의 핀을 통해 RF 칩(100)으로 전송될 수 있다. 일 예로서, BB 칩(200)은 3G, LTE 등의 통신 방식에 따른 다양한 기준 시간 정보를 제공하는 시스템 타이머(미도시)를 구비할 수 있으며, 상기 시스템 타이머로부터의 정보가 전술한 동기 신호(Sync)로서 RF 칩(100)으로 전송될 수 있다. 또는, 상기 시스템 타이머와는 비동기되는 별도의 정보가 동기 신호(Sync)로서 RF 칩(100)으로 전송될 수도 있다. 상기 동기 신호(Sync)에 따라, RF 칩(100)에 구비되는 PLL 등의 클록 생성기와 BB 칩(200)에 구비되는 PLL 등의 클록 생성기의 업데이트 타이밍(예컨대, 주파수 변환 타이밍)이 서로 동기될 수 있으며, 또한 RF 칩(100)에 구비되는 클록 관리 유닛과 BB 칩(200)에 구비되는 클록 관리 유닛의 클록 관리 타이밍(예컨대, 클록 분주 타이밍)이 서로 동기될 수 있다.

또한, 일 실시예에 따라, RF 칩(100)과 BB 칩(200) 사이의 주파수 오프셋을 보상하기 위한 오프셋 제어 신호(Ctrl_offset)가 송수신될 수 있다. 일 예로서, BB 칩(200)의 로직 블록(220) 내부 또는 외부에 구비되는 기능 블록은 전술한 주파수 오프셋을 보상하기 위한 오프셋 제어 신호(Ctrl_offset)를 생성할 수 있다. 일 실시예에 따라, BB 칩(200)은 RF 칩(100)으로부터 전송된 신호와 BB 칩(200) 내부의 신호(예컨대, 프레임 동기 신호(Frame_sync))의 위상을 모니터링 함으로써 오프셋 제어 신호(Ctrl_offset)가 생성될 수 있다. RF 칩(100) 내의 PLL 등의 클록 생성기는 상기 오프셋 제어 신호(Ctrl_offset)에 기반하여 클록 신호의 주파수를 높이거나 낮추는 동작을 수행할 수 있다.

상기와 같은 본 발명의 실시예들에 따르면, RF 칩(100)과 BB 칩(200)이 서로 다른 클록 소스에 의해 동작하더라도, 레이턴시 편차나 주파수 오프셋 등에 기인한 성능 저하를 감소 또는 방지할 수 있다. 또한, 일 실시예에 따라, 데이터를 전송하는 채널은 손실이 허용되는 경로(Lossy path)를 적용하는 반면에, 제어 정보(Info_ctrl)를 전송하는 채널은 손실이 허용되지 않는 경로(Lossless path)를 적용할 수 있다. 이에 따라, 데이터의 일부 샘플에 오류가 발생되더라도 데이터 재전송을 수행하지 않음으로써 오버헤드가 감소되도록 하는 반면에, 제어 정보(Info_ctrl)의 신뢰성을 향상함으로써 통신 시스템(10)의 성능을 향상할 수 있다.

이하, 본원발명의 다양한 구체적인 실시예들을 설명하면 다음과 같다.

도 2는 도 1의 RF 칩(100)의 구체적인 구성의 일 예를 나타내는 블록도이다.

도 1 및 도 2를 참조하면, RF 칩(100)은 디지털 인터페이스(110), ADC(120) 및 로직 블록(130)을 포함할 수 있다. 또한, RF 칩(100)은 하나 이상의 필터를 포함할 수 있으며, 일 예로서 데시메이션 필터(140)가 도 2에 도시된다. 또한, RF 칩(100)은 클록 소스(또는, 클록 생성기)로서 PLL(150)를 더 포함할 수 있으며, 디지털 인터페이스(110)는 링크 블록(LINK, 111) 및 파이 블록(PHY, 112)을 포함할 수 있다. 도 2에서 데시메이션 필터(140)는 로직 블록(130)의 외부에 구비되는 것으로 도시되었으나, 데시메이션 필터(140)는 로직 블록(130) 내에 구비되는 것으로 도시되어도 무방하다. 또한, 이하에서는 클록 생성기로서 PLL이 예시될 것이나, 상기 클록 생성기는 PLL 이외에 다른 다양한 수단들이 적용될 수도 있을 것이다.

또한, 이하의 실시예들에서는, 설명의 편의상 디지털 인터페이스(110)가 링크 블록(111) 및 파이 블록(112)을 포함하는 것으로 정의되고, 이에 따라 별도의 경로를 통해 수신된 제어 정보(Info_ctrl)가 디지털 인터페이스(110)로 제공되는 것으로 설명될 것이다. 그러나, 전술한 바와 같이 디지털 인터페이스(110)는 다른 구성들(예컨대, 제어 정보(Info_ctrl)를 인터페이싱하기 위한 구성)을 더 포함하는 것으로 정의될 수 있으며, 이에 따라 제어 정보(Info_ctrl)가 디지털 인터페이스(110)를 통해 수신되고, 또한 수신된 제어 정보(Info_ctrl)가 디지털 인터페이스(110) 내의 파이/링크 블록으로 제공되는 것으로 설명되어도 무방할 것이다.

도 2에서는 ADC(120), 데시메이션 필터(140) 및 로직 블록(130)이 제1 주파수 도메인에서 동작하고, 디지털 인터페이스(110)가 제2 주파수 도메인에서 동작하는 예가 도시된다. PLL(150)로부터의 클록 신호(CLK1)는 제1 주파수 도메인 내의 다양한 기능 블록들로 제공될 수 있다. 도 2에 도시되지는 않았으나, PLL(150)로부터의 클록 신호(CLK1)가 주파수 변환되어 디지털 인터페이스(110)로 제공될 수 있다. 또는, RF 칩(100)은 제2 주파수 도메인에 대응하는 별도의 클록 소스(예컨대, PLL)를 더 구비하고, 별도의 PLL로부터의 클록 신호가 디지털 인터페이스(110)로 제공될 수도 있다. 일 실시예에 따라, 제2 주파수 도메인은 제1 주파수 도메인에 비해 더 높은 주파수의 클록 신호에 응답하여 동작할 수 있다.

RF 칩(100)은 도 2에 도시된 구성 이외에도, 안테나를 통해 수신된 데이터에 대한 대역 필터링 및 저잡음 증폭 등의 각종 처리 동작을 수행하는 기능 블록들을 더 포함할 수 있다. 일 실시예에 따라, 데시메이션 필터(140)는 ADC(120)를 통해 디지털 변환된 데이터를 수신하고, 필터링 동작을 통해 레이트가 감소된 데이터(DATA)를 출력할 수 있다. 이에 따라, RF 칩(100)과 BB 칩(200) 사이에서 송수신되는 데이터의 대역폭(Bandwidth)이 감소될 수 있다.

링크 블록(111)은 소정의 규칙(예컨대, 통신 프로토콜)에 따른 신호 처리를 통해 소정 단위의 데이터(예컨대, 프레임 데이터)를 생성하고 이를 파이 블록(112)으로 제공할 수 있다. 일 예로서, 링크 블록(111)은 프레임 싱크 주기 동안에 수신된 샘플들(Sample)을 프레이밍(Framing)함으로써 프레임 데이터를 생성하고, 생성된 프레임 데이터는 파이 블록(112)을 통해 BB 칩(200)으로 전송될 수 있다. 이하의 설명에서, BB 칩(200)으로 전송되는 정보가 데이터 또는 프레임 데이터로 지칭되거나, BB 칩(200)의 로직 블록으로 전송되는 정보가 데이터 또는 샘플들로 지칭될 것이나, 이는 일 예에 불과한 것으로서 본 발명의 실시예들에서 언급된 용어는 다양하게 정의되거나 해석될 수 있을 것이다.

한편, 본 발명의 일 실시예에 따라, RF 칩(100)의 파이 블록(112)은 데이터(DATA) 및 클록 신호(CLK)를 BB 칩(200)으로 전송할 수 있으며, 또한 BB 칩(200)으로부터 제공된 전술한 실시예에서의 제어 정보(Info_ctrl)에 따라 RF 칩(100) 내부의 각종 기능 블록들이 제어될 수 있다. 상기 수신된 제어 정보(Info_ctrl)는 RF 칩(100) 내의 각종 기능 블록들로 제공될 수 있다.

한편, 도 3은 도 1의 BB 칩(200)의 구체적인 구성의 일 예를 나타내는 블록도이다.

도 1 및 도 3을 참조하면, BB 칩(200)은 디지털 인터페이스(210), 로직 블록(220) 및 PLL(230)를 포함할 수 있다. 또한, 로직 블록(220)은 데이터의 로직 처리에 관련된 다양한 종류의 기능 블록들을 포함할 수 있으며, 본 발명의 일 실시예에 따라 로직 블록(220)은 프레임 동기 신호 생성기(221) 및 제어 정보 생성기(222)를 포함할 수 있다. 도 3에서는 로직 블록(220)이 프레임 동기 신호 생성기(221) 및 제어 정보 생성기(222)를 모두 포함하는 것으로 도시되었으나, 본 발명의 변형 가능한 실시예에 따라 로직 블록(220)은 프레임 동기 신호 생성기(221) 및 제어 정보 생성기(222) 중 하나만을 포함할 수도 있을 것이다.

BB 칩(200)에서, 로직 블록(220)은 제1 주파수 도메인에서 동작하고 디지털 인터페이스(210)는 제2 주파수 도메인에서 동작할 수 있다. PLL(230)로부터의 클록 신호(CLK2)는 로직 블록(220)으로 제공될 수 있다. 일 실시예에 따라, BB 칩(200)의 로직 블록(220)은 RF 칩(100)의 로직 블록(130)과 동일한 주파수 도메인에서 동작하며, 이에 따라 PLL(230)로부터의 클록 신호(CLK2)는 도 2에 도시된 PLL(150)로부터의 클록 신호(CLK1)와 실질적으로 동일한 주파수를 가질 수 있다.

디지털 인터페이스(210)는 전술한 RF 칩(100)의 디지털 인터페이스(110)와 동일한 규칙에 따라 신호들을 송수신할 수 있다. 디지털 인터페이스(210)는 파이 블록(211) 및 링크 블록(212)을 포함할 수 있다. 파이 블록(211)은 RF 칩(100)으로부터 데이터(DATA) 및 클록 신호(CLK)를 수신할 수 있다. 또한 BB 칩(200) 내부에서 생성된 제어 정보(Info_ctrl)는 별도의 경로(또는, 별도의 채널)를 통해 RF 칩(100)으로 전송될 수 있다.

링크 블록(212)은 파이 블록(211)을 통해 수신된 데이터에 대한 디프레이밍(Deframing)을 수행하고, 프레임 데이터로부터 추출된 다수의 샘플들(Sample)들을 일시적으로 저장할 수 있다. 또한, 링크 블록(212)은 디프레이밍이 완료된 시점이 아니라, 프레임 동기 신호(Frame_sync)에 응답하여 샘플들(Sample)들을 로직 블록(220)으로 제공할 수 있다. 즉, 각각의 프레임마다 디프레이밍이 완료되는 시점에 레이턴시 편차가 발생되더라도, 로직 블록(220)은 프레임 동기 신호(Frame_sync)가 활성화되는 시점에 동기하여 샘플들(Sample)들 수신할 수 있다. 이에 따라, 다수의 프레임 데이터들이 레이턴시 편차를 가지며 BB 칩(200)으로 전송되더라도, 별도의 서치 동작(예컨대, 샘플들의 코드 위치를 맞추기 위한 코릴레이션 체크(correlation check) 동작)이 반복 수행되는 것이 방지될 수 있다.

또한, 다음의 실시예들에서 구체적으로 설명되는 바와 같이, 제어 정보 생성기(222)는 RF 칩(100) 내의 각종 기능 블록들과 BB 칩(200) 내의 각종 기능 블록들을 동기시키기 위한 동기 정보나, RF 칩(100)과 BB 칩(200) 사이의 주파수 오프셋을 보상하기 위한 오프셋 제어 신호 등을 포함하는 제어 정보(Info_ctrl)를 생성할 수 있다.

전술한 도 2 및 도 3의 실시예들에서, RF 칩(100)의 파이 블록(112)과 BB 칩(200)의 파이 블록(211)은 다양한 방식에 따라 디지털 통신을 수행할 수 있다. 본 발명의 일 실시예에 따라, RF 칩(100)의 파이 블록(112)은 제2 주파수 도메인에 해당하는 주파수의 클록 신호의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 동기하여 데이터를 전송하는 DDR(double date rate) 방식에 따라 동작할 수 있다. 이와 유사하게, BB 칩(200)의 파이 블록(211) 또한 클록 신호의 라이징 에지(rising edge) 및 폴링 에지(falling edge)에 동기하여 데이터를 전송하는 DDR 방식에 따라 동작할 수 있다.

도 4는 본 발명의 실시예에 따른 모뎀 칩이 수행하는 기능들이 집적된 어플리케이션 프로세서(Application Processor)의 일 구현 예를 나타내는 블록도이다. 도 4의 어플리케이션 프로세서는 그 내부에 모뎀 칩의 기능이 통합됨에 따라 ModAP 으로 지칭될 수 있다.

도 4를 참조하면, 어플리케이션 프로세서(300)는 시스템 온 칩(SoC)으로 구현될 수 있으며, CPU(Central processing unit, 310), 디스플레이 콘트롤러(320), ROM(read only memory, 330), 메모리 콘트롤러(340), RAM(random access memory, 350) 및 모뎀(360)을 포함할 수 있다. 또한, 전술한 실시예에서와 동일 또는 유사하게, 모뎀(360)은 디지털 인터페이스(361)를 포함하고, 외부의 RF 칩과 디지털 통신을 수행할 수 있다.

CPU(310)는 ROM(330) 및/또는 RAM(350)에 저장된 프로그램 및/또는 데이터를 처리 또는 실행할 수 있다. 일 실시예에 따라, CPU(310)는 ROM(330) 및/또는 RAM(350)에 저장된 프로그램들을 실행함으로써 모뎀(360)의 기능을 제어할 수 있다. ROM(330)은 프로그램들 및/또는 데이터를 불휘발성하게 저장할 수 있으며, EPROM(erasable programmable read-only memory) 또는 EEPROM(electrically erasable programmable read-only memory) 등으로 구현될 수 있다. 또한, RAM(350)은 DRAM(dynamic RAM) 또는 SRAM(static RAM) 등의 메모리로 구현될 수 있다.

메모리 콘트롤러(340)는 외부 메모리 장치를 억세스할 수 있으며, 데이터 억세스 요청에 따라 외부 메모리 장치를 제어하여 데이터를 기록하거나 독출한다. 또한, 디스플레이 콘트롤러(320)는 디스플레이 장치를 구동함으로써 화면의 표시 동작을 제어할 수 있다.

한편, 모뎀(360)은 전술한 실시예들에 따라 외부의 RF 칩과 다양한 신호들을 송수신할 수 있다. 일 예로서, 모뎀(360)은 RF 칩으로부터 수신된 데이터에 대한 로직 처리의 수행 타이밍을 제어하기 위해, 전술한 프레임 동기 신호(Frame_sync)를 생성할 수 있다. 또한, 모뎀(360)은 외부의 RF 칩과의 동기 동작을 제어하거나 오프셋을 보상하기 위한 각종 정보를 포함하는 제어 정보(Info_ctrl)를 별도의 핀(또는, 별도의 채널)을 통해 RF 칩과 송수신할 수 있다.

한편, 도 4에 도시된 전체 구성들(ModAP, 외부 메모리, 디스플레이 디바이스 및 RF 칩)을 포함하는 장치는 전술한 통신 시스템의 일 구현 예에 해당할 수 있다. 즉, 통신 시스템은 각종 단말들에 해당할 수 있으며, 본 발명의 일 실시예에 따른 통신 시스템은 ModAP(300)과 이에 연결된 다수의 구성 요소들을 포함할 수 있다.

도 5는 프레임 동기 신호를 이용하여 데이터 처리를 수행하는 통신 시스템의 일 예를 나타내는 블록도이다. 전술한 실시예들에서 설명된 구성과 동일한 구성은 그 동작 또한 동일 또는 유사하므로, 이에 대한 구체적인 설명은 생략된다.

도 5를 참조하면, 통신 시스템(400)은 RF 칩(410) 및 BB 칩(420)을 포함하고, RF 칩(410)은 로직 블록(411), 링크 블록(412), 파이 블록(413) 및 PLL(414)을 포함할 수 있다. 또한, BB 칩(420)은 파이 블록(421), 링크 블록(422), 로직 블록(423) 및 PLL(424)을 포함할 수 있다. 이상적인 경우, RF 칩(410)의 PLL(414)이 출력하는 클록 신호(CLK1)와 BB 칩(420)의 PLL(424)이 출력하는 클록 신호(CLK2)는 그 주파수가 동일할 수 있다.

일 실시예에 따라, 프레임 동기 신호(Frame_sync)는 RF 칩(410) 및 BB 칩(420) 각각에서 생성될 수 있다. 일 예로서, RF 칩(410)의 로직 블록(411)은 PLL(414)로부터의 클록 신호(CLK1)에 기반하여 프레임 동기 신호(Frame_sync)를 생성하고, 프레임 동기 신호(Frame_sync)에 동기하여 샘플들(Sample)을 링크 블록(412)으로 제공할 수 있다. 또한, 로직 블록(411) 내에는 각종 클록 신호들을 생성하는 클록 관리 유닛(미도시)이 구비될 수 있으며, 로직 블록(411)은 링크 블록(412)으로 하나 이상의 클록 신호(CLK)를 제공할 수 있다.

이와 유사하게, BB 칩(420)은 RF 칩(410)으로부터 데이터(DATA)를 및 클록 신호(CLK)를 수신하고, BB 칩(420)의 링크 블록(422)은 수신된 데이터로부터 샘플들(Sample)을 추출하고 이를 일시적으로 저장할 수 있다. 일 예로서, 링크 블록(422)은 프레임 동기 신호(Frame_sync)의 주기 동안에 수신된 샘플들(Sample)을 일시 저장하고, 프레임 동기 신호(Frame_sync)에 동기하여 샘플들(Sample)을 로직 블록(423)으로 제공할 수 있다.

도 6은 도 5에 도시된 RF 칩(410)과 BB 칩(420)의 프레임 동기 신호(Frame_sync)가 서로 동기되는 예를 나타내는 블록도이다.

도 5 및 도 6을 참조하면, RF 칩(410)은 도 5에 도시된 구성들 이외에도 RF 칩(410) 내의 각종 기능 블록들을 제어하기 위한 설정 정보를 포함하는 제어 레지스터(415)를 더 포함할 수 있다. 또한, BB 칩(420)은 도 5에 도시된 구성들 이외에도 RF 칩(410)과의 동기 제어를 위한 동기 제어부(425) 및 제어 레지스터(426)를 포함할 수 있다. RF 칩(410)의 제어 레지스터(415)에는 RF 칩(410) 내의 PLL(414)의 제어를 위한 각종 설정 정보가 저장될 수 있으며, 일 예로서 설정 정보에 따라 PLL(414)의 업데이트 타이밍이 제어될 수 있다. 이와 유사하게, BB 칩(420)의 제어 레지스터(426)로부터의 설정 정보에 따라 PLL(424)의 업데이트 타이밍이 제어될 수 있다.

동기 제어부(425)는 BB 칩(420) 내의 각종 정보를 이용하여 동기 신호(Sync)를 생성할 수 있다. 일 예로서, BB 칩(420) 내부에는 3G 및/또는 LTE 등의 다양한 종류의 통신에 이용되는 기준 시간 정보를 생성하는 시스템 타이머(미도시)가 구비될 수 있으며, 동기 제어부(425)는 상기 시스템 타이머로부터의 정보에 기반하여 동기 신호(Sync)를 생성하고, 이를 데이터(DATA) 전송과는 무관한 별도의 채널을 통해 RF 칩(410)으로 전송할 수 있다. 변형 가능한 실시예에 따라, 상기 시스템 타이머(미도시)가 동기 제어부(425)에 해당함에 따라, 시스템 타이머가 동기 신호(Sync)를 생성하는 것으로 설명되어도 무방하다.

상기 동기 신호(Sync)에 따라, RF 칩(410)의 PLL(414)의 업데이트 타이밍과 BB 칩(420)의 PLL(424)의 업데이트 타이밍이 서로 동기될 수 있다. 이에 따라, PLL(414)로부터의 클록 신호(CLK1)와 PLL(424)로부터의 클록 신호(CLK2)는 서로 동기될 수 있으며, 또한 클록 신호(CLK1)에 기반하여 생성되는 RF 칩(410) 내의 프레임 동기 신호(Frame_sync)와 클록 신호(CLK2)에 기반하여 생성되는 BB 칩(420) 내의 프레임 동기 신호(Frame_sync)가 서로 동기될 수 있다.

도 7은 도 5에 도시된 실시예에 따른 통신 시스템의 일 동작 예를 나타내는 파형도이다.

도 5 및 도 7을 참조하면, RF 칩(410)의 프레임 동기 신호(Frame_sync_RF)에 따라 프레임을 구성하는 프레이밍 동작이 수행되고, 프레임 데이터는 RF 칩(410)의 파이 블록(PHY_RF)을 통해 BB 칩(420)으로 전송된다. 다수의 프레임 데이터들(Frame #0 ~ Frame #2)이 순차적으로 RF 칩(410)으로부터 BB 칩(420)으로 전송될 수 있으며, 이하에서는 제1 프레임 데이터(Frame #0)을 참조하여 도 7에 도시된 동작 예가 설명된다.

BB 칩(420)의 파이 블록(PHY_BB)은 소정의 딜레이를 거쳐 제1 프레임 데이터(Frame #0)를 수신하고, 제1 프레임 데이터(Frame #0)의 수신이 완료되면 BB 칩(420)의 링크 블록 내에서 제1 프레임 데이터(Frame #0)에 대한 디프레이밍 동작이 수행된다. 또한, 디프레이밍이 완료되면 제1 프레임 데이터(Frame #0)의 샘플들(Sample)이 BB 칩(420)의 링크 블록에서 로직 블록으로 전달된다.

BB 칩(420)에서 프레임 동기 신호(Frame_sync_BB)이 적용되지 않는 경우에는, 상기 디프레이밍이 완료되는 시점(T3)에서 샘플들(Sample)이 로직 블록으로 전달된다. 이 때, RF 칩(410)으로부터 BB 칩(420)의 로직 블록으로의 제1 프레임 데이터(Frame #0)의 전송 레이턴시(Latency_WOFS)는 T1 ~ T2 사이의 구간에 해당할 수 있다. 그러나, 전술한 예에서와 같이 레이턴시 편차에 따라 T2의 시점은 변동될 수 있다.

반면에, 본 발명의 실시예에 따르면, 제1 프레임 데이터(Frame #0)의 샘플들(Sample)이 프레임 동기 신호(Frame_sync_BB)에 응답하여 로직 블록으로 전달되며, 이 때 제1 프레임 데이터(Frame #0)의 전송 레이턴시(Latency_WIFS)는 T1 ~ T3 사이의 구간에 해당할 수 있다. T3의 시점은 프레임 동기 신호(Frame_sync_BB)에 동기된 시점에 해당하므로, T3의 시점이 여러 클록 만큼 변동되는 것이 방지될 수 있다.

도 8은 도 5에 도시된 실시예에 따른 통신 시스템에서 레이턴시 편차가 감소되는 예를 나타내는 그래프이다.

도 8을 참조하면, RF 칩의 로직 블록으로부터의 데이터가 BB 칩의 로직 블록으로 도달하는 시간은, 로직 블록에서의 프레이밍 및 디프레이밍에 소요되는 시간, 파이 블록에서 데이터를 전송하는 데 소요되는 시간, 파이 블록에서 현재 데이터 전송 후 다음 전송될 데이터를 기다리는 시간 등을 포함할 수 있다. 이 때, 상기와 같은 여러 과정을 거치면서 레이턴시 편차가 발생될 수 있으나, 본 발명의 일 실시예에 따라, 프레임 동기 신호(Frame_sync)의 활성화 타이밍에 동기하여 샘플들이 BB 칩의 로직 블록으로 제공되므로, 전술한 레이턴시 편차가 발생되는 것이 방지될 수 있다.

도 9 및 도 10은 동기 신호(Sync)의 구체적인 생성 예를 나타내는 통신 시스템의 블록도이다.

도 9를 참조하면, RF 칩(510)은 제어 레지스터(511), PLL(512) 및 클록 관리 유닛(CMU, 513)을 포함할 수 있다. 또한, BB 칩(520)은 시스템 타이머(521), 동기 정보 레지스터(522), 선택기(523), 제어 레지스터(524), PLL(525) 및 클록 관리 유닛(526)을 포함할 수 있다. 설명의 편의상 도 9 및 도 10에 도시되지는 않았으나, RF 칩(510) 및 BB 칩(520) 각각은 전술한 실시예에서의 디지털 인터페이스를 더 포함할 수 있다. 또한, PLL들(512, 525)로부터의 출력이 디지털 인터페이스의 전송 클록으로 이용되고, CMU들(513, 526)로부터의 출력이 모뎀 클록(또는, 시스템 클록)으로 이용될 수 있으나, 본 발명의 실시예에 따른 클록 구성은 다양하게 변형이 가능할 것이다.

RF 칩(510)은, BB 칩(520)으로부터 전송되는 동기 신호(Sync)를 이용하여 다양한 제어 동작을 수행할 수 있다. 일 실시예에 따라, RF 칩(510)의 제어 레지스터(511)는 PLL(512)를 제어하기 위한 각종 설정 정보를 저장할 수 있으며, 동기 신호(Sync)에 응답하여 PLL(512)의 업데이트를 제어할 수 있다. 또한, BB 칩(520) 내에서 상기 동기 신호(Sync)는 제어 레지스터(524)로도 제공될 수 있으며, 이에 따라 RF 칩(510)의 PLL(512)의 업데이트 타이밍이 BB 칩(520)의 PLL(525)의 업데이트 타이밍에 동기될 수 있다.

또한, RF 칩(510)의 CMU(513)은 PLL(512)로부터의 클록 신호를 이용하여 분주 동작 등의 다양한 클록 관리를 수행하고, RF 칩(510) 내의 각종 기능 블록들에서 이용되는 클록 신호들을 생성할 수 있다. CMU(513)은 동기 신호(Sync)에 응답하여 클록 관리 동작을 수행할 수 있으며, 일 실시예에 따라 클록 분주 동작의 타이밍이 동기 신호(Sync)에 동기될 수 있다. 이와 유사하게, BB 칩(520) 내에서 상기 동기 신호(Sync)는 CMU(526)으로도 제공될 수 있으며, 이에 따라 RF 칩(510)의 CMU(513)의 클록 관리 동작이 BB 칩(520)의 CMU(526)의 클록 관리 동작에 동기될 수 있다.

한편, BB 칩(520)은 다양한 방식에 따라 동기 신호(Sync)를 생성하고, 데이터(DATA) 전송을 위한 채널과는 별개의 채널을 통해 RF 칩(510)으로 전송할 수 있다. 일 실시예에 따라, 시스템 타이머(521)는 통신 시스템(500)에 적용된 통신 방식(일 예로서, 3G, LTE 등)에 이용되는 기준 시간에 관련된 정보를 출력할 수 있다. 예컨대, 기준 시간의 일 예로서, LTE 통신 방식에서는 서브 프레임의 전송 주기에 해당하는 TTI(Transmission Time Interval)가 정의될 수 있으며, 시스템 타이머(521)는 서브 프레임의 전송 주기에 상응하는 기준 시간 정보를 출력할 수 있다. 전술한 기준 시간 정보가 동기 신호(Sync)로서 RF 칩(510)으로 전송되거나, 상기 기준 시간 정보를 처리함으로써 동기 신호(Sync)를 생성하고, 생성된 동기 신호(Sync)가 RF 칩(510)으로 전송될 수도 있다.

또는, 상기 시스템 타이머와는 비동기하게 활성화될 수 있는 별개의 신호가 동기 신호(Sync)로서 RF 칩(510)으로 전송될 수도 있다. 예컨대, 동기 정보 레지스터(522)는 소정의 신호를 발생하기 위한 정보를 저장할 수 있으며, 프로세싱 유닛(미도시)의 제어에 의해 신호를 트리거링(triggering)하여 출력할 수 있다. 선택기(523)는 시스템 타이머(521)로부터의 출력 또는 동기 정보 레지스터(522)로부터의 출력을 선택적으로 동기 신호(Sync)로서 RF 칩(510)으로 전송할 수 있다.

한편, 도 10을 참조하여 동기 신호(Sync)의 다양한 생성 예를 설명하면 다음과 같다. 도 10에서는 설명의 편의상 도 9의 통신 시스템에 구비되는 일부의 구성들의 도시가 생략될 수 있다.

RF 칩(510)은 통신 시스템(500)에 적용된 통신 방식에 따라 다양한 종류의 시스템 타이머들(514, 515)을 포함할 수 있으며, 제어 레지스터(511)는 시스템 타이머들(514, 515)로부터의 기준 시간 정보에 따라 PLL(512)의 업데이트 타이밍을 제어하거나, BB 칩(520)으로부터 전송된 동기 신호(Sync)에 따라 PLL(512)의 업데이트 타이밍을 제어할 수 있다. 이와 함께, RF 칩(510)의 CMU(513) 또한 시스템 타이머들(514, 515)로부터의 기준 시간 정보에 따라 클록 관리 동작을 수행하거나, BB 칩(520)으로부터 전송된 동기 신호(Sync)에 따라 클록 관리 동작을 수행할 수 있다. 또한, BB 칩(520)으로부터 전송된 동기 신호(Sync)는 시스템 타이머들(514, 515)로 제공될 수 있으며, 이에 따라 RF 칩(510)의 시스템 타이머들(514, 515)의 기준 시간이 BB 칩(520)의 시스템 타이머(521)에 동기될 수 있다.

한편, 도 10에 도시된 바와 같이, BB 칩(520) 내의 제어 레지스터(524)는 시스템 타이머(521) 또는 동기 정보 레지스터(522)로부터의 출력에 의해 제어될 수 있다. 또한, 일 실시예에 따라, BB 칩(520)은 시스템 타이머(521)와는 무관하게 클록 관리 유닛을 제어하는 CMU 제어 블록(527)을 더 포함할 수 있으며, CMU 제어 블록(527)으로부터의 출력이 선택기(523)를 통해 RF 칩(510)으로 전송될 수 있다.

전술한 바와 같은 실시예에 따라, RF 칩(510) 내의 각종 기능 블록들의 동작이 BB 칩(520) 내의 기능 블록들에 동기될 수 있으며, 예컨대, 클록 관리 유닛의 동기화, 시스템 타이머의 동기화(또는, 리셋), PLL 동시 업데이트가 수행될 수 있다. 일 실시예에 따라, BB 칩(520)으로부터 RF 칩(510)으로의 동기 신호(Sync)의 전송 딜레이가 RF 칩(510) 또는 BB 칩(520)에서 판단될 수 있다. RF 칩(510) 또는 BB 칩(520)은 상기 판단된 딜레이를 고려하여 동기화 동작 또는 PLL 업데이트 동작의 타이밍을 조절할 수 있으며, 이에 따라 RF 칩(510)과 BB 칩(520) 사이의 보다 정확한 동기가 수행될 수 있다.

도 11은 본 발명의 예시적인 실시예에 따른 통신 시스템의 동작 방법을 나타내는 플로우차트이다. 일 예로서, 도 11에 도시된 동작은 통신 시스템의 BB 칩에서 수행될 수 있다.

도 11을 참조하면, RF 칩과 BB 칩 사이에서 동기 신호가 전송될 수 있으며(S11), 일 예로서 BB 칩은 전술한 실시예들에 따른 동기 신호를 RF 칩으로 전송할 수 있다. 또한, 동기 신호에 따라 PLL 및/또는 CMU가 제어될 수 있으며(S12), 예컨대 BB 칩은 동기 신호를 RF 칩으로 전송함과 함께, 상기 동기 신호를 이용하여 BB 칩 내의 PLL 및/또는 CMU를 제어할 수 있다. 이에 따라, RF 칩 내의 PLL 및/또는 CMU 등의 기능 블록들의 동작이 BB 칩 내의 PLL 및/또는 CMU 등의 기능 블록들의 동작에 동기될 수 있다.

한편, BB 칩은 전술한 실시예에서의 프레임 동기 신호를 생성할 수 있다(S13). 일 예로서, BB 칩 내의 로직 처리를 위한 클록 신호에 기반하여 상기 프레임 동기 신호가 생성될 수 있으며, 생성된 프레임 동기 신호는 BB 칩 내의 디지털 인터페이스의 링크 블록으로 제공될 수 있다. 또한, BB 칩은 그 내부에서 전송 클록으로 이용되는 클록 신호를 생성하여 파이 블록으로 제공하고, 전송 클록 신호에 따라 RF 칩 및 BB 칩 사이에서의 디지털 데이터 통신이 수행된다(S14). BB 칩의 링크 블록은 파이 블록을 통해 수신된 데이터로부터 다수의 샘플들을 추출하고 이를 일시적으로 저장하며, 상기 BB 칩 내의 로직 블록은 프레임 동기 신호에 따라 샘플들을 수신한다(S15). 또한 로직 블록은 수신된 샘플들에 대한 로직 처리를 수행할 수 있다(S16).

이하에서는, 본 발명의 변형 가능한 다양한 실시예들에서의 통신 시스템의 동작이 설명될 것이다. 이하의 실시예들을 설명하기 위해 제시되는 도면들에서 일부의 구성 요소들의 도시가 생략될 수 있으나, 이는 설명의 편의를 위한 것으로서 본 발명의 실시예들은 도면에 도시된 구성 요소들에 한정될 필요는 없을 것이다.

도 12는 주파수 오프셋 보상 기능이 적용된 통신 시스템의 일 예를 나타내는 블록도이다.

도 12를 참조하면, RF 칩(610)은 ADC(611), 로직 블록(612), 디지털 인터페이스(613), 제1 PLL(614), 제2 PLL(615) 및 제어 인터페이스(616)를 포함할 수 있다. 또한, BB 칩(620)은 디지털 인터페이스(621), 로직 블록(622), 제1 PLL(623), 제2 PLL(624), 비교기(625), 프로세싱 유닛(626) 및 제어 인터페이스(627)를 포함할 수 있다. 또한, RF 칩(610)과 BB 칩(620) 사이에서 오프셋 제어 신호(Ctrl_offset)가 송수신될 수 있다.

일 실시예에 따라, RF 칩(610) 내의 제1 PLL(614)와 BB 칩(620) 내의 제1 PLL(623)은 서로 동일한 주파수를 갖는 클록 신호를 생성하도록 설정될 수 있다. 그러나, RF 칩(610)과 BB 칩(620)은 서로 다른 클록 소스를 이용하므로, RF 칩(610)의 제1 PLL(614)에서 생성되는 클록 신호(CLK1)와 BB 칩(620)의 제1 PLL(623)에서 생성되는 클록 신호(CLK2)은 주파수에 차이가 발생될 수 있다. 이 때, RF 칩(610)과 BB 칩(620)에서 발생되는 프레임 동기 신호(Frame_sync)의 주기에 차이가 발생되고, 이에 따라 BB 칩(620) 내의 링크 블록으로 제공되는 샘플들의 속도와 링크 블록에서 제2 로직 블록(622)으로 전달되는 샘플들의 속도에 차이가 발생될 수 있다. 이는, 전술한 실시예에서 설명된 오버플로우 또는 언더 플로우를 야기하는 문제를 발생할 수 있다.

본 발명의 일 실시예에 따라, 비교기(625)는 다양한 방식에 따라 주파수 오프셋을 검출하고 그 검출 결과를 발생할 수 있다. 일 예로서, 비교기(625)는 RF 칩(610)으로부터 수신되는 데이터(또는, 샘플들)의 입력 위상과 BB 칩(620) 내의 신호의 위상을 비교할 수 있다. 예컨대, 비교기(625)는 RF 칩(610)으로부터의 전송 시작 신호(Start Of Transmission, SOT)의 위상과 전술한 BB 칩(620) 내의 프레임 동기 신호(Frame_sync)의 위상을 비교할 수 있다. 주파수 오프셋이 발생되면, 시간이 흐를수록 SOT의 위상과 프레임 동기 신호(Frame_sync)의 위상 차는 점차 증가하게 되고, 비교기(625)는 검출된 위상 차이가 소정의 임계 값을 초과하는지를 판단할 수 있다.

비교기(625)로부터의 비교 결과에 응답하여, 프로세싱 유닛(626)의 제어 하에서 주파수 오프셋을 보상하기 위한 오프셋 제어 신호(Ctrl_offset)가 생성되고, 생성된 오프셋 제어 신호(Ctrl_offset)는 BB 칩(620)의 제어 인터페이스(627)를 통해 RF 칩(610)으로 제공된다. RF 칩(610)의 제1 PLL(614)는 오프셋 제어 신호(Ctrl_offset)에 응답하여 그 주파수가 조절된 클록 신호(CLK1)를 생성할 수 있다.

변형 가능한 실시예로서, BB 칩(620)은 그 내부의 제1 PLL(623)를 제어하여 오프셋을 보상할 수도 있다. 즉, 제1 PLL(623)으로부터의 클록 신호(CLK2)의 주파수를 조절한 오프셋 보상을 통해 BB 칩(620)의 링크 블록에서의 오버 플로우 또는 언더 플로우가 방지될 수도 있을 것이다.

도 13은 도 12의 실시예에서의 통신 시스템에 따라 주파수 오프셋이 보상되는 일 예를 나타내는 그래프이다. 도 13에서는 BB 칩(620)의 제1 PLL(623)로부터 생성되는 클록 신호(CLK2)의 주파수는 일정하게 유지되는 반면에, RF 칩(610)의 제1 PLL(614)로부터의 클록 신호(CLK1)의 주파수가 변동됨에 따라 오프셋이 발생되는 예가 도시된다.

도 13을 참조하면, RF 칩(610)의 제1 PLL(614)로부터의 클록 신호(CLK1)의 주파수가 임계값(F) 이상 낮음에 따라 비교기(625)에 의해 소정의 임계 값을 초과하는 위상 차가 검출되고, 이에 따라 오프셋 보상 동작이 수행됨으로써 제1 PLL(614)로부터의 클록 신호(CLK1)의 주파수가 점차 증가할 수 있다. 또한, RF 칩(610)의 제1 PLL(614)로부터의 클록 신호(CLK1)의 주파수가 임계값(F) 이상 높음에 따라 오프셋 보상 동작이 수행됨으로써, 제1 PLL(614)로부터의 클록 신호(CLK1)의 주파수가 점차 감소할 수 있다.

도 14 및 도 15는 본 발명의 다른 변형 가능한 실시예에 따른 통신 시스템을 나타내는 블록도이다. 도 14 및 도 15에서는 디지털 인터페이스 적용에 따라 발생될 수 있는 RF 간섭(interference)을 감소하는 예가 도시된다.

도 14를 참조하면, RF 칩(710)은 ADC(711), 로직 블록(712), 디지털 인터페이스(713), 제1 PLL(714), 제2 PLL(715), 제어 레지스터(716) 및 테이블 정보 저장부(717)를 포함할 수 있다. 또한, BB 칩(720)은 디지털 인터페이스(721), 로직 블록(722), 제1 PLL(723), 제2 PLL(724), 제어 레지스터(725) 및 테이블 정보 저장부(726)를 포함할 수 있다.

디지털 인터페이스들(713, 721)이 동일한 주파수 도메인에서 동작함에 따라, RF 칩(710)의 제2 PLL(715)로부터의 클록 신호(CLK3)와 BB 칩(720)의 제2 PLL(724)로부터의 클록 신호(CLK4)는 서로 동일한 주파수를 가질 수 있다. RF 칩(710)에서 제어 레지스터(716)는 제2 PLL(715)을 제어하기 위한 각종 설정 정보를 저장할 수 있으며, 테이블 정보 저장부(717)는 RF 칩(710)의 안테나를 통한 통신 주파수와 BB 칩(720) 사이와의 전송 클록에 이용되는 클록 신호(CLK3)의 주파수에 관계된 테이블 정보를 저장할 수 있다. 이와 유사하게, BB 칩(720)의 테이블 정보 저장부(726)는 RF 칩(710)의 테이블 정보 저장부(717)와 동일한 테이블 정보를 저장할 수 있다.

일 예로서, RF 칩(710)과 BB 칩(720) 사이의 디지털 통신에 이용되는 전송 클록의 주파수 대역(Band)이 RF 칩(710)의 안테나를 통한 통신에서의 주파수 대역에 중첩되는 경우, RF 칩(710)의 안테나를 통해 수신되는 데이터에 대해 RF 간섭(RF interference)이 야기될 수 있다. 본 실시예에 따르면, RF 간섭이 감소 또는 제거될 수 있도록, RF 칩(710)과 BB 칩(720) 사이의 디지털 통신을 위한 전송 클록에 회피 주파수가 적용될 수 있다.

예컨대, RF 칩(710)과 BB 칩(720) 사이의 전송 클록에 해당하는 클록 신호들(CLK3, CLK4)의 주파수는 로직 처리를 위한 클록(예컨대, 시스템 클록)보다 빠른 범위 내에서 임의로 조정이 가능하다. RF 칩(710) 및 BB 칩(720)의 테이블 정보 저장부들(717, 726)는 통신 시스템(700)의 안테나를 통한 통신 주파수에 대응하는 전송 클록의 정보를 출력할 수 있으며, 테이블 정보 저장부들(717, 726)로부터 출력되는 정보에 따라 제어 레지스터들(716, 725)은 상기 제2 PLL들(715, 724)에서 출력되는 클록 신호들(CLK3, CLK4)의 주파수를 조절하기 위한 설정 정보를 제공할 수 있다.

일 실시예에 따라, 통신 시스템(700)에 전원이 인가됨에 따른 초기 설정 과정에서, RF 칩(710) 및 BB 칩(720) 각각은 통신 시스템(700)이 접속된 통신 서비스(예컨대, 기지국, 액세스 포인트 등)의 통신 주파수의 정보를 획득하고, RF 칩(710) 및 BB 칩(720)은 획득된 정보에 기반하여 디지털 통신에 이용되는 전송 클록의 주파수를 조절할 수 있다.

한편, 도 15의 실시예에서는, 리샘플 동작을 통해 RF 간섭을 감소하는 예가 도시된다.

도 15를 참조하면, 전술한 RF 간섭을 감소함에 있어서, RF 칩(810) 내에서 로직 처리에 관련된 ADC(811), 로직 블록(812)과 데이터 전송에 관련된 디지털 인터페이스(813)는 동일한 주파수 도메인에서 동작시킬 수 있다. 일 예로서, RF 칩(810)의 제1 PLL(814)로부터의 클록 신호(CLK1)는 ADC(811), 로직 블록(812) 및 디지털 인터페이스(813)로 제공될 수 있다. 본 실시예에서는, 제1 PLL(814)가 도 14의 실시예에 적용된 시스템 클록보다 높고, 또한 전술한 RF 간섭을 회피할 수 있는 주파수를 갖는 클록 신호(CLK1)를 생성할 수 있다. ADC(811)가 클록 신호(CLK1)에 응답하여 동작함에 따라, ADC(811)는 데이터를 오버 샘플링하여 출력하 수 있다.

한편, RF 칩(810)에서 오버 샘플링된 데이터는 BB 칩(820) 내의 디지털 인터페이스(821)를 거쳐 리샘플러(823)로 제공된다. BB 칩(820) 내의 제2 PLL(825)는 RF 칩(810)의 제1 PLL(814)에서 생성되는 클록 신호(CLK1)의 주파수에 상응하는 클록 신호(CLK4)를 생성하고, 생성된 클록 신호(CLK4)를 디지털 인터페이스(821) 및 리샘플러(823)로 제공한다. 또한 리샘플러(823)는 BB 칩(820) 내의 제1 PLL(824)로부터 시스템 클록에 상응하는 낮은 주파수를 갖는 클록 신호(CLK2)를 수신하고, 데이터 레이트를 낮춘 샘플들을 로직 블록(822)으로 제공할 수 있다.

도 15에 도시된 실시예에서, RF 칩(800)에 구비되어 전송 클록을 발생하는 제2 PLL(815)는 디스에이블될 수 있다. 또는, 변형 가능한 실시예로서, RF 칩(800)에 구비되는 제1 PLL(814)을 디스에이블 시키고, RF 간섭을 회피할 수 있는 주파수를 갖는 제2 PLL(815)로부터의 클록 신호가 ADC(811) 및 디지털 인터페이스(813)로 제공되도록 시스템이 구현되어도 무방할 것이다.

도 16은 본 발명의 또 다른 변형 가능한 실시예에 따른 통신 시스템을 나타내는 블록도이다. 도 16에서는 디지털 인터페이스에서 발생되는 소비 전력을 감소하기 위한 동작 예가 도시된다.

도 16을 참조하면, RF 칩(910)은 ADC(911), 로직 블록(912), 디지털 인터페이스(913), 제1 PLL(914), 제2 PLL(915), 모드 검출부(916) 및 선택기(917)를 포함할 수 있다. 또한, BB 칩(920)은 디지털 인터페이스(921), 로직 블록(922), 제1 PLL(923), 제2 PLL(924), 모드 검출부(925), 리샘플러(926), 제1 선택기(926) 및 제2 선택기(928)를 포함할 수 있다.

통신 시스템(900)은 그 동작 모드에 따라 상대적으로 많은 양의 데이터를 송수신하거나 또는 작은 양의 데이터를 송수신할 수 있다. 일 예로서, 통신 시스템(900)이 단순 음성 통화 모드에서 동작하는 경우, 통신 시스템(900)이 송수신하는 데이터의 양은 다른 모드(예컨대, 대량의 정보를 송수신하는 경우)에 비해 상대적으로 작을 수 있다. 이 때, 특정 모드(이하, 저전력 모드로 지칭됨)에서 RF 칩(910)과 BB 칩(920) 사이의 전송 클록의 주파수를 낮춤으로써 디지털 인터페이스에서의 전력 소모가 감소될 수 있다.

일 실시예에 따라, 저전력 모드에서 통신 시스템(900)에 구비되는 하나 이상의 PLL이 디스에이블될 수 있고, 다른 모드들에서의 전송 클록에 비해 낮은 주파수를 갖는 클록 신호가 RF 칩(910)의 디지털 인터페이스(913) 및 BB 칩(920)의 디지털 인터페이스(921)로 제공될 수 있다. 예컨대, 일반 동작 모드에서, RF 칩(910)의 디지털 인터페이스(913)는 제2 PLL(915)로부터 상대적으로 높은 주파수를 갖는 클록 신호(CLK3)를 수신하고, 또한 BB 칩(920)의 디지털 인터페이스(921)는 제2 PLL(924)로부터 상대적으로 높은 주파수를 갖는 클록 신호(CLK4)를 수신할 수 있다.

반면에, RF 칩(910)의 모드 검출부(916)가 저전력 모드를 검출하면, 모드 검출부(916)의 제어에 따라 RF 칩(910)의 제2 PLL(915)는 디스에이블될 수 있다. 또한, 모드 검출부(916)의 제어 하에서 선택기(917)는 제1 PLL(914)로부터의 클록 신호(CLK1)를 선택적으로 디지털 인터페이스(913)로 전달할 수 있다. 디지털 인터페이스(913)는 상대적으로 낮은 주파수를 갖는 클록 신호(CLK1)에 따라 데이터를 BB 칩(920)으로 전송할 수 있다.

이와 유사하게, 저전력 모드에서 모드 검출부(925)의 제어에 따라 BB 칩(920)의 제2 PLL(924)이 디스에이블될 수 있다. 또한, 모드 검출부(925)의 제어 하에서 선택기(928)는 제1 PLL(923)로부터의 클록 신호(CLK2)를 선택적으로 디지털 인터페이스(921)로 전달할 수 있다. 디지털 인터페이스(921)는 상대적으로 낮은 주파수를 갖는 클록 신호(CLK2)에 따라 RF 칩(910)으로부터 데이터를 수신할 수 있다.

한편, 전술한 저전력 모드에서 BB 칩(920)의 디지털 인터페이스(921)를 통해 수신된 데이터는 리샘플러(926)를 통해 로직 블록(922)으로 제공될 수 있다. 일 실시예에 따라, 저전력 모드에서 디지털 인터페이스(921)에 적용된 전송 클록은 일반 동작 모드에서의 로직 처리에 관련된 시스템 클록의 주파수와 다를 수 있으며, 전술한 리샘플러(926)를 통해 시스템 클록에 상응하는 속도로 데이터(또는, 샘플들)가 로직 블록(922)으로 제공될 수 있다.

도 17에서는 디지털 인터페이스에서 발생되는 소비 전력을 감소하는 다른 예가 도시된다. 도 17은 RF 칩의 디지털 인터페이스에서 데이터 전송을 위한 데이터 오더링 동작의 일 예를 나타내는 도면이다.

도 16 및 도 17을 참조하면, 채널을 통해 데이터가 전송되는 경로는 레인(Lane)으로 정의될 수 있으며, 본 발명의 일 실시예에 따라 RF 칩의 디지털 인터페이스 내의 파이 블록은 도 17의 (b)에 도시된 바와 같은 전송 포맷에 따라 데이터를 송수신할 수 있다. 프레임 구조에 따라 SOT(Start Of Transmission), EOT(End Of Transmission), EOF(End Of File), CRC(Cyclical Redundancy Check) 등의 다양한 정보들이 전송될 수 있으며, 또한 프레임 데이터의 사이즈를 일정하게 하기 위하여 실제 이용되지 않는 데이터(예컨대, 패드(pad) 비트)가 더 전송될 수 있다.

일 예로서, 도 17의 (a)에서는 어느 하나의 레인(Lane 0)에 다수의 프레임들의 데이터를 할당한 후 다음의 레인(Lane 1)에 데이터를 할당하는 방식이 적용될 수 있다. 일 예로서, RF 칩(910)으로부터 BB 칩(920)으로 전송되는 데이터의 양이 적은 경우에는 다수의 레인들(Lane 0 ~ Lane 4) 중 일부의 레인을 통해서만 데이터가 전송될 수 있으며, 나머지 레인들은 비활성화될 수 있다. 이 경우 하나 이상의 레인들을 통해 데이터가 전송되는 구간에서 클록 신호(CLK)가 활성화되어 RF 칩(910)으로부터 BB 칩(920)으로 전송될 수 있다.

반면에, 본 발명의 일 실시예에 따라, 도 17의 (b)에 도시된 바와 같이 다수의 데이터를 다수의 레인들에 대해 병렬하게 할당하는 데이터 오더링이 수행될 수 있다. 이 때, 도 17의 (a)에 비하여 더 많은 수의 레인이 데이터 전송에 이용되므로, 동일한 양의 데이터를 전송하는 경우에 실질적으로 데이터가 전송되지 않는 구간(또는, 전송 대기 구간(STALL))이 존재할 수 있다. 본 발명의 일 실시예에 따라, 데이터가 전송되지 않는 구간(STALL)에서 RF 칩(910)은 클록 신호(CLK)를 비활성화하여 출력할 수 있으며, 상기 클록 신호(CLK)가 비활성화됨에 따라 데이터 전송 과정에서의 전력 소모가 감소될 수 있다.

한편, 도 17에 도시된 데이터 오더링 동작은 도 16에 도시된 실시예가 적용됨이 없이 별개로 실시될 수 있다. 예컨대, 디지털 인터페이스의 전송 클록의 주파수를 낮춤이 없이 도 17에 도시된 데이터 오더링이 적용될 수 있다. 또는, 도 16 및 도 17에 도시된 실시예가 함께 적용됨에 따라, 디지털 인터페이스에서 소모되는 전력이 더욱 감소될 수 있다.

도 18에서는 디지털 인터페이스를 통해 전송되는 데이터의 오버헤드를 감소하는 예가 도시된다. 도 18은 RF 칩과 BB 칩 사이에서 전송되는 데이터의 프레임 포맷의 일 예를 나타내는 도면이다.

RF 칩 및 BB 칩의 디지털 인터페이스 내의 링크 블록은 도 18에 도시된 바와 같은 포맷에 따라 프레이밍이나 디프레이밍을 수행할 수 있다. 일 예로서, 프레임 포맷은 프레임 헤더 영역(Frame Header), 서브프레임 렝스 영역(Subframe Length), 서브프레임 페이로드 영역(Subframe Payload) 및 CRC 영역(CRC)을 포함할 수 있다. 각각의 영역은 하나 이상의 필드들을 포함하고, 각각의 필드는 하나 이상의 비트들의 정보를 포함할 수 있다.

통신 시스템이 MIMO(Multiple Input Multiple Output) 시스템을 지원함에 따라, RF 칩은 두 종류 이상의 안테나들을 이용하여 외부와 통신을 수행할 수 있으며, 이에 따라 RF 칩과 BB 칩의 통신에 이용되는 채널들은 프라이머리 채널(Primary channel)과 다이버시티 채널(Diversity channel)을 포함할 수 있다. 프레임 헤더 영역(Frame Header)은 프라이머리 액티브 필드(Primary Active), 다이버시티 액티브 필드(Diversity Active) 및 모니터 필드(Monitor)를 포함할 수 있다.

프라이머리 액티브 필드(Primary Active)는 프라이머리 채널(Primary channel)에 해당하는 다수 개의 채널들 중 실제 데이터가 전송될 채널(또는, 액티브된 채널)에 관련된 정보를 포함한다. 또한, 다이버시티 액티브 필드(Diversity Active)는 다이버시티 채널(Diversity channel)에 해당하는 다수 개의 채널들 중 실제 데이터가 전송될 채널에 관련된 정보를 포함한다. 또한, 모니터 필드(Monitor)는 RF 칩의 에러 상황 및 인터럽트 발생 등의 상태 정보를 포함할 수 있다.

한편, 서브프레임 렝스 영역(Subframe Length)은 다수의 채널들을 통해 전송될 서브 프레임 단위의 데이터에 대해, 각각의 서브 프레임의 샘플의 개수에 관련된 정보(예컨대, 렝스 정보)를 포함할 수 있다. 일 실시예에 따라, 프레임 헤더 영역(Frame Header)의 정보를 통해 실제 데이터가 전송될 채널 위치가 판단될 수 있으며, 서브프레임 렝스 영역(Subframe Length)은 다수 개의 채널들 중에서 실제 데이터가 전송될 채널에 대한 렝스 정보만을 선택적으로 포함할 수 있다. 이에 따라, 실제 데이터가 전송될 채널의 개수가 적은 경우, 서브프레임 렝스 영역(Subframe Length)의 정보 양도 함께 작아질 수 있다. 한편, 서브프레임 페이로드 영역(Subframe Payload)은 다수의 서브 프레임들의 데이터를 포함할 수 있으며, CRC 영역(CRC)은 상기 서브 프레임의 데이터에 대한 에러 체크를 수행하기 위한 CRC 정보(예컨대, 체크섬 정보)를 포함할 수 있다.

전술한 실시예에 따르면, 프레임 헤더 영역(Frame Header)은 각 채널을 통한 데이터의 전송 유무 상황을 나타내는 정보를 포함하고, 실제 데이터가 전송될 채널의 서브 프레임에 대해서만 렝스 정보 및 데이터가 프레임 포맷에 포함되므로, 동적으로 프레임 포맷의 길이가 변동될 수 있다. 채널을 통해 전송될 데이터의 유무에 따라 프레임 포맷의 길이가 변동됨에 따라 데이터 전송 효율이 향상될 수 있다.

도 19에서는 디지털 인터페이스에 발생되는 소비 전류를 감소하는 다른 예가 도시된다. 도 19는 디지털 인터페이스에 입력 버퍼 및 온 다이 터미네이션(On-Die Termination, ODT)이 적용된 BB 칩의 일 예를 나타내는 블록도이다.

도 19를 참조하면, BB 칩(1000)은 파이 블록(1010), 링크 블록(1020) 및 로직 블록(1030)을 포함할 수 있다. BB 칩(1000)은 다수 개의 채널들을 통해 RF 칩과 통신할 수 있으며, 파이 블록(1010)은 다수 개의 채널들에 대응하여 다수 개의 입력 버퍼들(1011, 1013)을 포함할 수 있으며, 또한 다수의 입력 버퍼들에 연결된 다수의 ODT들(1012, 1014)을 포함할 수 있다.

또한, 링크 블록(1020)은 BB 칩(1000)의 동작 상태에 따라 입력 버퍼들(1011, 1013) 및 ODT들(1012, 1014)로의 파워 제공을 제어할 수 있다. 일 예로서, 링크 블록(1020)은 입력 버퍼들(1011, 1013) 및 ODT들(1012, 1014)로의 파워 제공을 온 시키거나 오프 시키는 제어 동작을 수행하는 온/오프 제어부(1021)를 포함할 수 있다. 또한, 일 실시예에 따라, 로직 블록(1030)은 입력 버퍼들(1011, 1013) 및 ODT들(1012, 1014)의 파워를 제어하기 위한 정보를 발생하는 타이머(1031)를 포함할 수 있다.

입력 버퍼들(1011, 1013) 각각은 채널을 통해 데이터(DATA) 또는 클록 신호(CLK)를 수신하고 이를 버퍼링하여 출력할 수 있다. 입력 버퍼들(1011, 1013) 각각은 다양한 방식에 따라 데이터(DATA) 또는 클록 신호(CLK)를 수신할 수 있으며, 전술한 실시예에서와 같이 DDR 방식에 따라 데이터(DATA) 또는 클록 신호(CLK)를 수신할 수 있다. 또한, ODT들(1012, 1014) 각각은 대응하는 입력 버퍼의 입력단에 연결되어 채널을 통해 수신되는 신호의 무결성(intrgrity)을 향상할 수 있다. 그러나, 데이터가 전송되지 않는 구간에서 입력 버퍼들(1011, 1013) 및 ODT들(1012, 1014)로 파워가 제공되면, 입력 버퍼들(1011, 1013) 및 ODT들(1012, 1014) 각각에서 리키지(leakage) 전류가 발생되고, 이에 기인하여 전력 소모가 증가되는 문제가 발생될 수 있다.

본 발명의 일 실시예에 따라, 각각의 채널 별로 입력 버퍼들(1011, 1013) 및 ODT들(1012, 1014)의 파워가 제어될 수 있다. 일 예로서, 다수의 채널들 중 데이터가 실제 전송되지 않는 하나 이상의 채널에 연결된 입력 버퍼 및 ODT로는 파워 제공이 오프될 수 있다. 또는, BB 칩(1000)이 일정 구간 동안 동작을 수행하지 않는 모드(예컨대, 슬립 모드)로 진입할 때, BB 칩(1000)에 구비되는 다수의 입력 버퍼들(1011, 1013) 및 ODT들(1012, 1014)로의 파워 제공이 오프될 수 있다.

일 실시예에 따라, BB 칩(1000)이 슬립 모드로 진입할 때, 타이머(1031)는 슬립 모드에 해당하는 구간을 나타내는 정보를 링크 블록(1020)의 온/오프 제어부(1021)로 제공할 수 있다. 온/오프 제어부(1021)는 입력 버퍼 및 ODT로 제공되는 파워를 차단하기 위한 제어 신호를 생성할 수 있다.

한편, 링크 블록(1020)의 온/오프 제어부(1021)는 각각의 채널을 통해 전송되는 다양한 종류의 데이터를 검출할 수 있으며, 검출 결과에 따라 파워의 제어를 채널 별로 동적으로 수행할 수 있다. 일 실시예에 따라, 온/오프 제어부(1021)는 검출 결과에 따라 일부의 채널들의 입력 버퍼 및 ODT 로는 파워가 제공되도록 제어하는 반면에, 다른 일부의 채널들의 입력 버퍼 및 ODT 로는 파워의 제공이 차단되도록 제어 동작을 수행할 수 있다. 예컨대, 온/오프 제어부(1021)는 수신되는 정보들 중 SOT를 검출함으로써 데이터 전송의 시작 시점을 판단할 수 있으며, 소정의 시간 정보(Info_time)를 통해 다음 번 데이터의 전송이 시작될 시점을 예측 또는 판단할 수 있다. 일 예로서, 현재 데이터 전송의 시작 시점과 다음 번 데이터 전송의 시작 시점 사이의 구간은 전술한 실시예에서의 프레임 동기 신호(Frame_sync)의 주기에 해당할 수 있으며, 온/오프 제어부(1021)는 프레임 동기 신호(Frame_sync)에 상응하는 주기를 갖는 시간 정보(Info_time)를 수신할 수 있다.

일 동작 예에 따라, 온/오프 제어부(1021)가 SOT를 최초 검출하면 데이터를 수신할 채널에 연결된 입력 버퍼 및 ODT 로 파워가 제공될 수 있다. 이후, 수신되는 정보들 중 EOT를 검출함으로써 데이터 전송이 종료되는 시점이 판단되고, EOT를 검출한 결과에 따라 상기 입력 버퍼 및 ODT 로의 파워 제공이 차단된다. 이후, 이전 SOT가 검출된 시점으로부터 소정의 시간(예컨대, 프레임 동기 신호의 주기에 상응하는 시간)이 경과됨에 따라 상기 입력 버퍼 및 ODT 로 다시 파워가 제공된다. 일 실시예에 따라, 다음 번 데이터가 실제 수신되기 전에 입력 버퍼 및 ODT가 온 상태를 유지해야 할 필요가 있으며, 이 경우 소정의 시간 보다 여러 클록 이전의 시점에서 입력 버퍼 및 ODT 로 파워가 제공되도록 제어될 수 있다.

도 20은 도 19에 도시된 BB 칩에서 입력 버퍼 및 ODT 에 대한 파워 제어의 일 예를 나타내는 파형도이다.

도 20을 참조하면, BB 칩 내에서의 프레임 동기 신호(Frame_sync_BB)의 주기 내에서 외부의 RF 칩으로부터 데이터(DATA)가 수신되고, 프레임 동기 신호(Frame_sync_BB)의 다음 주기가 도달하기 전에 RF 칩으로부터의 데이터(DATA) 전송이 완료됨에 따라 EOT 신호가 검출될 수 있다. EOT 신호가 검출에 응답하여 대응하는 채널의 입력 버퍼 및 ODT로의 파워 제공을 차단하기 위한(또는, 입력 버퍼 및 ODT를 디스에이블하기 위한) 제어 신호(DIS_BUF/ODT)가 활성화될 수 있다.

상기 제어 신호(DIS_BUF/ODT)는 소정의 시간 구간 활성화될 수 있으며, 일 실시예에 따라 프레임 동기 신호(Frame_sync_BB)의 주기를 고려하여 상기 활성화 구간이 설정될 수 있다. 예컨대, 상기 제어 신호(DIS_BUF/ODT)는 다음의 프레임 동기 신호(Frame_sync_BB)가 활성화되는 시점보다 몇 클록 앞서 비활성화되고, 이에 따라 입력 버퍼 및 ODT가 다시 인에이블되고, 인에이블된 입력 버퍼 및 ODT를 통해 다음의 데이터(DATA)가 수신될 수 있다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims (20)

1. 알 에프(RF) 칩과 통신하는 모뎀 칩에 있어서,
   디지털 통신에 기반하여 상기 알 에프 칩으로부터 다수의 샘플들을 포함하는 데이터를 수신하는 디지털 인터페이스; 및
   상기 모뎀 칩 내부의 클록 신호에 기반하여 프레임 동기 신호를 생성하고, 상기 생성된 프레임 동기 신호를 상기 디지털 인터페이스로 제공하며, 상기 샘플들을 상기 프레임 동기 신호에 동기하여 수신하는 로직 블록을 구비하는 것을 특징으로 하는 모뎀 칩.
2. 제1항에 있어서,
   상기 디지털 인터페이스는, 상기 알 에프 칩으로부터 상기 데이터를 수신하는 파이 블록과, 상기 수신된 데이터로부터 추출된 상기 다수의 샘플들을 일시 저장하는 링크 블록을 포함하고,
   상기 링크 블록은 프레임 동기 신호에 응답하여 상기 다수의 샘플들을 상기 로직 블록으로 제공하는 것을 특징으로 하는 모뎀 칩.
3. 제2항에 있어서,
   상기 파이 블록은 다수의 프레임들에 해당하는 데이터들을 연속하게 수신하고,
   상기 링크 블록은, 상기 다수의 프레임들 각각에 대해 동일한 레이턴시로서 상기 샘플들을 상기 로직 블록으로 제공하는 것을 특징으로 하는 모뎀 칩.
4. 제1항에 있어서,
   상기 모뎀 칩은, 시스템 클록에 해당하는 제1 클록 신호를 생성하는 제1 클록 생성기를 더 구비하고,
   상기 로직 블록은, 상기 제1 클록 신호를 이용하여 상기 프레임 동기 신호를 생성하는 프레임 동기 신호 생성기를 포함하는 것을 특징으로 하는 모뎀 칩.
5. 제1항에 있어서, 상기 디지털 인터페이스는,
   상기 알 에프 칩과 데이터를 송수신하는 하나 이상의 제1 핀; 및
   상기 알 에프 칩과 상기 모뎀 칩 사이의 동기를 위한 동기 신호를 송수신하는 하나 이상의 제2 핀을 포함하는 것을 특징으로 하는 모뎀 칩.
6. 제5항에 있어서,
   상기 로직 블록은 상기 모뎀 칩 동작에 관련된 기준 시간 정보를 제공하는 시스템 타이머 및 상기 기준 시간에 비동기하게 트리거링되는 신호를 발생하는 동기 정보 레지스터 중 적어도 하나를 포함하고,
   상기 디지털 인터페이스는, 상기 시스템 타이머 및 상기 동기 정보 레지스터 중 적어도 하나의 출력을 상기 동기 신호로서 전송하는 것을 특징으로 하는 모뎀 칩.
7. 제5항에 있어서,
   상기 모뎀 칩은 상기 클록 신호를 생성하는 제1 클록 생성기를 더 구비하고,
   상기 동기 신호는 상기 제1 클록 생성기로 제공되고, 상기 제1 클록 생성기는 상기 알 에프 칩 내의 클록 생성기와 동시에 업데이트되는 것을 특징으로 하는 모뎀 칩.
8. 제1항에 있어서, 상기 모뎀 칩은,
   전송 클록 신호를 생성하여 상기 디지털 인터페이스로 제공하는 클록 생성기; 및
   상기 알 에프 칩의 안테나를 통한 통신 주파수에 대응하는 상기 전송 클록 신호의 주파수에 관련된 정보를 포함하는 정보 테이블을 더 구비하고,
   상기 클록 생성기는 상기 정보 테이블로부터의 정보에 따라 상기 전송 클록 신호의 주파수를 조절하여 출력하는 것을 특징으로 하는 모뎀 칩.
9. 제1항에 있어서,
   전송 클록 신호를 생성하여 상기 디지털 인터페이스로 제공하는 클록 생성기; 및
   상기 모뎀 칩의 다수의 동작 모드들 중 저전력 모드를 검출하는 모드 검출부를 더 구비하고,
   상기 클록 생성기는 상기 저전력 모드의 검출 결과에 따라 상기 전송 클록 신호의 주파수를 낮추어 출력하는 것을 특징으로 하는 모뎀 칩.
10. 제1항에 있어서,
    상기 디지털 인터페이스는, 채널에 연결되는 입력 버퍼 및 상기 입력 버퍼의 입력단에 연결되는 온다이 터미네이션(On-Die Termination) 회로를 포함하고,
    상기 모뎀 칩은, 상기 채널을 통해 수신되는 정보를 검출함에 의해 상기 채널을 통해 데이터가 전송되지 않는 제1 구간을 판단하고, 상기 제1 구간 동안 상기 입력 버퍼 및 온다이 터미네이션 회로로의 파워 제공을 차단하기 위한 제어 신호를 출력하는 온/오프 제어부를 더 구비하는 것을 특징으로 하는 모뎀 칩.
11. 알 에프(RF) 칩과 통신하는 모뎀 칩에 있어서,
    상기 알 에프 칩 내에 구비되는 클록 생성기를 제어하기 위한 제어 정보를 생성하는 제어 정보 생성기; 및
    상기 알 에프 칩과 디지털 통신을 수행하고, 적어도 하나의 제1 핀을 통해 상기 알 에프 칩과 데이터를 송수신하고, 적어도 하나의 제2 핀을 통해 상기 알 에프 칩과 상기 제어 정보를 송수신하는 디지털 인터페이스를 구비하는 것을 특징으로 하는 모뎀 칩.
12. 제11항에 있어서,
    상기 적어도 하나의 제1 핀을 통한 전달 경로는 정보 손실을 허용하는 경로에 해당하고,
    상기 적어도 하나의 제2 핀을 통한 전달 경로는 정보 손실을 허용하지 않는 경로에 해당하는 것을 특징으로 하는 모뎀 칩.
13. 제11항에 있어서,
    상기 알 에프 칩으로부터 전송된 데이터에 대한 로직 처리를 수행하는 로직 블록; 및
    상기 로직 블록으로 시스템 클록에 해당하는 제1 클록 신호를 제공하는 제1 클록 생성기를 더 구비하고,
    상기 제어 정보 생성기는, 상기 제1 클록 신호과 상기 알 에프 칩 내부의 클록 생성기에서 생성되는 클록 신호 사이의 주파수 오프셋을 보상하기 위한 오프셋 제어 신호를 상기 제어 정보로서 생성하는 제어 신호 생성기를 더 구비하는 것을 특징으로 하는 모뎀 칩.
14. 제11항에 있어서,
    상기 모뎀 칩 내부에서 이용되는 제1 클록 신호를 생성하는 제1 클록 생성기; 및
    상기 제1 클록 신호의 주파수를 조절하기 위한 설정 정보를 저장하는 제어 레지스터를 더 구비하고,
    상기 제어 정보에 따라, 상기 제1 클록 생성기의 업데이트 타이밍이 상기 알 에프 칩 내부의 클록 생성기의 업데이트 타이밍에 동기되는 것을 특징으로 하는 모뎀 칩.
15. 제14항에 있어서,
    상기 제1 클록 신호를 수신하고, 상기 제1 클록 신호에 대한 분주 처리를 수행하는 클록 관리 유닛을 더 구비하고,
    상기 제어 정보에 따라, 상기 클록 관리 유닛의 분주 처리의 타이밍이 상기 알 에프 칩 내부의 클록 관리 유닛의 분주 처리의 타이밍에 동기되는 것을 특징으로 하는 모뎀 칩.
16. 제11항에 있어서,
    상기 디지털 인터페이스는 상기 알 에프 칩으로부터 소정의 프레임 구조의 데이터를 수신하고,
    상기 프레임 구조의 데이터는, 다수의 채널들 중 액티브되는 채널의 위치를 나타내는 정보를 포함하는 프레임 헤더 영역과, 상기 액티브되는 채널들을 통해 전송될 서브프레임 단위의 데이터의 렝스 정보를 포함하는 서브프레임 렝스 영역과, 각 서브프레임의 데이터를 포함하는 서브프레임 페이로드 영역을 포함하는 것을 특징으로 하는 모뎀 칩.
17. 어플리케이션 프로세서에 있어서,
    중앙 처리 유닛(CPU);
    상기 CPU에 의해 실행 가능한 프로그램들을 저장하는 메모리; 및
    상기 어플리케이션 프로세서 외부의 알 에프(RF) 칩과의 통신을 위한 디지털 인터페이스와 상기 디지털 인터페이스를 통해 전달되는 샘플들을 처리하는 로직 블록을 포함하는 모뎀을 구비하고,
    상기 샘플들은, 상기 모뎀 내의 클록 신호에 기반하여 생성된 프레임 동기 신호에 동기하여 상기 디지털 인터페이스에서 상기 로직 블록으로 전달되는 것을 특징으로 하는 어플리케이션 프로세서.
18. 제17항에 있어서,
    상기 디지털 인터페이스는, 상기 알 에프 칩과 상기 샘플들을 포함하는 데이터를 송수신하는 하나 이상의 제1 핀들과 상기 알 에프 칩과 제어 정보를 송수신하는 하나 이상의 제2 핀들을 포함하는 것을 특징으로 하는 어플리케이션 프로세서.
19. 제18항에 있어서,
    상기 제어 정보는, 상기 모뎀 내의 하나 이상의 기능 블록들과 상기 알 에프 칩 내의 하나 이상의 기능 블록들을 서로 동기시키기 위한 동기 신호를 포함하는 것을 특징으로 하는 어플리케이션 프로세서.
20. 제18항에 있어서,
    상기 제어 정보는, 상기 모뎀 내의 클록 생성기와 상기 알 에프 칩 내의 클록 생성기 사이의 주파수 오프셋을 보상하기 위한 오프셋 제어 신호를 포함하는 것을 특징으로 하는 어플리케이션 프로세서.

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