CN102918597B - 非源同步接口的输入/输出的增强 - Google Patents

Abstract

给出了用于核心电路操作在一个电压域中但是根据不同的电压域与另一设备（或“主机”）交换信号的设备使用的接口以及用于使用双倍数据速率（DDR）传输来提供数据的这种接口的使用。此情况的一个具体例子是存储卡，其中内部电路对于其核心操作电压使用一个电压范围，但是使用不同的输入/输出电压范围与主机交换信号。根据一般的一组方面，接口在设备的核心操作电压域接收来自设备的数据信号，将这些信号分别电平偏移到输入/输出电压域，然后将其组合为DDR信号用于传输到主机设备，其中来自主机设备的（未电平偏移的）时钟信号被用作选择信号以形成DDR数据信号。

Description

非源同步接口的输入/输出的增强

技术领域

本发明一般有关于电接口的领域，更具体地，有关于非源同步接口的数据输出。

背景技术

用于集成电路器件之间的数据传输目的的简单接口通常将包括由主机设备所提供的、由从设备用来向主机输出数据的时钟信号。具体例子是主机对存储卡或其他存储器件的读周期。那么，自从设备输出的数据的定时依赖于时钟信号的到达。存在用于增加这些器件的性能的正在进行的处理。当希望更高传输速度时，一种方法是将接口协议迁移到其中从相同的器件提供时钟和数据信号两者的源同步方案，比如在DRAM器件中使用的DDR（双倍数据速率）布置中。但是，此方法在许多设备中使用起来可能不实用，因为它可能对接口产生实质改变（例如，添加信号管脚）。因而，在这样的接口中存在改进的空间。

发明内容

根据第一组方面，给出了接口电路。该接口电路用于第一设备与第二设备电连接，其中在第一和第二设备之间传输的电子信号具有第一电压范围，并且第一设备的核心操作电压具有不同的第二范围。该接口电路包括：多个输入/输出单元，每个具有用于在第一和第二设备之间传输信号的焊盘，并且每个具有一个或多个电平偏移电路用于在第一和第二电压范围之间转换信号。该输入/输出单元包括第一输入/输出单元，通过该第一输入/输出单元，第一设备在操作地连接到第二设备用于向其传输数据时，经由相应的焊盘接收来自第二设备的第一电压范围的时钟信号，将该时钟信号电平偏移到该第二电压范围，并将电平偏移的时钟信号提供给第一设备的核心处理电路。该输入/输出单元还包括一个或多个第二输入/输出单元，每个连接用于接收来自第一设备的核心处理电路的第二电压范围的相对应的第一和第二数据信号，将该对数据信号电平偏移到第一电压范围，并在操作地连接到主机时将电平偏移的数据信号提供给第二设备。每个第二输入/输出单元包括多路复用电路，连接用于接收相对应的电平偏移的数据信号，并连接到第一输入/输出单元用于从其接收未电平偏移的时钟信号。多路复用电路使用该时钟信号作为选择信号，产生由组合的相应对的电平偏移的数据信号形成的双倍数据速率信号，该多路复用电路还连接用于将该双倍数据速率信号提供给第二输入/输出单元的输出焊盘。

根据其他方面，给出了用于从第一设备向与其电连接的第二设备传输数据的方法，其中在第一和第二设备之间传输的电信号具有第一电压范围，并且在第一设备上的核心操作电压具有不同的第二电压范围。该方法包括：在对于第一设备的接口电路的第一输入/输出焊盘处从第二设备接收第一电压范围的时钟信号。将该时钟信号提供给接口电路上的多路复用电路。该方法还包括：在该接口电路上将该时钟信号转换到第二电压范围并将转换的时钟信号提供给第一设备的逻辑电路；在该接口处接收第二电压范围的第一和第二数据信号，该第一和第二数据信号是从由转换的时钟信号计时的逻辑电路传输的；在该接口电路上将该第一和第二数据信号转换到第二电压范围；以及通过使用处于第一电压范围的时钟信号作为选择信号由多路复用电路将转换的第一和第二数据组合为双倍数据速率数据信号。然后，从该接口电路上的第二输入/输出焊盘将该双倍数据速率数据信号提供给第二设备。

本发明的各个方面、优点、特征和实施例被包括在其示例性例子的以下描述中，该描述应该结合附图来考虑。在此参考的所有专利、专利申请、论文、其他出版物、文献和事物均出于各种目的而一起全部的方式而被合并于此。对于所合并的任何出版物、文献或事物与本申请之间在术语的定义或使用中的任何不一致或矛盾之处，应以本申请为准。

附图说明

图1示出根据SD标准的卡、其触点、主机槽以及触点分配。

图2是存储卡的框图。

图3例示单倍数据速率接口。

图4例示双倍数据速率接口，其中在数据信号被电平偏移到输入/输出电压域之前形成双倍数据速率信号。

图5例示根据示例实施例的双倍数据速率接口。

图6例示如何可以将示例实施例用于单倍数据速率操作。

具体实施方式

以下给出接口及相应的技术，用于核心电路在一个电压域中操作但是根据不同的电压域与另一设备（或“主机”）交换信号的设备的使用；以及用于使用双倍数据速率（DDR）传输提供数据的这样的接口的使用。此情况的具体例子是存储卡，其中内部电路对于其核心操作电压使用一个电压范围，但是使用不同的输入/输出电压范围与主机交换信号。根据以下给出的一般的一组方面，接口在设备的核心操作电压域接收来自设备的数据信号，将这些信号分别电平偏移到输入/输出电压域，然后将其组合为DDR信号用于传输到主机设备，其中来自主机设备的（未电平偏移的）时钟信号被用作选择信号以形成DDR数据信号。

如在背景技术部分中讨论的，获得更高传输速度的一种方式是将接口协议迁移到其中从相同的器件提供时钟和数据信号两者的源同步方案，比如在DRAM器件中找到的DDR布置。对于现有的可移除或者嵌入形状因素的器件，比如SD或MMC卡，这可能对接口产生实质改变，比如添加信号管脚，不得不使用其他技术来从协议的在先版本增加接口数据传输速率。以下克服了对于器件侧ASIC的设计的这些挑战。

尽管主要在非易失性存储卡类型的应用的上下文中给出以下讨论，其中接口电路形成在卡的控制器上，但是给出的技术和电路不限于仅仅这些实施例。更通常，除了可拆卸存储卡之外，在此给出的接口也可以用在其他存储器件上，比如嵌入存储器件或者SSD，或者甚至需要用于数据传输的接口的更一般的情况。普遍情况是用于在第一电压域中操作但是使用第二电压域的信号与第二设备交换信号的第一设备。（第二设备将被称为“主机”，因为这是其在示例实施例中将对应的东西。）接口在两个域之间偏移信号的电平，具体地，接收来自主机的用于由第一设备在向主机传输数据时使用的时钟信号。此外，尽管通常接口将被形成为第一设备的部分（例如，比如存储器控制器的部分），但是能够仅产生该接口（或IO单元）作为单独的部分。

如所述，为使此讨论更具体，可以将此讨论放在SD存储卡的上下文中。图1示出具有外部触点（contact）11-19的SD卡20。然后此卡在具有相应的触点集1-9的槽10中附连到主机（或适配器），然后这些触点1-9在主机的内部结构上通过管脚21-29连接。还示出了根据SD标准的触点分配。这些包括在触点25处的主机时钟信号以及数据输入/输出触点1以及7-9。通过管脚结构以及分配的适当改变，类似的布置适用于其它标准，比如MMC、微SD、致密闪存、USB闪存驱动器、记忆棒等。在主机10和卡20之间交换的信号使用将被称为IO电压域的电压范围。卡20的内部电路通常将操作在另一电压范围，在此称为核心电压域，并且卡的主机接口电路将在这些电压域之间转变。

图2是通常在SD卡或其他闪存器件中找到的内部元件的一些的框图。一个或多个闪存器件39沿着总线结构44经过存储器接口51连接到控制器电路37。控制器还包括处理器49、数据缓冲器55、RAM57和ROM59。这些元件在核心电压域中操作。主机接口示出在47，并将包括以下关于图3-6讨论的IO单元。卡触点45对应于图1的触点11-19，并连接到接口47的IO单元上的焊盘（pad）。例如在美国专利号5,070,032、5,095,344、5,315,541、5,343,063和5,661,053、5,313,421；5,570,315、5,903,495、6,046,935；以及6,222,762和2009年12月18日提交的美国专利申请号12/642,649以及在这些中进一步列出的各种参考文献中描述了关于存储器系统的更多细节。在例如美国专利号5,887,145；6,820,148；7,305,535；7,360,003以及7,364,090以及美国专利申请号12/676,339中描述了关于存储卡的更多细节。

在主机接口47内，通常需要使用电平偏移器，因为IO电压对于相同的接口协议可能变化（例如1.8V和3.3V），比如在SDUHS中。此外，现代工艺（0.13um及以下）上的核心逻辑将以比接口更低的电压（例如1.2V或1.0V）运行。在SDR（单倍数据速率）接口中，其中每个时钟周期对于每个数据管脚通常传输一位数据（例如对于SD卡的4位、对于MMC的8位等），图3的拓扑是典型的。接口将包括对应于器件输入/输出管脚或触点的多个输入/输出单元，每个具有将被连接到相应的触点的焊盘。图3示出这些IO单元中的两个：101和103，它们分别对应于数据管脚之一以及用于主机的时钟信号的管脚。每个IO单元通常将具有电平偏移电路（109、111、129、131），用于通过各自的驱动器（105、107、125、127）连接到焊盘的每个输入和输出功能。其他IO单元未示出，并且除驱动器以外，未示出单元的其他元件以简化讨论，仅明确示出了接收时钟信号的IO单元121以及数据IO单元之一101。器件上的核心电路也被简化为触发器145和驱动器141及143的相关元件，其他元件由云147表示。

在从器件到主机的SDR数据传输中，在焊盘123处从主机接收时钟信号并通过驱动器127传输到电平偏移器129，在那里其从IO电压范围被偏移到核心电压域。电平被偏移的时钟然后被驱动器141和143传输到触发器145。关键路径（criticalpath）包括含有要被输出到主机设备的数据的触发器145，该数据在遍历其他电路元件（由147表示的）之后被提供给单元101。然后该数据被电平偏移器111电平偏移到IO电压域，并被驱动器105发送到焊盘103，在那里其可以被输出到主机。

用于实现DDR接口的典型电路示出在图4中，其类似地被简化为如关于图3讨论的。IO单元201和221与图3的相应元件几乎相同，其组件相应地被标号。核心电路已被改变以形成双倍数据速率信号并将其提供给IO单元201。电平被偏移的时钟信号仍通过驱动器241和243被提供给触发器245，但是触发器245现在向触发器261和263馈送，其中任何中间的电路示意性地表示在253和255。触发器261和263分别（通过驱动器251和驱动器/反相器253）接收（电平偏移的）时钟信号和反转的时钟信号，并将相位相差半个周期的（单倍数据速率的）数据流提供给多路复用器265。然后电平偏移的时钟信号被多路复用器265用作选择信号以形成组合的双倍数据速率信号，该信号经过任何中间的电路被提供给数据输出IO单元203。

图4的电路的关键路径是经过时钟接收器IO单元221，其然后从IO电压被电平偏移到核心电压；该时钟信号然后被用作对多路复用器265的选择输入，该多路复用器265的输出被馈送到数据传输器IO单元201，在那里输出的数据然后被电平偏移回IO电压并发送到主机设备。从而，图4的布置以及还有图3的布置可能遭受ASIC器件内部的极大延迟，这影响了系统的整体时间安排预算。为了解决此问题，可能能够增加对于输出IO单元的驱动强度，但是这将增加主机设备所见到的过冲（overshoot）以及下冲（undershoot）量，可能导致功能上的故障。

在此给出的示例实施例将多路复用器逻辑从核心逻辑移出并将其移动到IO单元自身中。相对于图4，此方案消除了与输入IO（时钟）和输出IO（数据）中的两个电平偏移器相关联的延迟。此逻辑路径也非常快速，因为IO单元可以定位为彼此非常接近，以便与信号路由有关的延迟可以更容易地最小化，信号可邻近连接。

参考图5，示出了示例实施例的框图。如之前那样，仅示出了与讨论特别相关的元件，省去了其他元件以简化呈现。这个新电路由修改的数据IO单元301组成。再次，仅明确示出了单个单元，尽管实际的器件可能包括几个这样的单元。此单元包含两个数据输入：I0（表示当时钟是逻辑0时要输出的数据）和I1（表示当时钟是逻辑1时要输出的数据）。这与先前的图4的传统单元201形成对比，该单元201仅包括单个数据输入。I0和I1在时钟改变之前由核心逻辑提供，该时钟用CLK_HV直接连接到数据焊盘301，该时钟信号在IO电压域中。因此，此电路的关键路径全部被包含在IO电压域内，并且移除了与核心逻辑或者电平偏移器相关联的任何延迟。在此实施例中，还提供了另一信号CLKEN以禁用在I0和I1之间的切换来允许测试模式或者其他非DDRIO功能。

更详细地考虑图5，接口在IO单元321的焊盘323处接收来自主机的时钟信号。然后该时钟信号经过驱动器325被馈送到电平偏移器331以及器件的核心逻辑上。IO单元321还包括电平偏移器329和驱动器327以允许输出功能。IO单元321与图4的相应单元221的不同之处在于在IO电压范围中的（未电平偏移的）时钟信号（在此标记为CLK_HV以将其与核心电压域的电平偏移的时钟相区分）被提供给类似单元301的数据IO单元。类似于图3和图4中，再次示意性地表示核心逻辑：电平偏移的时钟信号经过驱动器341和343到触发器345，触发器345继而对由云367和365表示的各个元件计时，该各个元件将其各自的数据流提供给触发器373和371。触发器373和371分别被馈送了来自驱动器电路363的以及来自驱动器/反相器361的反相形式的（电平偏移的）时钟信号，然后触发器373和371通过（由云377、375表示的）任何中间的电路将数据信号I0和I1提供给IO单元301。再次，除了到达单元301的数据流的对I0和I1仍在核心电压域中之外，核心逻辑的细节在此不是特别重要。如果存在其他数据输出单元，则可以类似地布置它们。

IO单元301现在接收I0和I1并在电平偏移器315和317中将它们各自电平偏移，I0和I1现在处于IO电压域中，现在被提供给多路复用器309。然后时钟信号CLK_HV由多路复用器309使用作为选择信号来形成DDS数据信号，然后该DDS数据信号经过驱动器301被提供给焊盘303。核心逻辑还可以提供时钟使能信号CLK_EN，该时钟使能信号CLK_EN在电平偏移器319中电平偏移之后可以用于禁用在I0和I1之间的切换以允许测试模式或者其他非DDRIO功能。在此实施例中，这通过在将电平偏移的CLK_EN提供给多路复用器309之前在门311中将其与CLK_HV进行AND（与）来进行。也可以使用用于CLK_EN信号和相关逻辑的其他布置，比如将此信号提供给时钟接收单元321，将AND门311或者替换元件移动到IO单元321，等等。（还示出IO单元301具有驱动器305和电平偏移器313用于数据输入，但是这些以及未示出的其他电路元件不在此处的讨论之内。）

在此布置下，对于此电路的关键路径从焊盘323经过驱动器325和门311延伸到MUX309，然后经过驱动器307延伸到焊盘303。从而，该关键路径完全包含在IO电压域中。去除了在图4的布置下与核心逻辑或者电平偏移器相关联的延迟。而且，该逻辑路径将趋向于非常快速，因为IO单元通常定位为彼此非常靠近，最小化与信号路由有关的延迟并允许（未电平偏移的）时钟信号通过邻近而连接。

图6例示将两个单倍数据速率信号组合成单个双倍数据信号。在上部示出了时钟信号，数据信号I0（具有数据A₀、B₀、C₀、……）和数据信号I1（具有数据A₁、B₁、C₁、……）在下面。如所示，这些信号相位相差半个周期。使用时钟作为选择，DDR信号DATA[n]由上升沿的I1数据和下降沿的I0数据形成。在图5中，这通过使用输入时钟的未电平偏移的版本CLK_HV由MUX309来实现。

尽管示例实施例用于在DDR接口中使用，但是此方案也可以用于加速单倍数据速率（SDR）接口。在此“准-DDR”方案中，电路方案与用于DDR的相同，但是控制逻辑变化以便提早半个时钟周期准备好输出数据，并保持在每个输出触发器（分别连接到I0和I1输入的373和371）中达完整的时钟周期。这样做，关键路径减少为与在普通DDR方案中相同的单个门和多路复用器（都在相同的电压域中），由此改进了SDR协议的定时。对于多路复用器的CLK_EN在此被设置为逻辑1用于此准DDR操作，尽管其被看作是来自主机侧的SDR协议。注意，CLK_EN信号的使用还可以允许与非DDR主机的完全兼容性。

返回图6，其中的波形还可以用于示出使用图5的电路的“准-DDR”模式的例子。在此，在I0和I1的IO输入两者上提供数据达完整的时钟周期，该IO输入现在具有相同的数据内容，但是I1数据领先半个周期，使得下标可忽略。（即，A₀=A₁，B₀=B₁，等等。）尽管IO将在周期的中间在I0和I1之间切换，但是这在主机设备看来是标准SDR传信，因为在给定时钟周期的高部分和低部分两者上使用相同的数据。

从而，以上给出的电路和相应的技术可以缩短非源同步接口协议中对于读周期的关键定时路径，因为有效地从该关键定时路径去除了内部时钟树（以及胶连逻辑）等待时间。在非源同步主机模式中，此另外的定时预算可以分配给IO传播延迟（收发机源阻抗的增加），这可以用于改善信道信号完整性性能。

为了例示和描述的目的已经给出了本发明的以上详细描述。不意图穷尽或将本发明限制到所公开的精确形式。根据以上教导，许多修改和变化是可能的。选择所描述的实施例以便最佳说明本发明的原理及其实际应用，由此使本领域技术人员在各个实施例中以及通过适合于所想到的具体用途的各种修改最佳地利用本发明。意图本发明的范围由附于此的权利要求书限定。

Claims (8)

1.一种接口电路，用于第一设备与第二设备电连接，其中在第一和第二设备之间传输的电子信号具有第一电压范围，第一设备的核心操作电压具有不同的第二电压范围，并且所述第二电压范围不同于所述第一电压范围，该接口电路包括：

多个输入/输出单元，每个具有用于在第一和第二设备之间传输信号的焊盘，并且每个具有一个或多个电平偏移电路用于在第一和第二电压范围之间转换信号，该多个输入/输出单元包括：

第一输入/输出单元，由此第一设备在操作地连接到第二设备用于向其传输数据时，经由相应的焊盘接收来自第二设备的第一电压范围的时钟信号，将该时钟信号电平偏移到该第二电压范围，并将电平偏移的时钟信号提供给第一设备的核心处理电路；以及

一个或多个第二输入/输出单元，每个配置用于接收来自第一设备的核心处理电路的第二电压范围的相对应对的第一和第二数据信号，将该对数据信号电平偏移到第一电压范围，并在操作地连接到第二设备时将电平偏移的数据信号提供给第二设备，其中每个第二输入/输出单元包括：

多路复用电路，配置用于接收相对应对的电平偏移的数据信号，并连接到第一输入/输出单元用于从其接收未电平偏移的时钟信号，其中多路复用电路使用该时钟信号作为选择信号，产生由组合的相应对的电平偏移的数据信号形成的双倍数据速率信号，该多路复用电路还连接用于将该双倍数据速率信号提供给第二输入/输出单元的输出焊盘；以及

其中从第一设备接收的数据信号对之一的第一和第二数据信号具有相差半个周期的相同的数据内容，以便组合的数据信号形成单倍数据速率信号的等同物；

连接该接口电路以从第一设备接收时钟使能信号，并且

当该时钟使能信号有效时，该多路复用电路产生该双倍数据速率信号。

2.如权利要求1的接口电路，其中接口电路具有多个第二输入/输出单元。

3.如权利要求1的接口电路，其中每个第二输入/输出单元还包括驱动器，由此连接多路复用电路以将双倍数据速率信号提供给该第二输入/输出单元的输出焊盘。

4.如权利要求1的接口电路，其中第一设备是存储器控制器电路，在该存储器控制器电路之上形成接口，并且第二设备是主机。

5.如权利要求4的接口电路，其中该存储器控制器电路是包括在具有多个外部电触点的外壳中的存储器件的控制器，焊盘连接到该多个外部电触点用于当可拆卸地连接到主机与该主机电通信。

6.一种从第一设备向与其电连接的第二设备传输数据的方法，其中在第一和第二设备之间传输的电信号具有第一电压范围，在第一设备上的核心操作电压具有第二电压范围，并且所述第二电压范围不同于所述第一电压范围，该方法包括：

在对于第一设备的接口电路的第一输入/输出焊盘处从第二设备接收第一电压范围的时钟信号；

将该第一电压范围的时钟信号提供给接口电路上的连接到输入/输出单元的多路复用电路；

在该接口电路上将该第一电压范围的时钟信号转换到第二电压范围；

将转换到第二电压范围的时钟信号提供给第一设备的逻辑电路；

在该接口电路上的输入/输出单元处接收第二电压范围的第一和第二数据信号，该第一和第二数据信号是从由转换到第二电压范围的时钟信号计时的逻辑电路传输的；

在该接口电路上将该第一和第二数据信号转换到第二电压范围；

通过使用处于第一电压范围的时钟信号作为选择信号由多路复用电路将转换到第一电压范围的第一和第二数据信号组合为双倍数据速率信号；

从该接口电路上的输入/输出单元的第二输入/输出焊盘将该双倍数据速率信号提供给第二设备；以及

从第一设备接收时钟使能信号；并且

其中接收的第一和第二数据信号具有相差半个周期的相同的数据内容，以便组合的数据信号形成单倍数据速率信号的等同物；并且

响应于该时钟使能信号有效，该多路复用电路产生该双倍数据速率信号。

7.如权利要求6的方法，其中第一设备是存储器控制器电路，该接口形成在该存储器控制器电路上，该第二设备是主机。

8.如权利要求7的方法，其中该存储器控制器电路是包括在具有多个外部电触点的外壳中的存储器件的控制器，焊盘连接到该多个外部电触点用于当可拆卸地连接到主机时与该主机电通信。