TWI492241B - 非源同步介面之輸入／輸出的增強 - Google Patents

非源同步介面之輸入／輸出的增強 Download PDF

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TWI492241B
TWI492241B TW100110478A TW100110478A TWI492241B TW I492241 B TWI492241 B TW I492241B TW 100110478 A TW100110478 A TW 100110478A TW 100110478 A TW100110478 A TW 100110478A TW I492241 B TWI492241 B TW I492241B
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Description

非源同步介面之輸入/輸出的增強
本發明一般而言係關於電介面領域，且更特定而言係關於非源同步介面之資料輸出。
用於積體電路裝置之間的資料傳送之目的之一簡單介面通常將包括由主機裝置提供之一時脈信號，從裝置使用該時脈信號將資料輸出至該主機。一特定實例係一主機對一記憶體卡或其他記憶體裝置之一讀取循環。自從裝置之資料輸出之計時便相依於時脈信號之到達。存在一不間斷過程來增加此等裝置之效能。當期望較高之傳送速度時，一種方法係將一介面協定遷移至其中時脈信號及資料信號皆自同一裝置提供之一源同步方案，諸如在DRAM裝置中所使用之一DDR(雙倍資料速率)配置中。然而，此方法在諸多裝置中使用起來可係不實際的，乃因其可招致對介面之實質改變(例如，添加信號接針)。因此，在此等介面中存在改良之空間。
根據一第一組態樣，本發明呈現一種介面電路。此介面電路係用於將一第一裝置與一第二裝置電子連接，其中在該第一裝置與該第二裝置之間傳送之電子信號屬於一第一電壓範圍且該第一裝置之核心操作電壓屬於一不同的第二範圍。該介面電路包括多個輸入/輸出單元，每一輸入/輸出單元具有用於該第一裝置與該第二裝置之間的信號傳送之一墊，且每一輸入/輸出單元具有一個或多個位準移位電路以在該第一電壓範圍與該第二電壓範圍之間轉換信號。該等輸入/輸出單元包括一第一輸入/輸出單元，藉此該第一裝置：在以操作方式連接至該第二裝置以用於至其之資料傳送時經由各別墊自該第二裝置接收該第一電壓範圍之一時脈信號，將該時脈信號位準移位至該第二電壓範圍，且將該經位準移位時脈信號供應至該第一裝置之核心處理電路。該等輸入/輸出單元亦包括一個或多個第二輸入/輸出單元，每一第二輸入/輸出單元經連接以：自該第一裝置之該核心處理電路接收該第二電壓範圍之一對應對之第一及第二資料信號，將此對資料信號位準移位至該第一電壓範圍，且當以操作方式連接至主機時，將該等經位準移位資料信號供應至該第二裝置。每一第二輸入/輸出單元包括一多工電路，其經連接以接收該對應對之經位準移位資料信號且連接至該第一輸入/輸出單元以自其接收未經位準移位之時脈信號。該多工電路使用該時脈信號作為一選擇信號而產生由組合之對應對之經位準移位資料信號形成之一雙倍資料速率信號，該多工電路進一步經連接以將該雙倍資料速率信號供應至該第二輸入/輸出單元之輸出墊。
根據其他態樣，本發明呈現一種用於自一第一裝置至其電連接至之一第二裝置之資料傳送的方法，其中在該第一裝置與該第二裝置之間傳送之電子信號屬於一第一電壓範圍且該第一裝置上之核心操作電壓屬於一不同的第二電壓範圍。該方法包括在一介面電路之一第一輸入/輸出墊處自該第二裝置接收該第一電壓範圍之一時脈信號用於該第一裝置。將該時脈信號提供至該介面電路上之一多工電路。該方法進一步包括：在該介面電路上將該時脈信號轉換至該第二電壓範圍且將該經轉換時脈信號提供至該第一裝置之邏輯電路；在該介面處接收該第二電壓範圍之一第一及一第二資料信號，該第一及第二資料信號係自藉由該經轉換時脈信號時脈計時之該邏輯電路傳輸；在該介面電路上將該第一及該第二資料信號轉換至該第二電壓範圍；及藉由該多工電路使用在該第一電壓範圍之該時脈信號作為一選擇信號而將該經轉換第一及第二資料組合成一雙倍資料速率資料信號。然後自該介面電路上之一第二輸入/輸出墊將該雙倍資料速率資料信號提供至該第二裝置。
本發明之各種態樣、優點、特徵及實施例包括於以下對本發明之實例性實例之說明中，應結合隨附圖式閱讀該說明。本文所提及之所有專利、專利申請案、論文、其他公開案、文檔及諸如此類均出於各種目的據此以全文引用方式併入本文中。若在對所併入之公開案、文檔或諸如此類中任一者與本申請案之間存在術語之定義或用法之任何不一致或衝突，則應以本申請案之定義或用法為準。
下文呈現供在其核心電路在一個電壓域中操作但根據一不同電壓域與另一裝置(或「主機」)交換信號之裝置中使用之一介面及對應技術；以及此一介面用於使用一雙倍資料速率(DDR)傳送供應資料的使用。此情形之一具體實例係一記憶體卡，其中內部電路使用一個電壓範圍用於其核心操作電壓，但使用不同的輸入/輸出電壓範圍與一主機交換信號。根據以下所呈現之一組一般態樣，該介面自該裝置接收在該裝置之核心操作電壓域之資料信號，將此等信號個別地位準移位至該輸入/輸出電壓域，且然後將其組合成用於傳送至主機裝置之一DDR信號，其中使用來自該主機裝置之一(未經位準移位)時脈信號作為選擇信號來形成該DDR資料信號。
如先前技術章節中所論述，一種獲取較高傳送速度之方法係將一介面協定遷移至時脈及資料信號皆自同一裝置提供之一源同步方案，諸如DRAM裝置中存在之DDR配置。對於現有可抽換式或嵌入式形式因數裝置，諸如SD卡或MMC卡，此方法可招致對介面之實質改變(例如，添加信號接針)，因而必須使用其他技術來自先前版本之協定增加介面資料傳送速率。下文針對裝置側ASIC之設計來解決此等挑戰。
儘管下文論述主要係以非揮發性記憶體卡類型之應用為背景給出(其中介面電路係形成於記憶體卡之控制器上)，但本發明所呈現之技術及電路不僅僅限於此等實施例。更一般而言，除可拆卸記憶體卡以外，此處所呈現之介面亦可用在其他記憶體裝置上，諸如嵌入式記憶體裝置或SSD，或需要一介面用於資料傳送之甚至更一般之情形。泛用情形係用於在一第一電壓域中操作但使用一第二電壓域之信號與一第二裝置交換信號之一第一裝置。(該第二裝置將稱為「主機」，乃因此係其在實例性實施例中將對應之裝置。)該介面在兩個域之間移位該等信號之位準，且特定而言，自主機接收供該第一裝置在向主機傳送資料時使用之一時脈信號。此外，儘管該介面通常將形成為該第一裝置之部分(舉例而言，記憶體控制器之部分)，但亦可僅生產該介面(或IO單元)作為單獨部分。
如所述，為使該論述更加具體，可將該論述置於一SD記憶體卡背景下。圖1展示具有外部觸點11至19之一SD卡20。然後此卡在具有一組對應觸點1至9之槽10中附接至主機(或適配器)，該等觸點然後藉由接針21至29連接在主機之內部結構上。圖中亦展示根據SD標準之觸點指派。此等指派包括觸點25處之主機時脈信號及資料輸入/輸出觸點1及7至9。在對接針結構及指派作出適當改變之情形下，類似配置可適用於其他標準，諸如MMC、微型SD、小型快閃裝置、USB快閃隨身碟、記憶體棒等。在主機10與卡20之間交換之信號使用將稱為IO電壓域之一電壓範圍。卡20之內部電路通常將在另一電壓範圍(此處稱為核心電壓域)中操作，且該卡之主機介面電路將在此等電壓域之間轉變。
圖2係某些通常存在於一SD卡或其他快閃記憶體裝置中之內部元件的一方塊圖。一個或多個快閃記憶體裝置39沿匯流排結構44透過記憶體介面51連接至控制器電路37。該控制器亦包括處理器49、資料緩衝器55、RAM 57及ROM 59。此等元件在核心電壓域中操作。主機介面係以47展示且將包括以下關於圖3至6所論述之IO單元。卡觸點45對應於圖1之觸點11至19且連接至介面47之IO單元上之墊。更多關於記憶體系統之細節係闡述於(舉例而言)第5,070,032、5,095,344、5,315,541、5,343,063及5,661,053、5,313,421、5,570,315、5,903,495、6,046,935及6,222,762號美國專利及2009年12月18日提出申請之第12/642,649號美國專利申請案以及此等專利中進一步引用之各種參考資料中。更多關於此種記憶體卡之細節係闡述於(舉例而言)第5,887,145、6,820,148、7,305,535、7,360,003及7,364,090號美國專利及第12/676,339號美國專利申請案中。
在主機介面47內，通常需要使用位準移位器，乃因對於同一介面協定IO電壓可變化(例如，1.8伏及3.3伏)，如在SD UHS中。此外，現代製程之核心邏輯(0.13 μm及以下)將在低於該等介面之電壓(例如，1.2伏或1.0伏)下運行。在其中對於每一資料接針每時脈循環通常傳送一個資料位元(例如，對於SD卡為4個位元、對於MMC為8個位元等)之一SDR(單倍資料速率)介面中，圖3之拓撲係典型的。該介面將包括對應於裝置輸入/輸出接針或觸點之若干個輸入/輸出單元，每一單元具有將連接至對應觸點之一墊。圖3展示此等IO單元中之兩者，101及121，其分別對應於資料接針中之一者及用於主機之時脈信號之接針。每一IO單元通常針對輸入及輸出功能中之每一者將具有一位準移位電路(109、111、129、131)，該等位準移位電路藉由各別驅動器(105、107、125、127)連接至該等墊。為簡化論述，不展示其他IO單元且除該等驅動器外不展示此等單元之其他元件，僅明確展示接收時脈信號之IO單元121及資料IO單元中之一者101。裝置上之核心電路亦簡化成正反器145及驅動器141及143之相關元件，其他元件由雲狀部分147表示。
在自裝置至主機之一SDR資料傳送中，在墊123處自主機接收時脈信號且透過驅動器127傳送至位準移位器129，在彼處將其自IO電壓範圍移位至核心電壓域。經位準移位時脈然後藉由驅動器141及143傳送至正反器145。關鍵路徑包括含有欲輸出至主機裝置之資料之正反器145，該資料在遍歷其他電路元件(由147表示)之後被供應至單元101。然後藉由位準移位器111將該資料位準移位至IO電壓域且藉由驅動器105發送至墊103，在彼處可將其輸出至主機。
圖4中展示用於實施一DDR介面之一典型電路，其類似地簡化成如關於圖3所論述那樣。IO單元201及221與如圖3中之對應元件幾乎相同，其中將其組件對應地編號。核心電路已經改變以形成一雙倍資料速率信號且將其供應至IO單元201。經位準移位時脈信號仍然透過驅動器241及243供應至正反器245，但現在正反器245對正反器261及263進行饋送，其中任何居間電路係示意性地以257及255表示。正反器261及正反器263分別接收(經位準移位)時脈信號及經反相時脈信號(透過驅動器251及驅動器/反相器253)且將半循環異相之(單倍資料速率)資料串流提供至多工器265。多工器265然後使用經位準移位時脈信號作為選擇信號來形成組合的雙倍資料速率信號，其透過任何居間電路被供應至資料輸出IO單元201。
圖4之電路之關鍵路徑係通過時脈接收器IO單元221，時脈信號便自IO電壓位準移位至核心電壓；然後使用該時脈信號作為至一多工器265之選擇輸入，該多工器之輸出係饋送至資料傳輸器IO單元201，然後在彼處將資料輸出位準移位回至IO電壓且發送至主機裝置。因此，圖4之配置及同樣圖3之配置可在ASIC裝置內部遭受明顯延遲，此影響該系統之總體計時預算。為解決此延遲，可增加輸出IO單元之驅動強度，但此將增加主機裝置所經歷之過衝量及欠衝量，潛在地導致功能性故障。
此處所呈現之實例性實施例將該多工器邏輯移出核心邏輯且移入至IO單元本身中。相對於圖4，此方案移除與輸入IO(時脈)及輸出IO(資料)兩者中之位準移位器相關聯之延遲。此邏輯路徑亦係十分快速，乃因該等IO單元可係彼此十分接近地定位，因此可更容易地最小化與信號路由相關之延遲，以使信號可鄰接連接。
參照圖5，其展示一實例性實施例之一方塊圖。如前面一樣，僅展示與該論述特定相關之元件，抑制其他元件來簡化該呈現。此新電路由一經修改DATA IO單元301組成。再次，僅明確展示一單個單元，但一實際裝置可包括數個此單元。此單元含有兩個資料輸入，I0(其表示當CLOCK係邏輯0時欲輸出之資料)及I1(其表示當CLOCK係邏輯1時欲輸出之資料)。此與圖4之僅包括一單個資料輸入之先前習用單元201不同。I0及I1係在CLOCK改變之前由核心邏輯提供，CLOCK係直接藉助CLK_HV連接至DATA墊301，該CLOCK信號在IO電壓域中。因此，此電路之關鍵路徑係完全含在IO電壓域內且移除了任何與核心邏輯或位準移位器相關聯之延遲。在此實施例中，亦提供另一信號CLK_EN來停用在I0與I1之間的切換以允許測試模式或其他非DDR IO功能。
更詳細地考量圖5，該介面在IO單元321之墊323處自主機接收一時脈信號。然後透過一驅動器325將該時脈信號饋送至位準移位器331且進而饋送至裝置之核心邏輯。IO單元321亦包括位準移位器329及驅動器327以允許輸出功能。IO單元321不同於圖4之對應單元221之處在於將IO電壓範圍中之(未經位準移位)時脈信號(此處標示為CLK_HV以將其與核心電壓域之經位準移位時脈區分)供應至如單元301之該等資料IO單元。再次，類似於圖3及圖4中示意性表示核心邏輯：經位準移位時脈信號穿過驅動器341及343到達正反器345，其將時脈轉至由雲狀部分367及365表示之各種元件，該等各種元件將其各別資料串流供應至正反器373及371。正反器373及371係分別自驅動電路363及驅動器/反相器361(以反相模式)饋送(經位準移位)時脈信號，該等正反器然後透過任何居間電路(由雲狀部分377、375表示)將資料信號I0及I1提供至IO單元301。再次，除到達單元301之該對資料串流I0及I1仍然在核心電壓域中外，此處核心邏輯之細節不係特別重要的。在存在其他資料輸出單元之情況下，其可係類似地配置。
IO單元301現在接收I0及I1兩者且在位準移位器315及317中將其個別地位準移位，隨後即將目前在IO電壓域中之I0及I1供應至多工器309。多工器309然後使用時脈信號CLK_HV作為選擇信號來形成DDR資料信號，該資料信號然後透過驅動器307供應至墊303。核心邏輯亦可供應一時脈啟用信號CLK_EN，其在於位準移位器319中經位準移位後可用於停用I0與I1之間的切換以允許測試模式或其他非DDR IO功能。在此實施例中，此係藉由在將CLK_HV供應至多工器309之前在閘311中將經位準移位CLK_EN與其進行與操作來完成。亦可使用CLK_EN信號及相關聯邏輯之其他配置，例如，將此信號供應至CLOCK接收單元321、將AND閘311或替代元件移至IO單元321等。(亦展示IO單元301具有用於資料輸入之驅動器305及位準移位器313，但此等以及其他未展示之電路元件不參與此處論述。)
在此配置下，此電路之關鍵路徑自墊323延伸、穿過驅動器325及閘311到達MUX 309，然後穿過驅動器307到達墊303。因此該關鍵路徑係完全含在IO電壓域內。移除了在圖4之配置下與核心邏輯或位準移位器相關聯之延遲。此外，此邏輯路徑將趨向於十分快速，乃因該等IO單元通常係彼此十分接近地定位，從而最小化與信號路由相關聯之延遲且允許(未經位準移位)時脈信號藉由鄰接連接。
圖6圖解說明兩個單倍資料速率信號至一單個雙倍資料信號之組合。在頂部展示時脈信號，資料信號I0(具有資料A0 、B0 、C0 ......)及資料信號I1(具有資料A1 、B1 、C1 ......)在下面。如所示，此等信號係半循環異相。使用CLOCK作為選擇，DDR信號DATA[n]係由上升沿之I1資料及下降沿上之I0資料形成。在圖5中，此係藉由MUX 309使用輸入CLOCK之未經位準移位版本CLK_HV來實現。
儘管此實例性實施例係供在DDR介面中使用，但此方案亦可同樣用來加速單倍資料速率(SDR)介面。在此「準DDR」方案中，電路示意圖係與用於DDR的相同，然而控制邏輯係變化的以使得早半個時脈循環準備資料，且保持於輸出正反器(分別連接至I0及I1 IO輸入之373及371)中之每一者中達一完整時脈循環。藉由此做法，關鍵路徑係減少至與在正常DDR方案中相同的單個閘及多工器(皆在相同電壓域中)，藉此改良SDR協定之計時。此處將至多工器之CLK_EN設定為邏輯1以用於此準DDR操作，儘管自主機側其被視作一SDR協定。注意，CLK_EN信號之使用亦可允許與非DDR主機之全相容性。
返回至圖6，彼處之波形亦可用來展示使用圖5之電路的一準DDR模式之一實例。此處，由於在I0及I1 IO輸入兩者上提供資料皆達一完整時脈循環，因此I0及I1 IO輸入現在具有等效資料內容，只是I1資料領先半個循環，從而可忽略下標。(亦即，A0 =A1 、B0 =B1 等。)儘管在循環中間IO將在I0與I1之間切換，但其在主機裝置看來如標準SDR發信，乃因在一給計時脈循環之高部分及低部分上使用相同資料。
因此，以上所呈現之電路及對應技術可減少在非源同步介面協定中用於讀取循環之關鍵計時路徑，乃因自關鍵計時路徑中有效地移除內部時脈樹(及膠合邏輯)時延。在非源同步主機模式中，此額外計時預算可分配給IO傳播延遲(收發器源阻抗之一增加)，其可用於改良頻道信號整體效能。
出於圖解說明及說明之目的，上文已對本發明進行了詳細說明。本說明並非意欲包羅無遺或將本發明限制於所揭示的具體形式。根據上文教示亦可作出諸多種修改及改變。所述實施例之選擇旨在最佳地解釋本發明之原理及其實際應用，藉以使熟習此項技術者能夠以適合於所構想具體應用之各種實施例形式及藉助各種修改來最佳地利用本發明。本發明之範疇意欲由隨附申請專利範圍來界定。
10．．．主機插槽
20．．．SD卡
1．．．觸點
2．．．觸點
3．．．觸點
4．．．觸點
5．．．觸點
6．．．觸點
7．．．觸點
8．．．觸點
9．．．觸點
11．．．外部觸點
12．．．外部觸點
13．．．外部觸點
14．．．外部觸點
15．．．外部觸點
16．．．外部觸點
17．．．外部觸點
18．．．外部觸點
19．．．外部觸點
21-29．．．接針
22．．．接針
23．．．接針
24．．．接針
25．．．接針
26．．．接針
27．．．接針
28．．．接針
29．．．接針
37．．．控制器
39．．．快閃記憶體裝置
44．．．匯流排結構
45．．．卡觸點
47．．．主機介面
49．．．處理器
51．．．記憶體介面
55．．．資料緩衝器
57．．．隨機存取記憶體
59．．．唯讀記憶體
101．．．輸入/輸出單元
103．．．墊
105．．．驅動器
107．．．驅動器
109．．．位準移位電路
111．．．位準移位電路
121．．．輸入/輸出單元
123．．．墊
125．．．驅動器
127．．．驅動器
129．．．位準移位電路
131．．．位準移位電路
141．．．驅動器
143．．．驅動器
145．．．正反器
147．．．其他元件
201．．．輸入/輸出單元
203．．．墊
205．．．驅動器
207．．．驅動器
209．．．位準移位電路
211．．．位準移位電路
221．．．輸入/輸出單元
223．．．墊
225．．．驅動器
227．．．驅動器
229．．．位準移位電路
231．．．位準移位電路
241．．．驅動器
243．．．驅動器
245．．．正反器
247．．．居間電路
251．．．驅動器
253．．．驅動器/反相器
255．．．居間電路
257．．．居間電路
261．．．正反器
263．．．正反器
265．．．多工器
301．．．輸入/輸出單元
303．．．墊
305．．．驅動器
307．．．驅動器
309．．．多工器
311．．．閘
313．．．位準移位器
315．．．位準移位器
317．．．位準移位器
319．．．位準移位器
321．．．輸入/輸出單元
323．．．墊
325．．．驅動器
327．．．驅動器
329．．．位準移位器
331．．．位準移位器
341．．．驅動器
343．．．驅動器
345．．．正反器
361．．．驅動器/反相器
363．．．驅動電路
365．．．各種元件
367．．．各種元件
371．．．正反器
373．．．正反器
375．．．居間電路
377．．．居間電路
I0．．．資料輸入
I1．．．資料輸入
CLOCK．．．輸入
DATA[n]．．．DDR信號
圖1展示根據SD標準之一卡、其觸點、一主機插槽及觸點指派。
圖2係一記憶體卡之一方塊圖。
圖3圖解說明一單倍資料速率介面。
圖4圖解說明一雙倍資料速率介面，其中雙倍資料速率信號係形成於將資料信號位準移位至輸入/輸出電壓域之前。
圖5圖解說明根據一實例性實施例之一雙倍資料速率介面。
圖6圖解說明此實例性實施例可如何用於單倍資料速率操作。
301．．．輸入/輸出單元
303．．．墊
305．．．驅動器
307．．．驅動器
309．．．多工器
311．．．閘
313．．．位準移位器
315．．．位準移位器
317．．．位準移位器
319．．．位準移位器
321．．．輸入/輸出單元
323．．．墊
325．．．驅動器
327．．．驅動器
329．．．位準移位器
331．．．位準移位器
341．．．驅動器
343．．．驅動器
345．．．正反器
361．．．驅動器/反相器
363．．．驅動器
365．．．各種元件
367．．．各種元件
371．．．正反器
373．．．正反器
375．．．居間電路
377．．．居間電路
I0．．．資料輸入
I1．．．資料輸入
CLOCK．．．輸入
DATA[n]．．．DDR信號

Claims (12)

  1. 一種用於將一第一裝置與一第二裝置電連接之介面電路，其中在該第一裝置與該第二裝置之間傳送之電子信號屬於一第一電壓範圍且該第一裝置之核心操作電壓屬於一不同的第二範圍，該介面電路包含：複數個輸入/輸出單元，每一輸入/輸出單元具有一墊以用於該第一裝置與該第二裝置之間的信號傳送，且每一輸入/輸出單元具有一個或多個位準移位電路以在該第一電壓範圍與該第二電壓範圍之間轉換信號，該複數個輸入/輸出單元包括：一第一輸入/輸出單元，藉此該第一裝置：在以操作方式連接至該第二裝置以用於至其之資料傳送時經由各別墊自該第二裝置接收該第一電壓範圍之一時脈信號、將該時脈信號位準移位至該第二電壓範圍、且將該經位準移位時脈信號供應至該第一裝置之核心處理電路；及一個或多個第二輸入/輸出單元，每一第二輸入/輸出單元經連接以：自該第一裝置之該核心處理電路接收該第二電壓範圍之一對應對之第一及第二資料信號、將該對資料信號位準移位至該第一電壓範圍、且當以操作方式連接至該第二裝置時將該等經位準移位資料信號供應至該第二裝置，其中每一第二輸入/輸出單元包括：一多工電路，其經連接以接收該對應對之經位準 移位資料信號且連接至該第一輸入/輸出單元以自其接收未經位準移位時脈信號，其中該多工電路使用該時脈信號作為一選擇信號而產生由該組合的對應對之經位準移位資料信號形成之一雙倍資料速率信號，該多工電路進一步經連接以將該雙倍資料速率信號供應至該第二輸入/輸出單元之輸出墊。
  2. 如請求項1之介面電路，其中該介面電路經連接以自該第一裝置接收一時脈啟用信號，其中當斷定該時脈啟用信號時該多工電路產生該雙倍資料速率信號。
  3. 如請求項1之介面電路，其中該介面電路具有複數個第二輸入/輸出單元。
  4. 如請求項1之介面電路，其中該等第二輸入/輸出單元中之每一者進一步包括一驅動器，藉此該多工電路經連接以將該雙倍資料速率信號供應至該第二輸入/輸出單元之該輸出墊。
  5. 如請求項1之介面電路，其中該第一裝置係該介面形成於其上之一記憶體控制器電路，且該第二裝置係一主機。
  6. 如請求項5之介面電路，其中該記憶體控制器電路係用於圍封在具有複數個外部電觸點之一外殼中之一記憶體裝置的控制器，該等墊連接至該複數個外部電觸點以用於當以可拆卸方式連接至該主機時與其電通信。
  7. 如請求項1之介面電路，其中自該第一裝置接收之該等對資料信號中之一者之該第一資料信號及該第二資料信 號具有偏移一半個循環之相同資料內容，以使得該等組合的資料信號形成一單倍資料速率信號之等效物。
  8. 一種將資料自一第一裝置傳送至其電連接至之一第二裝置之方法，其中在該第一裝置與該第二裝置之間傳送之電子信號屬於一第一電壓範圍且該第一裝置上之核心操作電壓屬於一不同的第二電壓範圍，該方法包含：在一介面電路之一第一輸入/輸出墊處自該第二裝置接收該第一電壓範圍之一時脈信號用於該第一裝置；將該時脈信號提供至該介面電路上之一多工電路；在該介面電路上將該時脈信號轉換至該第二電壓範圍；將該經轉換時脈信號提供至該第一裝置之邏輯電路；在該介面處接收該第二電壓範圍之一第一資料信號及一第二資料信號，該第一資料信號及該第二資料信號係自藉由該經轉換時脈信號時脈計時之該邏輯電路傳輸；在該介面電路上將該第一資料信號及該第二資料信號轉換至該第二電壓範圍；藉由該多工電路使用在該第一電壓範圍之該時脈信號作為一選擇信號而將該經轉換第一資料及第二資料組合成一雙倍資料速率資料信號；及將該雙倍資料速率資料信號自該介面電路上之一第二輸入/輸出墊提供至該第二裝置。
  9. 如請求項8之方法，其進一步包含：自該第一裝置接收一時脈啟用信號，其中該多工電路回 應於斷定該時脈啟用信號而產生該雙倍資料速率信號。
  10. 如請求項8之方法，其中該第一裝置係該介面形成於其上之一記憶體控制器電路，且該第二裝置係一主機。
  11. 如請求項10之方法，其中該記憶體控制器電路係用於圍封在具有複數個外部電觸點之一外殼中之一記憶體裝置的控制器，該等墊連接至該複數個外部電觸點以在以可拆卸方式連接至該主機時與其電通信。
  12. 如請求項8之方法，其中所接收之該第一資料信號及該第二資料信號具有偏移一半個循環之相同資料內容，以使得該等組合的資料信號形成一單倍資料速率信號之等效物。
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